KR101642362B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 이를 위하여 본 발명은, 제1아르곤 가스유량을 갖는 아르곤 가스와 염소 가스를 포함하고, 제1RF전력을 인가하여 생성되는 제1플라즈마로 실리콘 기판을 처리하는 단계와; 상기 제1아르곤 가스유량보다 큰 제2아르곤 가스유량을 갖는 상기 아르곤 가스와 상기 염소 가스를 포함하고, 상기 제1RF전력보다 작은 제2RF전력을 인가하여 생성되는 제2플라즈마로 상기 실리콘 기판을 처리하는 단계와; 상기 기판 상부에 제1실리콘 게르마늄 층 및 제2실리콘 게르마늄 층을 순차적으로 형성하는 단계와; 상기 제2실리콘 게르마늄 층 상부에 게이트 절연층을 형성하는 단계와; 상기 게이트 절연층 상부에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 도핑 마스크로 이용하여 상기 제2실리콘 게르마늄 층을 불순물로 도핑하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이완 실리콘 게르마늄, 변형 실리콘, 플라즈마 처리
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 결정층을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
실리콘(Si)을 이용하는 반도체 소자의 동작성능은, 반도체 소자의 크기 감소에 의하여 고집적화 및 고속화를 이루도록 개선되어 왔다.
그러나, 반도체 소자의 크기가 감소함에 따라, 누설전류 및 동작속도 면에서 실리콘을 이용하는 반도체 소자는 그 한계에 다다랐다.
그에 따라, 더 높은 반송자 이동도 (Carrier Mobility)를 얻기 위하여, 그 격자상수(lattice constant)가 실리콘 보다 큰 실리콘게르마늄(Si1-xGex) 또는 변형 실리콘(strained silicon)과 같은 새로운 물질의 결정층(epitaxial layer)이 제안되어 왔다.
실리콘 게르마늄은 실리콘에 비해 상대적으로 더 높은 반송자 이동도 및 더 높은 반송자 밀도(carrier density)를 가지므로, 이종접합 쌍극성 트랜지스터(heterojunction bipolar transistor: HBT)와 같은 고속 소자에 이용된다. 또한, 실리콘 게르마늄은 실리콘과 비슷한 격자상수 및 물리적 특성을 가지므로, 실리콘 게르마늄을 이용한 반도체 소자에서는 속도 포화에 의한 드레인 전류(drain current)의 감소가 개선된다. 그리고, 게르마늄의 함량(X)으로 실리콘 게르마늄의 밴드 갭(band gap)을 조절할 수 있으므로, 쇼트채널효과(short channel effect)에 의한 문턱전압(threshold voltage)의 감소를 제어할 수 있다.
그런데, 실리콘 게르마늄을 반도체 소자의 채널로 사용하는 경우, 실리콘과 게르마늄의 확산계수(diffusivity) 차이로 인해 게이트 절연층(gate insulating layer) 형성 공정에 문제가 있다. 또한, 전자(electron)와 정공(hole)의 이동도 중 전자 이동도(electron mobility)를 일정하게 향상시키지 못한다는 단점이 있다.
반면에, 변형 실리콘을 반도체 소자의 채널로 사용하는 경우에는, 인장 응력(tensile stress)에 의하여 반송자 이동도가 향상되고, 실리콘을 이용하는 반도체 소자의 게이트 절연층 형성 공정을 그대로 사용할 수 있다는 장점이 있다.
도 1은 종래에 따른 변형 실리콘의 채널영역을 갖는 반도체 소자를 도시한 단면도이다.
도 1에 도시한 바와 같이, 실리콘 웨이퍼인 기판(10) 상부에 그레이디드 실리콘 게르마늄 (graded Si1-xGex) 층(20)이 형성된다.
그레이디드 실리콘 게르마늄 층(20)은 각각 제1 내지 제5게르마늄 함량을 갖는 제1 내지 제5버퍼 실리콘 게르마늄 층(21, 23, 25, 27, 29)을 포함하는데, 제1 내지 제5게르마늄 함량은 순차적으로 증가한다. 예를 들어, 제1 내지 제5버퍼 실리콘 게르마늄 층(21, 23, 25, 27, 29)은 각각 약 0.1, 0.2, 0.3, 0.4 및 0.5의 게르마늄 함량을 가질 수 있다. 그리고, 버퍼 실리콘 게르마늄 층(21, 23, 25, 27, 29)의 개수는 더 증가할 수도 있다.
그레이디드 실리콘 게르마늄 층(20) 상부에는 이완(relaxed) 실리콘 게르마늄 층(30) 및 변형 실리콘 층(40)이 순차적으로 형성된다. 이완 실리콘 게르마늄 층(30)의 게르마늄 함량은 제5버퍼 실리콘 게르마늄 층(29)의 제5게르마늄 함량과 동일할 수 있다.
변형 실리콘 층(40) 상부에는 게이트 절연층(50)이 형성되고, 게이트 절연층(50) 상부에는 게이트 전극(60)이 형성된다. 게이트 절연층(50)은 이산화 실리콘(SiO2)으로 형성할 수 있고, 게이트 전극(60)은 다결정 실리콘(polycrystalline silicon)으로 형성할 수 있다.
그리고, 게이트 절연층(50) 상부에는 게이트 전극(60)의 측면을 둘러싸는 측벽 스페이서(sidewall spacer: 52)가 형성된다.
또한, 이온 주입(ion implantation) 방식으로 변형 실리콘 층(40)을 도핑(doping)함으로써, 변형 실리콘 층(40)에 소스 영역(S), 드레인 영역(D) 및 채널 영역(C)이 형성된다.
최종적으로, 게이트 실리사이드(silicide) 층(70), 소스 실리사이드 층(72) 및 드레인 실리사이드 층(74)이 게이트 전극(60), 변형 실리콘 층(40)의 소스 영역(S) 변형 실리콘 층(40)의 드레인 영역(D) 상부에 각각 형성됨으로써, 변형 실리콘 층(40)의 채널 영역(C)을 포함하는 반도체 소자인 박막 트랜지스터(thin film transistor: TFT)가 완성된다.
이러한 박막 트랜지스터의 제조 공정에 있어서, 제1 내지 제5버퍼 실리콘 게르마늄 층(21, 23, 25, 27, 29)은 반응 가스를 이용하는 플라즈마 장치에서 형성될 수 있다.
실리콘의 격자 상수는 약 5.43Å인 반면, 게르마늄의 격자 상수는 약 5.65Å이다. 따라서, 실리콘 층 상부에 실리콘 게르마늄 층을 결정 성장(epitaxial growth) 시킬 경우, 임계두께(critical thickness)보다 작은 두께의 실리콘 게르마늄 층은 격자상수가 실리콘과 동일한 변형 구조(strained structure)를 갖게 되고, 임계두께보다 큰 두께의 실리콘 게르마늄 층은 격자상수가 실리콘보다 큰 이완 구조(relaxed structure)를 갖게 된다.
여기서, 임계두께는 증착 온도와 게르마늄 함량에 의하여 결정된다. 예를 들어, 증착 온도 및 게르마늄 함량 각각이 증가할수록, 실리콘 게르마늄 층의 임계두께는 감소한다.
변형 실리콘 층(40)을 형성하기 위하여 이완 실리콘 게르마늄 층(30)이 필요하므로, 제1 내지 제5버퍼 실리콘 게르마늄 층(21, 23, 25, 27, 29) 각각은 임계두께보다 큰 두께를 갖도록 형성된다. 예를 들어, 제1 내지 제5버퍼 실리콘 게르마늄 층(21, 23, 25, 27, 29) 각각은 약 1 ㎛ 보다 큰 두께로 형성될 수 있다.
그리고, 그레이디드 실리콘 게르마늄 층(20)의 표면 거칠기(surface roughness)는 두께의 증가에 비례하여 증가하므로, 그레이디드 실리콘 게르마늄 층(20)의 최상면은 화학적 역학적 연마(chemical mechanical polishing: CMP) 방식으로 평탄화된다.
따라서, 그레이디드 실리콘 게르마늄 층(20) 및 이완 실리콘 게르마늄 층(30)의 공정 시간이 증가되고, 반응 가스에 대한 재료비가 증가된다. 결과적으로, 박막 트랜지스터와 같은 반도체 소자의 제조 시간 및 생산 비용이 증가되는 문제가 있다.
본 발명은 저감된 두께의 결정층을 포함하는 반도체 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 제조 시간 및 생산 비용이 감소된 반도체 소자의 제조 방법을 제공하는데 다른 목적이 있다.
상기의 목적을 달성하기 위하여, 본 발명은, 제1아르곤 가스유량을 갖는 아르곤 가스와 염소 가스를 포함하고, 제1RF전력을 인가하여 생성되는 제1플라즈마로 실리콘 기판을 처리하는 단계와; 상기 제1아르곤 가스유량보다 큰 제2아르곤 가스 유량을 갖는 상기 아르곤 가스와 상기 염소 가스를 포함하고, 상기 제1RF전력보다 작은 제2RF전력을 인가하여 생성되는 제2플라즈마로 상기 실리콘 기판을 처리하는 단계와; 상기 기판 상부에 제1실리콘 게르마늄 층 및 제2실리콘 게르마늄 층을 순차적으로 형성하는 단계와; 상기 제2실리콘 게르마늄 층 상부에 게이트 절연층을 형성하는 단계와; 상기 게이트 절연층 상부에 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 도핑 마스크로 이용하여 상기 제2실리콘 게르마늄 층을 불순물로 도핑하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기 제1RF전력의 전력밀도는 71 mWatt/cm2 내지 354 mWatt/cm2 범위의 값이고, 상기 제1아르곤 가스유량은 10 sccm 내지 100 sccm 범위의 값일 수 있으며, 상기 제2RF전력의 전력밀도는 18 mWatt/cm2 내지 71 mWatt/cm2 범위의 값이고, 상기 제2아르곤 가스유량은 100 sccm 내지 500 sccm 범위의 값일 수 있다.
상기 반도체 소자의 제조 방법은 상기 제1아르곤 가스유량보다 큰 제3아르곤 가스유량을 갖는 상기 아르곤 가스와 육불화황 가스에 상기 제1RF전력보다 작은 제3RF전력을 인가하여 생성되는 제3플라즈마로 상기 기판을 처리하는 단계를 더욱 포함할 수 있다.
또한, 상기 제1실리콘 게르마늄 층을 형성하는 단계는, 다수의 버퍼 실리콘 게르마늄 층을 순차적으로 형성하는 단계를 포함할 수 있다.
여기서, 상기 다수의 버퍼 실리콘 게르마늄 층은 순차적으로 증가하는 각각의 게르마늄 함량을 가질 수 있으며, 상기 다수의 버퍼 실리콘 게르마늄 층 각각은 상기 게르마늄 함량에 대응되는 임계두께보다 작은 두께를 가질 수 있다.
상기 반도체 소자의 제조 방법은 상기 다수의 버퍼 실리콘 게르마늄 층 중 인접한 두 버퍼 실리콘 게르마늄 층 형성 단계 사이에 상기 기판을 상기 제2플라즈마로 처리하는 단계를 더욱 포함할 수 있다.
그리고, 상기 반도체 소자의 제조 방법은 불산을 포함하는 세정 용액으로 상기 기판을 세정하는 단계를 더욱 포함할 수 있으며, 상기 제2실리콘 게르마늄 층 상부에 변형 실리콘 층을 형성하는 단계를 더욱 포함할 수 있다.
상기 기판을 상기 제1 및 제2플라즈마로 처리하는 동안 상기 기판에 결함이 생성되고, 상기 제1실리콘 게르마늄 층을 형성하는 동안 상기 결함을 기원으로 하여 상기 제1실리콘 게르마늄 층에 관통전위결함이 생성된다.
한편, 본 발명은, 실리콘 기판과; 상기 기판 상부에 형성되고, 임계두께보다 작은 두께를 갖는 적어도 하나의 버퍼 실리콘 게르마늄 층을 포함하는 제1실리콘 게르마늄 층과; 상기 제1실리콘 게르마늄 층 상부에 형성되는 제2실리콘 게르마늄 층과; 상기 제2실리콘 게르마늄 층 상부에 형성되는 게이트 절연층과; 상기 게이트 절연층 상부에 형성되는 게이트 전극을 포함하는 반도체 소자를 제공한다.
상기 제1실리콘 게르마늄 층은 관통전위결함을 포함할 수 있으며, 상기 적어도 하나의 버퍼 실리콘 게르마늄 층은 순차적으로 증가하는 각각의 게르마늄 함량을 갖는 다수의 버퍼 실리콘 게르마늄 층을 포함할 수 있다.
그리고, 상기 반도체 소자는 상기 제2실리콘 게르마늄 층 상부에 형성되는 변형 실리콘 층을 더욱 포함할 수 있다.
본 발명에서는, 관통전위결함(threading dislocation)을 갖는 그레이디드 실리콘 게르마늄 층이 임계두께보다 작은 두께를 갖는다. 따라서, 반도체 소자의 제조 시간 및 생산 비용이 절감된다. 그리고, 그레이디드 실리콘 게르마늄 층 및 이완 실리콘 게르마늄 층의 변형(strain)이 RF 전력(radio frequency power) 및 아르곤 유량(flux)과 같은 플라즈마(plasma) 처리의 공정조건에 의하여 조절되므로, 변형 실리콘 층의 변형을 손쉽게 제어할 수 있다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이고, 도 3은 본 발명의 실시예에 따른 반도체 소자의 그레이디드 실리콘 층을 형성하는 공정을 설명하는 블록도이다.
도 2a 및 도 3에 도시한 바와 같이, 실리콘 웨이퍼와 같은 실리콘 기판(110)의 습식 세정 단계가 진행된다.
기판(110)의 표면이 공기에 노출될 경우, 자연 산화 실리콘 층(native silicon dioxide layer)이 기판(110)의 표면에 형성된다. 또한, 기판(110)의 표면은 미세한 입자나 유기물과 같은 다양한 물질에 의하여 오염될 수도 있다.
이러한 자연 산화 실리콘 층이나 다양한 오염물질을 제거하기 위하여, 기판(110)은 순수(de-ionized water: DI)로 희석시킨 불산(fluoric acid: HF)과 같은 세정 용액으로 세정된다.
기판(110)의 습식 세정은 습식조(wet bath)와 같은 세정 장치에서 진행될 수 있다.
세정 용액으로 기판(110)을 세정한 다음, 후속 공정을 위하여 기판(110)은 반응 가스를 사용하는 플라즈마 장치(도 5의 221)로 이송될 수 있다.
도 2b 및 도 3에 도시한 바와 같이, 기판(110)에 대한 건식 세정 단계로서, 기판(110)을 제1플라즈마로 처리한다.
제1플라즈마는 아르곤 가스(Ar)와 염소 가스(Cl2)를 포함하는 제1반응가스를 이용하여 생성된다. 예를 들어, 약 71 mWatt/cm2 내지 약 354 mWatt/cm2 범위의 전력밀도 값을 갖는 제1RF전력을 아르곤 가스(Ar)와 염소 가스(Cl2)를 포함하는 제1반응가스에 인가하여 제1플라즈마를 생성할 수 있다. 약 71 mWatt/cm2의 전력밀도 값을 갖는 전력은, 직경 약 300 mm의 실리콘웨이퍼(Si wafer) 기판에 적용할 경우 약 201 Watt의 전력 값이 되고{(71 mWatt)*0.001*3.14*(30 cm)*(30 cm)~ 201 Watt}, 직경 약 450 mm의 실리콘웨이퍼 기판에 적용할 경우 약 451 Watt의 전력 값이 된다{(71 mWatt)*0.001*3.14*(45 cm)*(45 cm) ~ 451 Watt}.
여기서, 아르곤 가스(Ar)는 약 10 sccm(standard cubic centimeter) 내지 약 100 sccm범위의 제1유량으로 공급될 수 있으며, 염소 가스(Cl2)에 대한 아르곤 가스(Ar)의 비율은 약 1:1 내지 약 1:20의 범위를 가질 수 있다. (Ar:Cl2 = 1:1 ~ 1:20)
또한, 건식 세정 단계의 온도는 약 300 ℃ 내지 약 700 ℃의 범위를 가질 수 있다.
제1플라즈마는 상대적으로 낮은 유량 및 조성비의 아르곤 가스(Ar)를 포함하는 제1반응가스에 상대적으로 높은 RF전력을 인가하여 생성되므로, 아르곤 가스(Ar)의 이온의 물리적 충돌에 의한 스퍼터링 효과가 염소 가스(Cl2)의 이온의 화학적 결합에 의한 식각 효과보다 우세해진다.
따라서, 기판(110) 최상부의 격자 구조는 물리적 충돌에 의하여 부분적으로 파괴되어 결함(defect)이 형성된다. 즉, 기판(110)의 최상부가 부분적으로 비정질화(amorphization) 된다. 예를 들어, 건식 세정 단계에 의하여 기판(110) 표면 아래의약 5 nm 내지 약 10 nm 지점에 선 결함(line defect)이 형성될 수 있다.
이러한 기판(110)의 결함은 후속 열처리 공정에서 치유되어 제거되기도 하지만, 그레이디드 실리콘 게르마늄 층에 생성되어 변형 에너지(strain energy)를 낮추는 역할을 하는 관통전위결함(threading dislocation)의 원천으로 작용한다.
도 2c 및 도 3에 도시한 바와 같이, 변형(strain) 제어 단계로서, 기판(110)을 제2플라즈마로 처리한다.
제2플라즈마는 아르곤 가스(Ar)와 염소 가스(Cl2)를 포함하는 제2반응가스를 이용하여 생성된다. 예를 들어, 약 18 mWatt/cm2 내지 약 71 mWatt/cm2 범위의 전력밀도 값을 갖는 제2RF전력, 즉 제1RF전력보다 작은 제2RF전력을 아르곤 가스(Ar)와 염소 가스(Cl2)를 포함하는 제2반응가스에 인가하여 제2플라즈마를 생성할 수 있다.
여기서, 아르곤 가스(Ar)는 약 100 sccm내지 약 500 sccm 범위의 제2유량으로 공급될 수 있으며, 염소 가스(Cl2)에 대한 아르곤 가스(Ar)의 비율은 약 1:1 내지 약 20:1의 범위를 가질 수 있다. (Ar:Cl2 = 1:1 ~ 20:1)
또한, 변형 제어 단계의 온도는 약 300 ℃ 내지 약 700 ℃의 범위를 가질 수 있다.
불소(F) 분자 및 불소 화합물과 같은 오염 물질은 습식 및 건식 세정 단계 이후에도 기판에 잔류할 수 있는데, 이러한 잔류 오염 물질은 변형 제어 단계에서 제거될 수 있다. 예를 들어, 제2플라즈마의 염소가 기판(110)의 실리콘과 결합하여 실리콘 클로라이드 화합물(SixCly)이 생성될 수 있다. 그 후 기판(110)의 표면을 살짝 식각하여 실리콘 클로라이드 화합물이 제거되는데, 잔류 오염 물질은 실리콘 클로라이드 화합물이 제거될 때 함께 제거될 수 있다.
또한, 제2플라즈마 처리에 의하여 기판(110)의 결함 밀도(defect density)를 제어할 수 있다. 즉, 제2플라즈마의 염소 가스(Cl2) 및 아르곤 가스(Ar)의 유량 및 유량비와 제2RF전력을 조절하여 결함 밀도를 제어할 수 있으며, 그 결과 최종적으로 형성되는 변형 실리콘 층의 변형 정도를 제어할 수 있다.
한편, 다른 실시예에서는 건식 세정 단계와 변형 제어 단계 사이에 기판(110)에 대한 제3플라즈마 처리 단계를 추가 이행할 수도 있다.
제3플라즈마는 아르곤 가스(Ar)와 육불화황 가스(SF6)를 포함하는 제3반응가 스를 이용하여 생성된다. 예를 들어, 약 18 mWatt/cm2 내지 약 71 mWatt/cm2 범위의 전력밀도 값을 갖는 제3RF전력을 아르곤 가스(Ar)와 육불화황 가스(SF6)를 포함하는 제3반응가스에 인가하여 제3플라즈마를 생성할 수 있다.
여기서, 아르곤 가스(Ar)는 약 100 sccm 내지 약 500 sccm 범위의 제3유량으로 공급될 수 있으며, 육불화황 가스(SF6)에 대한 아르곤 가스(Ar)의 비율은 약 1:1 내지 약 20:1의 범위를 가질 수 있다. (Ar: SF6 = 1:1 ~ 20:1)
또한, 제3플라즈마 처리 단계는 약 300 ℃ 내지 약 700 ℃의 온도 범위에서 진행될 수 있다.
도 2d 및 도 3에 도시한 바와 같이, 관통전위결함의 기원으로 작용하는 결함을 갖는 기판(110) 상부에 제1실리콘 게르마늄층인 그레이디드(graded) 실리콘 게르마늄(Si1-xGex) 층(120)이 형성된다.
그레이디드 실리콘 게르마늄 층(120)은 제1 내지 제5버퍼 실리콘 게르마늄 층(121, 123, 125, 127, 129)을 포함하는데, 제1 내지 제5버퍼 실리콘 게르마늄 층(121, 123, 125, 127, 129)은 각각 제1 내지 제5게르마늄 함량을 갖는다. 제1 내지 제5게르마늄 함량은 순차적으로 증가할 수 있는데, 예를 들어, 제1 내지 제5버퍼 실리콘 게르마늄 층(121, 123, 125, 127, 129)은 각각 약 0.1, 0.2, 0.3, 0.4 및 0.5의 게르마늄 함량을 가질 수 있다.
그리고, 버퍼 실리콘 게르마늄 층(121, 123, 125, 127, 129)의 개수와, 인접 한 버퍼 실리콘 게르마늄 층 사이의 게르마늄 함량 차이와, 최상부의 버퍼 실리콘 게르마늄 층의 게르마늄 함량은 다른 실시예에서 다양하게 변경될 수 있다. 예를 들어, 그레이디드 실리콘 게르마늄 층(120)은 적어도 하나의 버퍼 실리콘 게르마늄 층을 포함할 수 있다.
선 결함(line defect)과 같은 기판(110)의 결함은 그레이디드 실리콘 게르마늄 층(120)의 관통전위결함(threading dislocation)의 기원으로 작용하므로, 임계두께(critical thickness)보다 작은 두께를 갖는 그레이디드 실리콘 게르마늄 층(120)도 관통전위결함을 가질 수 있다.
예를 들어, 제1임계두께보다 작은 두께를 갖는 제1버퍼 실리콘 게르마늄 층(121)이 기판(110)의 결함에 의하여 관통전위결함을 가질 수 있다. 그리고, 관통전위결함에 의하여 제1버퍼 실리콘 게르마늄 층(121)의 변형 에너지(strain energy)가 충분히 저감되므로, 제1버퍼 실리콘 게르마늄 층(121)의 최상부는 이완 구조(relaxed structure)를 가질 수 있다.
또한, 제1버퍼 실리콘 게르마늄 층(121) 상부에 제2버퍼 실리콘 게르마늄 층(123)을 형성하기 전에, 제1버퍼 실리콘 게르마늄 층(121)에 대하여 변형 제어 단계를 추가로 진행할 수 있다. 따라서, 제1버퍼 실리콘 게르마늄 층(121)을 제2플라즈마로 처리할 수 있으며, 그 결과 제1버퍼 실리콘 게르마늄 층(121)의 상층부에 결함이 생성될 수 있다. 그러므로, 제2임계두께보다 작은 두께를 갖는 제2버퍼 실리콘 게르마늄 층(123)이 제1버퍼 실리콘 게르마늄 층(121)의 결함에 의하여 관통전위결함을 가질 수 있다.
이와 유사하게, 각각 임계두께보다 작은 두께를 갖는 제3 내지 제5버퍼 실리콘 게르마늄 층(125, 127, 129) 역시 하부의 버퍼 실리콘 게르마늄 층의 결함에 의하여 관통전위결함을 가질 수 있다. 예를 들어, 제1 내지 제5버퍼 실리콘 게르마늄 층(121, 123, 125, 127, 129) 각각은 약 50 nm 내지 약 500 nm 범위의 두께를 갖도록 형성될 수 있다.
결과적으로, 그레이디드 실리콘 게르마늄 층(120)의 두께가 종래에 비하여 감소하므로, 그레이디드 실리콘 게르마늄 층(120)에 대한 공정 시간이 감소하고 반응가스에 대한 재료비가 감소한다.
도 2e에 도시한 바와 같이, 그레이디드 실리콘 게르마늄 층(120) 상부에 제2실리콘 게르마늄 층인 이완(relaxed) 실리콘 게르마늄 층(130)과, 변형(strained) 실리콘 층(140)이 순차적으로 형성된다.
이완 실리콘 게르마늄 층(130)의 게르마늄 함량은 제5버퍼 실리콘 게르마늄 층(129)의 게르마늄 함량과 동일한데, 다른 실시예에서는, 이완 실리콘 게르마늄 층(130)의 게르마늄 함량이 그레이디드 실리콘 게르마늄 층(120)의 최상부 버퍼 실리콘 게르마늄 층의 게르마늄 함량과 동일할 수 있다.
제5임계두께보다 작은 두께의 제5버퍼 실리콘 게르마늄 층(129)이 관통전위결함을 가지므로, 제5버퍼 실리콘 게르마늄 층(129)의 상층부는 이완 구조(relaxed structure)를 가지며, 그 결과 이완 실리콘 게르마늄 층(130)의 두께는 종래에 비하여 감소된다.
도 2f에 도시한 바와 같이, 변형 실리콘 층(140) 상부에 제1절연물질 층(150a)이 형성되고, 제1절연물질 층(150a) 상부에 게이트 전극(160)이 형성된다.
제1절연물질 층(150a)은 이산화 실리콘(SiO2)으로 형성할 수 있고, 게이트 전극(160)은 다결정 실리콘(polycrystalline silicon)으로 형성할 수 있다.
다음으로, 이온 주입(ion implantation) 방식을 통해 게이트 전극(160)을 도핑 마스크로 이용하여 변형 실리콘 층(140)을 저농도(low dose)의 불순물로 도핑(doping)하고, 그 결과, 변형 실리콘 층(140)에 LDD(lightly doped drain) 영역(L)및 채널 영역(C)이 형성된다.
다음으로, 게이트 전극(160) 상부에 제2절연물질 층(152a)이 형성되는데, 제2절연물질 층(152a)은 이산화 실리콘(SiO2)으로 형성할 수 있다.
도 2g에 도시한 바와 같이, 제1 및 제2절연물질 층(150a, 152a)을 이방성 식각(anisotropic etch)함으로써 게이트 절연층(150)과 측벽 스페이서(152)가 형성된다.
측벽 스페이서(152)는 게이트 전극(160)의 측면을 둘러싸도록 형성된다.
다음으로, 이온 주입 방식을 통해 게이트 전극(160) 및 측벽 스페이서(152)를 도핑 마스크로 이용하여 변형 실리콘 층(140)을 고농도(high dose)의 불순물로 도핑 함으로써, 변형 실리콘 층(140)에 소스 영역(S) 및 드레인 영역(D)이 형성된다.
도 2g에서는 게이트 절연층(150)이 변형 실리콘 층(140) 상부에 형성되지만, 다른 실시예에서는 변형 실리콘 층이 생략되고 게이트 절연층이 이완 실리콘 게르 마늄 층 상부에 형성될 수도 있다. 이 경우, 채널 영역, 소스 영역 및 드레인 영역은 이완 실리콘 게르마늄 층에 형성된다. 그리고, LDD 영역이 불필요할 경우 측벽 스페이서(152)는 생략할 수 있다.
도 2f에 도시한 바와 같이, 게이트 전극(160), 변형 실리콘 층(140)의 소스 영역(S) 및 변형 실리콘 층의 드레인 영역(D) 상부에는 각각 게이트 실리사이드 층(170), 소스 실리사이드 층(172) 및 드레인 실리사이드 층(174)이 형성되어, 변형 실리콘 층(140)의 채널 영역(C)을 포함하는 반도체 소자로서의 박막 트랜지스터가 완성된다.
여기서, 그레이디드 실리콘 게르마늄 층(120), 이완 실리콘 게르마늄 층(130) 및 변형 실리콘 층(140) 각각은 단결정 구조(single crystalline structure)의 결정층(epitaxial layer)으로 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법에 있어서, 건식 세정 단계를 통하여 실리콘 기판 또는 하부의 버퍼 실리콘 게르마늄 층과 같은 전구막(precursor layer)에 결함이 생성되도록 함으로써, 변형 에너지를 감소시키는 관통전위결함이 그레이디드 실리콘 게르마늄 층에 생성된다. 따라서, 각각이 임계두께보다 작은 두께를 갖는 버퍼 실리콘 게르마늄 층들로 이루어지는 그레이디드 실리콘 게르마늄 층 상부에 이완 실리콘 게르마늄 층을 안정적으로 형성할 수 있다.
또한, 변형 제어 단계를 통하여 관통전위결함을 유발하는 전구막의 결함 밀도가 조절되므로, RF전력 및 아르곤 가스 유량 등의 제2플라즈마 처리 조건을 조절하여 그레이디드 실리콘 게르마늄 층의 변형 에너지를 손쉽게 제어할 수 있다.
도 4a 및 4b는 각각 본 발명의 실시예에 따른 반도체 소자의 기판과 그레이디드 실리콘 게르마늄 층의 투과전자현미경(TEM) 영상이다.
도 4a에 도시한 바와 같이, 본 발명에 따른 건식 세정 단계를 거친 실리콘 기판(110)은 최상부 표면 아래 약 8 nm 되는 지점에 선 결함(line defect)을 갖는다. 선 결함은 제1플라즈마의 아르곤(Ar) 이온의 물리적 충돌에 의하여 생성된다.
도 4b에 도시한 바와 같이, 본 발명에 따른 건식 세정 단계를 거친 기판(110) 상부에 형성되는 그레이디드 실리콘 게르마늄 층(120)은 관통전위결함(threading dislocation)을 갖는다. 그레이디드 실리콘 게르마늄 층(120)의 변형 에너지(strain energy)는 관통전위 결함에 의하여 충분히 감소되므로, 그레이디드 실리콘 게르마늄 층(120)이 임계두께보다 작은 두께를 갖는 경우에도 그레이디드 실리콘 게르마늄 층(120)의 상층부는 이완 구조(relaxed structure)를 갖게 된다.
도 5는 본 발명의 실시예에 따른 반도체 소자 제조를 위한 플라즈마 장치를 도시한 단면도이다.
도 5에 도시한 바와 같이, 플라즈마 장치(221)는 공정 챔버(223), 서셉터(225) 및 소스 물질 제공부(미도시)를 포함한다.
공정 챔버(223)는 반응 공간을 제공하는데, 서셉터(225)는 공정 챔버(223)의 반응 공간에 배치되고 실리콘 기판(110)은 서셉터(225) 상부에 배치된다.
소스 물질 제공부는 서셉터(225) 상부에 배치되어 소스 물질을 공급하는데, 소스 물질로는 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘 카본(SiC) 등이 사용될 수 있다.
또한, 플라즈마 장치(221)는 제1RF전력원(227), 제2RF전력원(229), 제1유량조절수단(231)를 포함하는 제1가스공급부(233), 제2유량조절수단(235)를 포함하는 제2가스공급부(237) 및 제3유량조절수단(238)을 포함하는 제3가스공급부(239)를 포함한다.
제1RF전력원(227)은 서셉터(225)에 연결되어 공정 챔버(223)의 반응공간에서 플라즈마를 생성시킨다.
제1가스공급부(233)는 염소 가스(Cl2)를 공급하고, 제2가스공급부(237)는 육불화황 가스(SF6)를 공급하고, 제3가스공급부(239)는 아르곤 가스(Ar)를 공급한다.
염소 가스(Cl2), 육불화황 가스(SF6) 및 아르곤 가스(Ar)의 유량은 각각 제1, 제2 및 제3유량조절수단(231, 235, 238)에 의하여 제어된다.
염소 가스(Cl2), 육불화황 가스(SF6) 및 아르곤 가스(Ar) 중 2 이상의 가스가 제1 내지 제3가스공급부(233, 237, 239)로부터 반응 챔버(223)로 공급되어 반응 가스가 생성되고, 생성된 반응 가스에 RF전력이 인가되어 플라즈마가 생성된다.
도 3의 건식 세정 단계 및 변형 제어 단계는 도 5의 플라즈마 장치(221)에서 진행할 수 있다. 또한, 그레이디드 실리콘 게르마늄 층(도 2h의 120), 이완 실리콘 게르마늄 층(도 2h의 130) 및 변형 실리콘 층(도 2h의 140) 형성 단계도 도 5의 플라즈마 장치(221)의 동일 챔버 또는 상이한 챔버에서 실리콘과 게르마늄을 포함하 는 가스를 공급하여 진행할 수 있다.
이상과 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법에서는, 건식 세정 단계의 플라즈마 처리 조건을 조절하여 임계두께보다 작은 두께의 그레이디드 실리콘 게르마늄 층이 관통전위결함을 갖게 함으로써, 반도체 소자의 제조 시간 및 생산 비용을 감소시킬 수 있다. 또한, 변형 제어 단계의 플라즈마 처리 조건을 조절하여 하부막의 결함 밀도를 제어함으로써, 변형 실리콘의 변형을 손쉽게 제어할 수 있다.
본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래에 따른 변형 실리콘의 채널영역을 갖는 반도체 소자를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 그레이디드 실리콘 층을 형성하는 공정을 설명하는 블록도.
도 4a 및 4b는 각각 본 발명의 실시예에 따른 반도체 소자의 기판과 그레이디드 실리콘 게르마늄 층의 투과전자현미경(TEM) 영상.
도 5는 본 발명의 실시예에 따른 반도체 소자 제조를 위한 플라즈마 장치를 도시한 단면도.
Claims (15)
- 염소 가스 및 제1가스유량을 갖는 아르곤 가스를 포함하고, 제1RF전력을 인가하여 생성되는 제1플라즈마로 실리콘 기판을 처리하여 상기 실리콘 기판에 결함(defect)을 형성하는 단계와;상기 염소 가스 및 상기 제1가스유량보다 큰 제2가스유량을 갖는 상기 아르곤 가스를 포함하고,상기 제1RF전력보다 작은 제2RF전력을 인가하여 생성되는 제2플라즈마로 상기 실리콘 기판을 처리하는 단계와;상기 실리콘 기판 상부에 제1실리콘 게르마늄 층 및 제2실리콘 게르마늄 층을 순차적으로 형성하는 단계와;상기 제2실리콘 게르마늄 층 상부에 게이트 절연층을 형성하는 단계와;상기 게이트 절연층 상부에 게이트 전극을 형성하는 단계와;상기 게이트 전극을 도핑 마스크로 이용하여 상기 제2실리콘 게르마늄 층을 불순물로 도핑하는 단계를 포함하는 반도체 소자의 제조 방법.
- 삭제
- 삭제
- 제1항에 있어서,육불화황 가스 및 상기 제1가스유량보다 큰 제3가스유량을 갖는 상기 아르곤 가스에 상기 제1RF전력보다 작은 제3RF전력을 인가하여 생성되는 플라즈마로 상기 실리콘 기판을 처리하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1실리콘 게르마늄 층을 형성하는 단계는, 다수의 버퍼 실리콘 게르마늄 층을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 다수의 버퍼 실리콘 게르마늄 층은 순차적으로 증가하는 각각의 게르마늄 함량을 갖는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 다수의 버퍼 실리콘 게르마늄 층 각각은 상기 게르마늄 함량에 대응되는 임계두께보다 작은 두께를 갖는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 다수의 버퍼 실리콘 게르마늄 층 중 인접한 두 버퍼 실리콘 게르마늄 층 형성 단계 사이에 상기 실리콘 기판을 상기 제2플라즈마로 처리하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.
- 삭제
- 제1항에 있어서,상기 제2실리콘 게르마늄 층 상부에 변형 실리콘 층을 형성하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 실리콘 기판을 상기 제2플라즈마로 처리하는 동안 상기 결함의 밀도가 제어되고, 상기 제1실리콘 게르마늄 층을 형성하는 동안 상기 결함을 기원으로 하여 상기 제1실리콘 게르마늄 층에 관통전위결함이 생성되는 반도체 소자의 제조 방법.
- 결함(defect)을 포함하는 실리콘 기판과;상기 실리콘 기판 상부에 형성되고, 임계두께보다 작은 두께를 갖는 적어도 하나의 버퍼 실리콘 게르마늄 층을 포함하는 제1실리콘 게르마늄 층과;상기 제1실리콘 게르마늄 층 상부에 형성되는 제2실리콘 게르마늄 층과;상기 제2실리콘 게르마늄 층 상부에 형성되는 게이트 절연층과;상기 게이트 절연층 상부에 형성되는 게이트 전극을 포함하며,상기 결함(defect)는 상기 실리콘 기판의 상부표면으로부터 제1깊이 되는 지점에 형성되는 선 결함(line defect)인 것을 특징으로 하는 반도체 소자.
- 제12항에 있어서,상기 제1실리콘 게르마늄 층은 관통전위결함을 포함하는 반도체 소자.
- 제12항에 있어서,상기 적어도 하나의 버퍼 실리콘 게르마늄 층은 순차적으로 증가하는 각각의 게르마늄 함량을 갖는 다수의 버퍼 실리콘 게르마늄 층을 포함하는 반도체 소자.
- 제12항에 있어서,상기 제2실리콘 게르마늄 층 상부에 형성되는 변형 실리콘 층을 더욱 포함하는 반도체 소자.
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