JP2005518093A - ＵＨＶ−ＣＶＤによって作製した歪みＳｉ系層およびその内部のデバイス - Google Patents

ＵＨＶ−ＣＶＤによって作製した歪みＳｉ系層およびその内部のデバイス Download PDF

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Abstract

歪みＳｉ系層、この層内で製作されたデバイス、およびこのような層並びにデバイスを備える電子システムの製作方法を提供する。この方法は、基板上にＳｉＧｅ層をエピタキシャル成長させるステップおよびこのＳｉＧｅ層内のＧｅ濃度を変化させるステップを含む。このＳｉＧｅ層内には、Ｇｅ濃度が急激にかなり増大する独創的なオーバーシュート・ゾーンが含まれる。Ｓｉ系層はＳｉＧｅ層上にエピタキシャル成長され、それによって引っ張り歪みがかかる。この歪みＳｉ系層、通常ＳｉまたはＳｉＧｅは別のバルク基板または絶縁体に移転することもできる。

Description

本発明はマイクロエレクトロニクス特性の歪みＳｉ系層（strained Sibased layer）を製作する方法に関する。さらに、本発明は、このような歪み層を様々な基板および絶縁材料上に移転することに関する。本発明はさらに、これら歪みＳｉ系層内に作製されたデバイス、およびそのようなデバイスで構築されたエレクトロニクス・システムにも関する。
今日の集積回路は、半導体中に形成された膨大な数のトランジスタ・デバイスを含んでいる。より小型のデバイスは、性能を向上させ、信頼性を向上させるのに極めて重要である。しかし、デバイスが小型化するにつれて技術は複雑になり、デバイスのある世代から次の世代へと期待される性能向上を維持するために新規な方法が必要になる。これは、主としてマイクロエレクトロニクスの主要な半導体材料、すなわち、Ｓｉに、より広くはＳｉ系材料に関する。このような有望な材料としては、様々なＳｉＧｅ混合材、およびその他の組合せ、たとえばＣとの組合せがある。デバイス性能の最も重要な指標の１つは、キャリア移動度である。サブミクロン領域に深く入り込んだ世代のデバイスのキャリア移動度を維持するのは大変困難である。キャリア移動度をより向上させるための有望な手段は、デバイス製造の原材料として使用する半導体をわずかに改変することである。引っ張り歪みのかかったＳｉが注目すべきキャリア特性を持つことは知られていたが、近年さらに研究が進んでいる。ＵＨＶ−ＣＶＤによって成長させたＳｉ／ＳｉＧｅヘテロ構造中に埋め込まれたＳｉ層は、バルクＳｉよりも優れた輸送特性、すなわちキャリア移動度を示した。特に、歪みＳｉチャネルｎ−ＭＯＳ（金属酸化膜半導体トランジスタ、すなわち、Ｓｉ電界効果トランジスタ（ＦＥＴ）に対する歴史的な意味を込めた名称）では、バルクＳｉｎ−ＭＯＳの移動度に比べて、９０〜９５％電子移動度が向上している。同様に、歪みＳｉチャネルｐ−ＭＯＳの場合、バルク・シリコンｐ−ＭＯＳに比べて、正孔キャリア移動度が３０〜３５％向上している。この大きな違いは、マイクロエレクトロニクスへの非常に高まった要求を満たすために、十分高い結晶品質の、すなわち転位および他の欠陥のない、引っ張り歪みがかかったＳｉまたはＳｉ／Ｇｅ層が生成されたことに起因している。
しかし、十分に良い品質でキャリア移動度の高い材料が得られる場合、下地の基板が最終的に表面上の良好な品質の材料内に入り込む欠陥の源であり得る限りにおいて、この下地の基板が問題の源になり得る。もう１つの潜在的に可能な関心分野は、半導体基板と表面上の活性デバイスの相互作用であろう。下地の半導体基板が、優れた引っ張り歪みデバイス層がもたらすあらゆる利益を実現することに制限をもたらしかねない特徴を導入する可能性がある。今日の最先端のデバイスは、絶縁層によって半導体基板から分離された半導体層内でしばしば動作する。この技術は一般にＳＯＩ技法として知られている（ＳＯＩはＳｉオン・インシュレータの略語である）。ＳＯＩ材料を作製する標準的な方法はＳＩＭＯＸ法と呼ばれる。この方法は、半導体中に非常に高い注入量の酸素イオンを高エネルギで注入するものであり、アニールにより、この酸素が半導体表面の下に酸化膜層を形成する。このようにして、基板のバルクから分離された最上部半導体層が得られる。しかし、このＳＩＭＯＸ法には、高移動度の歪み層を製造するのに不適切な多くの固有の問題がある。
Ｓｉ系引っ張り歪み半導体層の製造に関係する特許および公開広報が多数存在する。これらは、歪み層半導体のいくつかの態様、および層移転の態様、また絶縁体の上に歪み層を生成する素子のいくつかの態様を対象としている。しかし本発明の全範囲を教示したものはない。
例えば、ビー・エー・エク（B. A. Ek）らの「引っ張り歪み半導体用基板（Substratefor Tensilely Strained Semiconductor）」という名称の米国特許第５，４６１，２４３号は、基板の最上部上に成長させた１層を別の層と共に歪ませ、最下部の非常に薄いＳｉ層をＳｉＯ２層上で滑らせるステップが教示されている。
ジェー・チュー（J. Chu）およびケー・イスマイル（K. Ismail）の「絶縁体上のＳｉ／ＳｉＧｅ歪み層（StrainedSi/SiGe layers on Insulator）」という名称の、米国特許第５，９０６，９５１号には、２つの歪みチャネルを生成するように付着させた様々な層が記載されている。
２０００年９月２９日出願のディー・カナペリ（D. Canaperi）らの「水素誘導層移転技法による絶縁体上への歪みＳｉ／ＳｉＧｅの調製（Preparationof Strained Si/SiGe on Insulator by Hydrogen Induced Layer Transfer Technique）」という名称の、米国出願第０９／６７５８４０号（ＩＢＭ整理番号ＹＯＲ９２００００３４５ＵＳ１）には、歪み層の付着および水素誘導層移転（スマートカット）が教示されている。
傾斜したＳｉＧｅ層は、レグー（LeGoues）らの「低欠陥密度／任意の格子定数のヘテロ・エピタキシャル層（LowDefect Density/arbitrary Lattice Constant Heteroepitaxial Layers）」という名称の、米国特許第５，６５９，１８７号に記載のように形成を進めることができる。
以下の特許および特許出願は、半導体歪み層の形成および層移転に関係している。２０００年９月２９日出願のディー・エフ・カナペリ（D.F. Canaperi）らの「化学的機械研磨（ＣＭＰ）使用によるボンディングのためのウェハ平滑化の方法（A Method ofWafer Smoothing for Bonding Using Chemo-Mechanical Polishing (CMP)）」という名称の米国出願第０９／６７５８４１号（ＩＢＭ整理番号ＹＯＲ９２００００６８３ＵＳ１）には、ウェハ・ボンディングに備えて表面粗さを低減するための表面研磨が記載されている。２０００年１０月１９日出願のジェー・オー・チュー（J.O. Chu）らの「エッチバック法使用による低欠陥ＳｉＧｅの層移転（Layer Transfer of Low Defect SiGe Using anEtch-back Process）」という名称の米国出願第０９／６９２６０６号（ＩＢＭ整理番号ＹＯＲ９２００００３４４ＵＳ１）には、緩和ＳｉＧｅ層を生成する方法および層移転のためにエッチバック法を使用する方法が記載されている。ジェー・チュー（J.Chu）らの、「局所的選択酸化使用によるバルクおよび歪みシリコン・オン・インシュレータ（Bulk and Strained Silicon onInsulator Using Local Selective Oxidation）」という名称の、米国特許第５，９６３，８１７号には、層移転プロセスで局所的選択酸化を使用することが教示されている。
米国特許第５，４６１，２４３号 米国特許第５，９０６，９５１号 米国出願第０９／６７５８４０号 米国特許第５，６５９，１８７号 米国出願第０９／６７５８４１号 米国出願第０９／６９２６０６号 米国特許第５，９６３，８１７号 米国特許第５，３７１，０３７号 米国特許第６，０１３，１３４号
本発明の目的は、基板、通常はＳｉウェハ上に高結晶品質のＳｉ系引っ張り歪み半導体層を製造する方法を示すことにある。また、この歪みＳｉ系層が形成された基板より高い結晶品質の別の基板に、最も典型的には別のやはりＳｉウェハに、このＳｉ系引っ張り歪み半導体層を移転させることができる方法も開示されている。本発明のさらに別の目的は、絶縁層の最上部にこのＳｉ系引張り歪み半導体層を移転させ、それによって超高性能デバイスを構築するのに適したＳｉ系引張り歪み半導体を作製することである。
本発明の全ての実施形態において、付着された層は、成長方向または付着方向でのＧｅ濃度、欠陥密度、ドーパント濃度、歪み状態などの特性が変化する。表面に平行な方向では、層は全て均一である。したがって、ある量たとえばＧｅ濃度が変動すると言うとき、それは常に厚さ方向の変動を意味している。全厚という用語は、全面的に付着、または成長させた場合の層の表面または界面について用いられる。
本発明の典型な実施形態は、標準的なＳｉウェハまたは基板から出発する。場合によってはこの基板に、層付着ステップの後、層移転プロセスを実施するのに役立つ予備ステップをあらかじめ実施することもできる。このような予備ステップは、たとえば、いわゆるＥＬＴＲＡＮ（エピタキシャル層移転、キャノン株式会社の登録商標）法に関連して多孔質層を生成するステップでよい。このＥＬＴＲＡＮ法は、米原（T. Yonehara）らの「半導体部材および半導体部材の調製方法（Semiconductor Member and Processfor Preparing Semiconductor Member）」という名称の米国特許第５，３７１，０３７号に記載されている。段階的に傾斜したＳｉＧｅ層を付着させる。Ｇｅ濃度の段階的な傾斜付けは、レグー（LeGoues）らの「低欠陥密度／任意の格子定数のヘテロ・エピタキシャル層（LowDefect Density/arbitrary Lattice Constant Heteroepitaxial Layers）」という名称の米国特許第５，６５９，１８７号にほぼ沿って進めることができる。この目的は、転位を最上面に到達させずに格子定数を徐々に変化させることである。次いで、緩和ＳｉＧｅバッファを付着させる。本発明では、この緩和ＳｉＧｅバッファに特異なＧｅオーバーシュート層を埋め込む。この緩和バッファは、エピタキシャル皮膜の生成プロセスで一般的であり、そこでは、格子定数の不整合によって付着皮膜中にかなりの歪みが存在する。このバッファは、内部でＧｅ濃度が一定であり、その厚さは、転位および他の格子欠陥が、段階的に傾斜した層から表面上の重要な層にまで達する可能性を低下させるのに十分である。緩和バッファ中のＧｅ濃度は、段階的に傾斜した領域の最終段階のＧｅ濃度に等しい。
本発明の本質的な態様は、この緩和バッファが、Ｇｅオーバーシュート層またはゾーンを埋め込んでいることである。このゾーンはＧｅ濃度が緩和バッファ中のＧｅ濃度レベルよりも高いレベルまで急激に増大することを特徴としている。このＧｅオーバーシュート層の厚さは緩和バッファの厚さのほんのわずかにしか過ぎない。Ｇｅオーバーシュート層は一般的に、緩和バッファの上半分内、すなわち最終の歪みＳｉ系層に接する緩和バッファの端部により近く置かれる。このオーバーシュート層は、ＳｉＧｅバッファ中で完全に緩和することを保証する。このオーバーシュート層は格子欠陥のシンクとしても働く。このＧｅオーバーシュート層の更なる役割は、いくつかの層移転スキームで見られ、そこではオーバーシュート層が、エッチングにおいてあるいは選択的酸化に対する層として選択性をもたらす働きをする。
この緩和バッファ層の次に、ＳｉまたはＳｉＧｅ（低Ｇｅ含有量）の最終層を付着させ、次いでこの最終層内に高性能デバイスを構築することができる。この層は、Ｇｅオーバーシュート層を埋め込んだ緩和バッファの効果により、事実上欠陥がない。エピタキシャル付着によるこの最終Ｓｉ系層には、高Ｇｅ濃度の緩和バッファ表面と純Ｓｉまたは低Ｇｅ濃度の高性能デバイス層の間の格子不整合の結果、引っ張り歪みがかかる。
本発明の別の異なる実施形態では、一定のＧｅ濃度のバッファ層とそれに続く段階的に傾斜したＳｉＧｅ層が直線的に傾斜したＳｉＧｅ層で置き換えられる。この層のＧｅ濃度は、基板との界面における０から層の全厚におけるある値まで変わる。この目的は、転位を最上面に到達させることなく格子定数を徐々に変化させることである。段階的に傾斜した実施形態におけるのと同様に、本発明の本質的な態様はやはり、この直線的に傾斜した層が、Ｇｅオーバーシュート層またはゾーンを埋め込んでいることである。このゾーンはＧｅ濃度が直線的に傾斜した層の最大Ｇｅ濃度レベルよりも高いレベルまで急激に増大することを特徴としている。このＧｅオーバーシュート層の厚さは緩和バッファの厚さのほんのわずかにしか過ぎない。Ｇｅオーバーシュート層は一般的に、直線的に傾斜した層の上半分内、すなわち最終の歪みＳｉ系層に接する直線的に傾斜した層の端部により近く置かれる。このオーバーシュート層は、ＳｉＧｅの直線的に傾斜した層中で完全に緩和することを保証する。このオーバーシュート層は格子欠陥のシンクとしても働く。このＧｅオーバーシュート層の更なる役割は、いくつかの層移転スキームで見られ、そこではオーバーシュート層が、エッチングにおいてあるいは選択的酸化に対する層として選択性をもたらす働きをする。
この直線的に傾斜した層の次に、ＳｉまたはＳｉＧｅ（低Ｇｅ含有量）の最終層を付着させ、次いでこの最終層内に高性能デバイスを構築することができる。この層は、Ｇｅオーバーシュート層を埋め込んだ緩和バッファの効果により事実上欠陥がない。エピタキシャル付着によるこの最終Ｓｉ系層には、全厚において高Ｇｅ濃度の直線的に傾斜した層の表面と純Ｓｉまたは低Ｇｅ濃度の高性能デバイス層の間の格子不整合の結果、引っ張り歪みがかかる。
Ｓｉ系歪み層を支持している層構造のこの２つの実施形態を、以後支持構造と称する。したがって、支持構造という用語は、緩和バッファの実施形態を有する段階的な傾斜スキームあるいは直線的な傾斜の実施形態のどちらかを意味することができる。
好ましい実施形態においては、歪みＳｉ系層を生成する全てのステップは、ＵＨＶ−ＣＶＤ法によって実行され、好ましくは、ジェー・チュー（J. Chu）らの「半導体デバイス用先進的統合化学気相成長（ＡＩＣＶＤ）（Advance Integrated ChemicalVapor Deposition (AICVD) for Semiconductor Devices）」という名称の米国特許第６，０１３，１３４号に記載されたようなＡＩＣＶＤシステムで実行される。このＡＩＣＶＤシステムは、そのままでＳｉ系歪み層プロセスの次の処理を扱い、歪みＳｉ系層中に構造を製作することができる。ＵＨＶ−ＣＶＤ法、特にＡＩＣＶＤシステムは、今日の技術の大直径の８インチ（２０．３２ｃｍ）または１０インチ（２５．４０ｃｍ）のＳｉウェハを、あるいは将来の標準になり得る大直径のＳｉウェハを処理するのに良く適している。ＵＨＶ−ＣＶＤには、ウェハの直径および処理する層に対する固有の制限がない。しかし、当業者なら判るように、所望の歪みＳｉ系層を製造するのに他のＵＨＶ−ＣＶＤ法も使用することができる。このような方法としては、ＬＰ(低圧)ＣＶＤ、ＲＴ（急速加熱）ＣＶＤがあり得る。
引っ張り歪みＳｉ系層は、従来のＣＭＯＳまたはバイポーラ・デバイス処理に適するシリコン層構造中の正孔および電子の輸送を向上させる。２５％緩和のＳｉＧｅヘテロ構造上に成長させた歪みＳｉ層中に作製された、長チャネルＭＯＳデバイスでは、約１０００ｃｍ２／Ｖｓの電子移動度および２００ｃｍ２／Ｖｓを優に越える高い電場正孔移動度が得られ、これらはバルクＳｉＭＯＳ中の電子移動度および正孔移動度に対してそれぞれ約９５％および３５％向上している。
いくつかの実施形態では、全ての層がＣを低いパーセンテージで含有している。カーボンは、ドーパント拡散の抑制剤として働く。さらに別の実施形態では、カーボンが最上部の引っ張り歪みＳｉ系層中のみに導入される。このような実施形態では、最上部の引っ張り歪みＳｉ系層はＳｉ１−ｂ−ｃＧｅｂＣｃで表される。式中「ｂ」、「ｃ」は小数で表したＧｅおよびＣの濃度である。
本発明のいくつかの実施形態では、Ｓｉ系引っ張り歪み半導体層を、第２基板に、大抵は別のＳｉウェハに移転させる。この第２基板は、歪みＳｉ系層が形成された支持構造よりも高い結晶品質のものであり得る。さらに、この第２基板は、歪みＳｉ系層に密接して接触している故に熱伝導の点からも有利である。さらに別の実施形態では、Ｓｉ系引っ張り歪み層が絶縁層上に移転され、それによって超高性能デバイスの構築に適したＳｉ系引っ張り歪み半導体層が作製される。
最上部に高品質の引っ張り歪み層を有する適切な層スタックが準備できると、この層を半導体基板上または絶縁体に移転することができる。この絶縁体は、一般に、Ｓｉウェハの最上部の、二酸化ケイ素などの絶縁皮膜である。当技術分野では、半導体基板あるいは絶縁体への移転を実施することができるいくつかの方法が知られている。１つの方法は、たとえば、先に参照した米国出願第０９／６７５８４０号に記載されたようないわゆるスマートカット（ＳＯＩＴＥＣ株式会社の登録商標）法である。別の実施形態では、「半導体部材および半導体部材の調製方法（Semiconductor Member and Process for Preparing Semiconductor Member）」という名称の米原（T.Yonehara）らの米国特許第５，３７１，０３７号に記載されたようないわゆるＥＬＴＲＡＮ（エピタキシャル層移転、キヤノン株式会社の登録商標）法で、層移転を実施することができる。別の実施形態では、例えば、先に参照した米国出願第０９／６９２６０６号に記載されたようなＣＭＰ研磨およびエッチバック法によって層移転を実施する。米国出願第０９／６９２６０６号と比べて、本発明で層移転プロセスを使用する際の潜在的な違いは、今の場合はＧｅオーバーシュート層それ自体が、エッチ・ストップとして働くことができることである。しかし、同様に米国出願第０９／６９２６０６号に記載の高濃度Ｂドーパント層を本発明の実施形態に導入することもできる。
本発明のこれらおよび他の特徴は、以下に述べる詳細な説明および添付の図面から明らかになるであろう。
図１はＳｉ系引っ張り歪み層を作製する層スタックを示す。図２は段階的な傾斜の例を示す。通常は、標準サイズのＳｉウェハである半導体基板１６０から出発する。いくつかの実施形態では、層付着ステップ後に実施する層移転プロセスに役立つように、この基板に、例えばその表面上に多孔質層または単なるサブ表面を設けるような予備ステップをあらかじめ実施することができる。多孔質層サブ表面とは、表面上に多孔質層を生成した後、多孔質層の最上部を再結晶化し、それによって効果的に多孔質層サブ表面を２〜３マイクロメートル未満だけ設置することを意味する。基板表面を適切に洗浄した後、超高真空化学気相成長（ＵＨＶ−ＣＶＤ）装置内で段階的に傾斜したＳｉＧｅ層１５０を付着させる。典型的な実施形態では、４〜５の段階があり、各段階でＧｅ濃度が約５％ずつ増加する。各段階の層厚は５０ｎｍ〜３００ｎｍである。最終段階のＧｅ濃度は緩和バッファ１４０の濃度に丁度等しい。層１４０は従来技術の緩和バッファを形成する。これらの層中のＧｅ濃度「ｘ」は、一般に２０〜３０％の範囲にある。全ての層１４０の合計厚さは１〜２μｍの範囲にある。本発明では、この緩和バッファはＧｅオーバーシュート層すなわちゾーン１３０を埋め込んでいる。このオーバーシュート・ゾーン中では、Ｇｅ濃度が値「ｘ」より５〜１０％急速に増加する。オーバーシュート・ゾーンの厚さは、１０ｎｍ〜５０ｎｍの範囲にある。オーバーシュート層を持つ利点は数多くある。オーバーシュート層は、必要なＳｉＧｅバッファ中での完全な緩和に役立つ。オーバーシュート層は格子欠陥のシンクとして働き、したがって格子欠陥は最上部の重要な（sensitive）な歪み層にまでほとんど到達しない。オーバーシュート層は層移転ステップで選択性を発揮することによって役立つ。このオーバーシュート層１３０は、選択的エッチ・ストップまたはエッチング促進層、あるいは酸化、特にＨＩＰＯＸ酸化が急速に進行する層であり得る。付着される最後の層は、本発明の目的である、優れた結晶品質の引っ張り歪みＳｉ系層１００である。歪みのサイズは下地層１４０の組成と厚さおよびＳｉ系層自体の組成に応じて変わる。比較的高いＧｅ濃度の層１４０がＳｉ系最上部層より格子間隔が大きいので、引っ張り歪みが発生する。層１００の厚さは一般に５ｎｍ〜３０ｎｍ、好ましくは１０ｎｍ〜１５ｎｍの範囲にある。この歪みＳｉ系層１００は、いくつかの実施形態では単に純Ｓｉである。他の好ましい実施形態では、歪みＳｉ系層１００は、一般にＧｅ濃度が１０％未満のＳｉＧｅ層である。歪みＳｉ系層１００は、５％未満の低濃度のＣを含有することがある。Ｃの主たる役割は、後続のデバイス組み立てステップ中に、層内へのドーパント拡散を低減させることである。カーボンは全ての付着層１５０、１４０、１３０、１００内に含まれ得る。
図２に、図１と同じタイプであるが、直線的な傾斜スキームを実施した歪みＳｉ系層の製作を示す。この実施形態では、段階的に傾斜した層と緩和バッファが、直線的に傾斜した濃度のＧｅ層で置き換えられている。この場合も、一般に標準サイズのＳｉウェハである半導体基板１６０から出発する。いくつかの実施形態では、層付着ステップ後に実施する層移転プロセスに役立つように、この基板に、例えばその表面上に多孔質層または単なるサブ表面を設けるような予備ステップをあらかじめ実施することができる。直線的に傾斜した濃度のＧｅ層１１０の基板表面を適切に洗浄した後、超高真空化学気相成長（ＵＨＶ−ＣＶＤ）装置内で直線的に傾斜した濃度のＧｅ層１１０の基板表面を成長させる。Ｇｅ濃度は層の最下部、基板との界面でほぼ０であり、図１の緩和バッファのものに等しいＧｅ濃度、２０〜３０％の範囲に達する。層１１０の全厚は１〜３μｍの範囲にある。本発明では、この直線的に傾斜したＧｅ濃度の層はＧｅオーバーシュート層すなわちゾーン１３０を埋め込んでいる。このオーバーシュート・ゾーン中では、直線的に傾斜した層が層１００との界面に到達した所でのＧｅ濃度の最大値より５〜１０％急激にＧｅ濃度が増加する。オーバーシュート・ゾーンの厚さは、１０ｎｍ〜５０ｎｍの範囲にある。オーバーシュート層はこの直線的に傾斜した領域の全厚の近傍に配置され、通常、層１００との界面から５００ｎｍ未満である。オーバーシュート層を持つ利点は数多くある。オーバーシュート層は、必要なＳｉＧｅバッファ中での完全な緩和に役立つ。オーバーシュート層は格子欠陥のシンクとして働き、したがって格子欠陥は最上部の重要な（sensitive）歪み層にはほとんど到達しない。オーバーシュート層は層移転ステップで選択性を発揮することによって役立つ。このオーバーシュート層１３０は、選択的エッチ・ストップまたはエッチング促進層、あるいは酸化、特にＨＩＰＯＸ酸化が急速に進行する層であり得る。段階的な傾斜スキームの図１の場合と同様に、この最終のエピタキシャル付着層は歪みＳｉ系層である。層１００の厚さは一般に５ｎｍ〜３０ｎｍ、好ましくは１０ｎｍ〜１５ｎｍの範囲にある。この歪みＳｉ系層１００は、いくつかの実施形態では単に純Ｓｉである。他の好ましい実施形態では、歪みＳｉ系層１００は、一般にＧｅ濃度が１０％未満のＳｉＧｅ層である。歪みＳｉ系層１００は、５％未満の低濃度のＣを含有することがある。カーボンは全ての付着層１１０、１３０、１００内に含まれ得る。
図３〜６に様々な実施形態および層移転の段階を示す。図３にバルク基板にウェハ・ボンディングするステップを示す。歪みＳｉ系層を、新たな基板、通常は別のＳｉウェハに移転することは利点がある。この別のＳｉウェハは、歪みＳｉ系層を上に作成した基板よりも結晶品質が高い。というのは、歪みＳｉ系層の下の高Ｇｅ濃度層は高純度Ｓｉウェハよりも多くの結晶欠陥を含有するからである。支持構造である領域２８０は、歪みＳｉ系層１００を製作するための前述の２つの実施形態、すなわち、段階的に傾斜した層１５０、１４０、１３０の実施形態、または直線的に傾斜した層１１０、１３０の実施形態のどちらかを表す。歪みＳｉ系層１００を基板２３０と密接に接触させる（２００）。このような密接接触によってボンディングが発生する。というのは、表面には常にボンディングに十分な微量の水分と酸化物が含まれているからである。第１基板１６０および層１５０、１４０、１３０の全てをボンディングした後、当技術分野で周知の方法によってそれらを除去し、それによって高品質基板２３０に接着した層１００が残される。不要な層の除去方法については、次に図４に関して説明するように当技術分野で周知の数多くの実施形態がある。
図４に絶縁層に移転後のＣＭＰおよびエッチバック・ステップを示す。図２の層スタック上に絶縁体２１０を付着または成長させる。好ましい実施形態ではこの絶縁層は、歪み層１００上に成長させた酸化膜層である。この絶縁体を、別の基板２３０上に成長または付着させた第２の絶縁層２２０と密接に接触させる（２００）。しかし、いくつかの実施形態では、絶縁層２１０か２２０のどちらかの成長を省略することができる。この基板２３０も最も典型的にはＳｉウェハである。このステップは、先に参照した２０００年９月２９日出願の「化学的機械研磨（ＣＭＰ）使用によるボンディングのためのウェハ平滑化の方法（A Method of Wafer Smoothing for Bonding Using Chemo-MechanicalPolishing (CMP)）」という名称のディー・エフ・カナペリ（D.F. Canaperi）らの米国出願第０９／６７５８４１号（ＩＢＭ整理番号ＹＯＲ９２００００６８３ＵＳ１）に記載されている。二酸化ケイ素を除けば、層２１０または層２２０として好ましい他の絶縁材料としては、窒化ケイ素、酸化アルミニウム、ニオブ酸リチウム、「低ｋ」材料、「高ｋ」材料、または前記絶縁体の２種以上の組合せがある。これらは、それぞれ様々な状況において独自の利点を有している。歪み層中のデバイスが光学用途のものであるときは、ニオブ酸リチウムが有用である。「低ｋ」材料、「高ｋ」材料とは、二酸化ケイ素の誘電率に比べて誘電率が低い材料または誘電率が高い材料をいう。「低ｋ」材料は低静電容量の高速デバイスをもたらすことができる。「高ｋ」材料はメモリ分野で有用である。窒化ケイ素および酸化アルミニウムは極薄の二酸化ケイ素皮膜の強度を高めることができる。
ＣＭＰステップ２６０は既に参照した米国出願第０９／６７５８４１号に記載されている。選択的エッチング・ステップ２５０は様々な方法で進めることができる。あらかじめＧｅを含有した層をエッチングし、あるいはＧｅを含有した層で止まるエンチャントがある。その例はＫＯＨおよびＥＰＰＷである。Ｇｅオーバシュート層はエッチ選択性の点で極めて有用である。選択的エッチ技法の詳細は、先に参照した２０００年１０月１９日出願のジェー・オー・チュー（J. O. Chu）らの米国出願第０９／６９２６０６号（ＩＢＭ整理番号ＹＯＲ９２００００３４４ＵＳ１）に記載されている。図４にＣＭＰおよび選択的エッチング・ステップがまだ進行中の状況を示す。最終的に支持構造２８０の全ての層を除去し、それによって絶縁体および基板２３０の最上面に歪みチャネル層１００が残る。この絶縁体は既述の２つの絶縁体２１０と２２０の表面２４０に沿った結合体（joining）である。
図５、図６にＥＬＴＲＡＮ法に基づく層移転を概略的に示す。図５はＥＬＴＲＡＮ法のバルク基板へのウェハ・ボンディング・ステップを示す。これは図３に示したステップに類似している。歪みＳｉ系層１００を基板２３０に密接して接触させる（２００）。このような密接接触によってボンディングが生じる。というのは、表面には常にボンディングに十分な微量の水分と酸化物が含まれているからである。支持構造である領域２８０は、歪みＳｉ系層１００を製作するための前述の２つの実施形態、すなわち、段階的に傾斜した層１５０、１４０、１３０の実施形態、または直線的に傾斜した層１１０、１３０の実施形態のどちらかを表す。この支持構造２８０は、多孔質Ｓｉ層２７０上に成長させる。基板表面上にまたはサブ表面上に多孔質層１６０を生成することは当技術分野で周知である。多孔質層サブ表面とは、表面上に多孔質層を生成した後、多孔質層の最上部を再結晶化し、それによって有効に多孔質サブ表面を２〜３マイクロメートル未満だけ設置することを意味する。図５に破線で表した基板領域１６０は、サブ表面多孔質層の可能な領域である。図６に絶縁層にボンディング後のＥＬＴＲＡＮ法の劈開ステップを示す。これは既述の様々な層について図４に示したステップに類似している。矢印２９０は基板１６０のバルクを多孔質Ｓｉ層２７０の強度の弱さを用いて除去するステップを示す。図６に破線で表した基板領域１６０は、サブ表面多孔質層の可能な領域である。ウオーター・ジェット、機械的劈開切断、あるいは多孔質層２７０を機械的に粉砕するための他の様々な力の使用など、ステップ２９０を実施するための当技術分野で周知の方法がいくつかある。支持構造２８０の除去は、やはり当技術分野で周知の方法によって進める。
本発明の様々な実施形態で使用され得る、当技術分野で周知のさらに別の層移転スキームは、先に参照したいわゆるスマートカット法である。
図７、８にＳｉ系引っ張り歪み層中に製作された、電子デバイス、ＦＥＴデバイスを示す。図７に、層移転のない、層が元の基板および支持構造２８０上に留まっているときの、層内のＦＥＴデバイスを示す。領域２８０、支持構造は、Ｓｉ系引っ張り歪み層１００を製作するための前述の２つの実施形態、すなわち層１５０、１４０、１３０の段階的な傾斜の実施形態、あるいは層１１０、１３０の直線的な傾斜の実施形態のどちらかを表す。引っ張り歪みＳｉ系層をうまく利用できる数多くのデバイスのうちの１つはＦＥＴである。ｎ型およびｐ型バージョンを有するＦＥＴは、ＣＭＯＳ構成技術の基本的構造単位（building block）である。歪み層１００は、ソース／ドレイン領域３３０、ゲート絶縁体３４０およびゲート３２０を組み込んだ標準的なＦＥＴを備える。
図８に層移転後の、絶縁体の上のＳｉ系引っ張り歪み層中に製作されたＦＥＴデバイスを示す。図８に絶縁体上のＦＥＴデバイスを示すが、これに限定されることを意味しない。歪みシリコン・ベースの層がバルク基板に移転されている場合は、その内部に同じデバイスを組み立てることができる。引っ張り歪みＳｉ系層をうまく利用することができる数多くのデバイスのうちの１つはＦＥＴである。ＦＥＴはＣＭＯＳ技術の基本的構造単位である。層移転後に残された唯一の基板は、第２絶縁層をその上に成長／付着させた基板２３０である。この絶縁体は元の２つの絶縁体２１０および２２０の表面２４０に沿った結合体である。しかしいくつかの実施形態では、絶縁層２１０または絶縁層２２０のどちらかを省略することもできる。歪み層１００は、ソース／ドレイン領域３３０、ゲート絶縁体３４０およびゲート３２０を組み込んだ標準的なＦＥＴを備える。
図７、８に示したようなＦＥＴデバイスを膨大な数だけ相互接続して、回路、ディジタル・プロセッサ、ダイナミックまたはスタティック・メモリ、表示デバイス、通信システム、および当技術分野で有用な他のシステムを形成することができる。
図９、１０にＳｉ系引っ張り歪み層中に製作した電子デバイス、バイポーラ・トランジスタ・デバイスを示す。図９に、層移転のない、層が元の基板および支持構造２８０上に留まっているときの、層内のバイポーラ・デバイスを示す。支持構造である領域２８０は、Ｓｉ系引っ張り歪み層１００を製作するための既述の２つの実施形態、すなわち層１５０、１４０、１３０の段階的な傾斜の実施形態、あるいは層１１０、１３０の直線的な傾斜の実施形態のどちらかを表す。引っ張り歪みＳｉ系層をうまく利用できる数多くのデバイスのうちの１つはバイポーラ・トランジスタである。歪みＳｉ系層１００は、エミッタ４２０、ベース４１０およびコレクタ４３０を組み込んだ標準的なバイポーラ・トランジスタを備える。
図１０に層移転後の、絶縁体の上のＳｉ系引っ張り歪み層中に製作されたバイポーラ・デバイスを示す。図１０に絶縁体上のデバイスを示すが、これに限定されることを意味しない。歪みシリコン・ベースの層がバルク基板に移転された場合は、その内部に同じデバイスを組み立てることができる。引っ張り歪みＳｉ系層をうまく利用することができる数多くのデバイスのうちの１つはバイポーラ・トランジスタである。層移転後に残された唯一の基板は、第２絶縁層をその上に成長／付着させた基板２３０である。この絶縁体は元の２つの絶縁体２１０および２２０の表面２４０に沿った結合体である。しかしいくつかの実施形態では、絶縁層２１０または絶縁層２２０のどちらかを省略することもできる。歪み層１００は、エミッタ４２０、ベース４１０およびコレクタ４３０を組み込んだ標準的なバイポーラ・デバイスを備える。
図９、１０に示したようなバイポーラ・デバイスを膨大な数だけ相互接続して、回路、ディジタル・プロセッサ、ダイナミックまたはスタティック・メモリ、表示デバイス、通信システム、および当技術分野で有用な他のシステムを形成することができる。バイポーラ・デバイスとＦＥＴデバイスをＳｉ系歪み層中に互いに隣接して製作して、ＦＥＴデバイスとバイポーラ・デバイスの混成体（しばしばＢｉＣＭＯＳと称する）を製作し、それによって回路およびシステムを形成することができる。
図１１にＳｉ系引っ張り歪み層をその構成要素として含む電子システムを示す。図中、この電子システムを、Ｓｉ系歪み層１００およびデバイス構造を内部に備える球５００として示す。
Ｓｉ系歪み層中に製作された高性能デバイスをうまく利用することができる電子システムは数多い。このような電子デバイスとしては、一般に、コンピュータ、無線および光通信プロセッサなどのコンピュータ・デバイスに見られるようなアナログ・プロセッサおよびディジタル・プロセッサ；増幅器に見られるようなアナログ・プロセッサ；ならびにコンピュータ・デバイスをメモリに相互接続させ、コンピュータ・デバイスをマルチプロセッサ中で互に相互接続させるプロセッサに見られるような光通信プロセッサなどがある。
上記の教示に照らせば本発明の修正形態および変形形態が数多く可能であり、当業者には明らかなはずである。本発明の範囲は添付の特許請求の範囲によって定義される。
段階的な傾斜スキームにおいてＳｉ系引っ張り歪み層を作製する層スタックを示す図である。 直線的な傾斜スキームにおいてＳｉ系引っ張り歪み層を作製する層スタックを示す図である。 一実施形態において層移転の諸段階におけるバルク基板にウェハ・ボンディングするステップを示す図である。 絶縁層にボンディング後のＣＭＰおよびエッチバック・ステップを示す図である。 一実施形態において層移転の諸段階におけるバルク基板にウェハ・ボンディングするＥＬＴＲＡＮ法のステップを示す図である。 絶縁層にボンディング後のＥＬＴＲＡＮ法の劈開ステップを示す図である。 Ｓｉ系引っ張り歪み層中に製作された、層移転のない層中のＦＥＴデバイスを示す概略図である。 Ｓｉ系引っ張り歪み層中に製作された、層移転後の層中のＦＥＴデバイスを示す概略図である。 Ｓｉ系引っ張り歪み層中に製作された、層移転のない層中のバイポーラ・デバイスを示す概略図である。 Ｓｉ系引っ張り歪み層中に製作された、層移転後の層中のバイポーラ・デバイスを示す概略図である。 Ｓｉ系引っ張り歪み層を構成要素として含む電子システムを示す概略図である。

Claims (62)

  1. 歪みＳｉ系層を製作する方法において、
    基板上にＳｉＧｅ層をエピタキシャル成長させるステップであって、前記ＳｉＧｅ層の厚さ方向に変化するＧｅ濃度を生じさせ、前記Ｇｅ濃度が前記基板との界面で第１の値をとり、前記ＳｉＧｅ層の全厚で前記第１のＧｅ濃度値より高い第２の値をとり、さらに前記ＳｉＧｅ層が、前記第２のＧｅ濃度値より高い第３のＧｅ濃度値をとるＧｅオーバーシュート・ゾーンを埋め込んでいるステップと、
    前記ＳｉＧｅ層上に前記Ｓｉ系層をエピタキシャル付着させるステップとを含む、方法。
  2. 前記ＳｉＧｅ層内で、前記変化するＧｅ濃度が、段階的に傾斜したＧｅ濃度領域と一定のＧｅ濃度の緩和バッファ領域との２つの領域を有し、前記段階的に傾斜したＧｅ濃度領域が前記基板との界面で始まり、前記緩和バッファ領域が前記段階的に傾斜した領域の最上部に成長し、さらに前記Ｇｅオーバーシュート・ゾーンが前記緩和バッファ領域中に埋め込まれている、請求項１に記載の方法。
  3. 前記ＳｉＧｅ層内で、前記変化するＧｅ濃度が、直線的に傾斜したＧｅ濃度であり、さらに前記Ｇｅオーバーシュート・ゾーンが前記直線的に傾斜したＧｅ濃度領域内に埋め込まれており、前記Ｇｅオーバーシュート・ゾーンが前記基板よりも前記全厚ＳｉＧｅ層に近い、請求項１に記載の方法。
  4. 前記歪みＳｉ系層がＳｉ層である、請求項１に記載の方法。
  5. 前記歪みＳｉ系層がＳｉＧｅ層である、請求項１に記載の方法。
  6. 前記歪みＳｉ系層が５％までのＣを含有する、請求項１に記載の方法。
  7. 前記基板がＳｉウェハである、請求項１に記載の方法。
  8. 前記Ｓｉウェハの表面上に多孔質層を生成するステップを含む、請求項７に記載の方法。
  9. 前記Ｓｉウェハ上に多孔質サブ表面を生成するステップを含む、請求項７に記載の方法。
  10. 前記歪みＳｉ系層の厚さが１ｎｍ〜５０ｎｍである、請求項１に記載の方法。
  11. 前記方法の前記諸ステップがＡＩＣＶＤシステム中で実施される、請求項１に記載の方法。
  12. 前記歪みＳｉ系層を第２基板上に移転させるステップをさらに含む、請求項１に記載の方法。
  13. 前記層移転ステップがＥＬＴＲＡＮ法である、請求項１２に記載の方法。
  14. 前記層移転ステップがボンディング、ＣＭＰ研磨、およびエッチバック・プロセスを含む、請求項１２に記載の方法。
  15. 前記層移転ステップがスマートカット法である、請求項１２に記載の方法。
  16. 前記第２基板がＳｉウェハである、請求項１２に記載の方法。
  17. 前記第２基板が表面上に絶縁層を備え、前記絶縁層表面が前記層移転の際、前記歪みＳｉ系層を受け取る、請求項１２に記載の方法。
  18. 前記絶縁層が酸化ケイ素、窒化ケイ素、酸化アルミニウム、ニオブ酸リチウム、「低ｋ」材料、「高ｋ」材料、またはこれら絶縁体の２種以上の組合せである、請求項１７に記載の方法。
  19. 前記方法の前記諸ステップがＡＩＣＶＤシステム中で実施される、請求項１２に記載の方法。
  20. 絶縁体上に歪みＳｉ系層を製作する方法において、
    基板上にＳｉＧｅ層をエピタキシャル成長させるステップであって、前記ＳｉＧｅ層の厚さ方向で変化するＧｅ濃度を生じさせ、前記Ｇｅ濃度が前記基板との界面で第１の値をとり、前記ＳｉＧｅ層の全厚で前記第１のＧｅ濃度値より高い第２の値をとり、さらに前記ＳｉＧｅ層が、前記第２のＧｅ濃度値より高い第３のＧｅ濃度値をとるＧｅオーバーシュート・ゾーンを埋め込んでいるステップと、
    前記ＳｉＧｅ層上にＳｉ系層をエピタキシャル付着させるステップと
    前記歪みＳｉ系層を前記絶縁体上に移転するステップとを含む、方法。
  21. 前記変化するＧｅ濃度が、前記ＳｉＧｅ層内で、段階的に傾斜したＧｅ濃度領域と一定のＧｅ濃度の緩和バッファ領域との２つの領域を有し、前記段階的に傾斜したＧｅ濃度領域が前記基板との界面で始まり、前記緩和バッファ領域が前記段階的に傾斜した領域の最上部に成長し、さらに前記Ｇｅオーバーシュート・ゾーンが前記緩和バッファ領域中に埋め込まれている、請求項２０に記載の方法。
  22. 前記変化するＧｅ濃度が、前記ＳｉＧｅ層内で、直線的に傾斜したＧｅ濃度であり、さらに前記Ｇｅオーバーシュート・ゾーンが前記直線的に傾斜したＧｅ濃度領域内に埋め込まれており、前記Ｇｅオーバーシュート・ゾーンが前記基板よりも前記全厚ＳｉＧｅ層に近い、請求項２０に記載の方法。
  23. 前記歪みＳｉ系層がＳｉ層である、請求項２０に記載の方法。
  24. 前記歪みＳｉ系層がＳｉＧｅ層である、請求項２０に記載の方法。
  25. 前記歪みＳｉ系層が５％までのＣを含有する、請求項２０に記載の方法。
  26. 前記層移転ステップがＥＬＴＲＡＮ法である、請求項２０に記載の方法。
  27. 前記層移転ステップが、ボンディング、ＣＭＰ研磨、およびエッチバック・プロセスを含む、請求項２０に記載の方法。
  28. 前記層移転ステップがスマートカット法である、請求項２０に記載の方法。
  29. 前記絶縁層が、酸化ケイ素、窒化ケイ素、酸化アルミニウム、ニオブ酸リチウム、「低ｋ」材料、「高ｋ」材料、またはこれら絶縁体の２種以上の組合せである、請求項２０に記載の方法。
  30. １０５／ｃｍ２未満の欠陥密度で、１ｎｍ〜５０ｎｍの厚さで、支持構造にエピタキシャル・ボンディングされている、引っ張り歪みＳｉ系結晶層。
  31. １０５／ｃｍ２未満の欠陥密度で、１ｎｍ〜５０ｎｍの厚さで、絶縁層にボンディングされている、引っ張り歪みＳｉ系結晶層。
  32. １０５／ｃｍ２未満の欠陥密度で、１ｎｍ〜５０ｎｍの厚さで、Ｓｉ基板にボンディングされている、引っ張り歪みＳｉ系結晶層。
  33. １０５／ｃｍ２未満の欠陥密度で、１ｎｍ〜５０ｎｍの厚さで、支持構造にエピタキシャル・ボンディングされている引っ張り歪みシリコン系層中に製作された複数のデバイス。
  34. 前記デバイスがＦＥＴデバイスである、請求項３３に記載のデバイス。
  35. 前記デバイスがバイポーラ・デバイスである、請求項３３に記載のデバイス。
  36. 前記デバイスがＣＭＯＳ構造に相互接続された、請求項３４に記載のデバイス。
  37. 前記デバイスがバイポーラ・デバイスとＦＥＴデバイスの混成体である、請求項３３に記載のデバイス。
  38. １０５／ｃｍ２未満の欠陥密度で、１ｎｍ〜５０ｎｍの厚さで、Ｓｉ基板にボンディングされている歪みシリコン系層中に製作された複数のデバイス。
  39. 前記デバイスがＦＥＴデバイスである、請求項３８に記載のデバイス。
  40. 前記デバイスがバイポーラ・デバイスである、請求項３８に記載のデバイス。
  41. 前記デバイスがＣＭＯＳ構造に相互接続されている、請求項３９に記載のデバイス。
  42. 前記デバイスがバイポーラ・デバイスとＦＥＴデバイスの混成体である、請求項３８に記載のデバイス。
  43. １０５／ｃｍ２未満の欠陥密度で、が１ｎｍ〜５０ｎｍの厚さで、絶縁層にボンディングされている歪みシリコン系層中に製作された複数のデバイス。
  44. 前記デバイスがＦＥＴデバイスである、請求項４３に記載のデバイス。
  45. 前記デバイスがバイポーラ・デバイスである、請求項４３に記載のデバイス。
  46. 前記デバイスがＣＭＯＳ構造に相互接続されている、請求項４４に記載のデバイス。
  47. 前記デバイスがバイポーラ・デバイスとＦＥＴデバイスの混成体である、請求項４３に記載のデバイス。
  48. １０５／ｃｍ２未満の欠陥密度で、１ｎｍ〜５０ｎｍの厚さで、支持構造にエピタキシャル・ボンディングされている引っ張り歪みシリコン系層を備える、電子システム。
  49. 前記電子システムがプロセッサである、請求項４８に記載の電子システム。
  50. 前記プロセッサがディジタル・プロセッサである、請求項４９に記載の電子システム。
  51. 前記プロセッサが無線通信プロセッサである、請求項４９に記載の電子システム。
  52. 前記プロセッサが光通信プロセッサである、請求項４９に記載の電子システム。
  53. １０５／ｃｍ２未満の欠陥密度で、１ｎｍ〜５０ｎｍの厚さで、Ｓｉ基板にボンディングされている歪みシリコン系層を備える、電子システム。
  54. 前記電子システムがプロセッサである、請求項５３に記載の電子システム。
  55. 前記プロセッサがディジタル・プロセッサである、請求項５４に記載の電子システム。
  56. 前記プロセッサが無線通信プロセッサである、請求項５４に記載の電子システム。
  57. 前記プロセッサが光通信プロセッサである、請求項５４に記載の電子システム。
  58. １０５／ｃｍ２未満の欠陥密度で、１ｎｍ〜５０ｎｍの厚さで、絶縁層にボンディングされている歪みシリコン系層を備える、電子システム。
  59. 前記電子システムがプロセッサである、請求項５８に記載の電子システム。
  60. 前記プロセッサがディジタル・プロセッサである、請求項５９に記載の電子システム。
  61. 前記プロセッサが無線通信プロセッサである、請求項５９に記載の電子システム。
  62. 前記プロセッサが光通信プロセッサである、請求項５９に記載の電子システム。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096274A (ja) * 2005-09-07 2007-04-12 Soi Tec Silicon On Insulator Technologies Sa 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
JP2009545169A (ja) * 2006-07-24 2009-12-17 エーエスエム アメリカ インコーポレイテッド 半導体バッファ構造体内の歪み層
KR20100123183A (ko) * 2009-05-14 2010-11-24 주성엔지니어링(주) 반도체 소자 및 그 제조 방법
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
US10553423B2 (en) 2012-09-05 2020-02-04 Asm Ip Holding B.V. Atomic layer deposition of GeO2

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649480B2 (en) * 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP2003017668A (ja) * 2001-06-29 2003-01-17 Canon Inc 部材の分離方法及び分離装置
JP2003017667A (ja) * 2001-06-29 2003-01-17 Canon Inc 部材の分離方法及び分離装置
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6812495B2 (en) * 2002-06-19 2004-11-02 Massachusetts Institute Of Technology Ge photodetectors
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7018910B2 (en) * 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
CN100483666C (zh) * 2003-01-07 2009-04-29 S.O.I.Tec绝缘体上硅技术公司 施主晶片以及重复利用晶片的方法和剥离有用层的方法
JP2004245660A (ja) * 2003-02-13 2004-09-02 Seiko Instruments Inc 小片試料の作製とその壁面の観察方法及びそのシステム
US7198974B2 (en) * 2003-03-05 2007-04-03 Micron Technology, Inc. Micro-mechanically strained semiconductor film
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
DE10310740A1 (de) 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US7041575B2 (en) * 2003-04-29 2006-05-09 Micron Technology, Inc. Localized strained semiconductor on insulator
US7220656B2 (en) 2003-04-29 2007-05-22 Micron Technology, Inc. Strained semiconductor by wafer bonding with misorientation
US7115480B2 (en) * 2003-05-07 2006-10-03 Micron Technology, Inc. Micromechanical strained semiconductor by wafer bonding
US6987037B2 (en) * 2003-05-07 2006-01-17 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
US7662701B2 (en) 2003-05-21 2010-02-16 Micron Technology, Inc. Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers
US6905923B1 (en) * 2003-07-15 2005-06-14 Advanced Micro Devices, Inc. Offset spacer process for forming N-type transistors
US7439158B2 (en) * 2003-07-21 2008-10-21 Micron Technology, Inc. Strained semiconductor by full wafer bonding
US7091108B2 (en) * 2003-09-11 2006-08-15 Intel Corporation Methods and apparatuses for manufacturing ultra thin device layers for integrated circuit devices
WO2005057253A2 (en) * 2003-12-04 2005-06-23 Sioptical, Inc. Planar waveguide optical isolator in thin silicon-on-isolator (soi) structure
EP1583139A1 (en) * 2004-04-02 2005-10-05 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Method for depositing a group III-nitride material on a silicon substrate and device therefor
US7662689B2 (en) * 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
JP2005210062A (ja) * 2003-12-26 2005-08-04 Canon Inc 半導体部材とその製造方法、及び半導体装置
US7166522B2 (en) * 2004-01-23 2007-01-23 Chartered Semiconductor Manufacturing Ltd. Method of forming a relaxed semiconductor buffer layer on a substrate with a large lattice mismatch
US6995078B2 (en) * 2004-01-23 2006-02-07 Chartered Semiconductor Manufacturing Ltd. Method of forming a relaxed semiconductor buffer layer on a substrate with a large lattice mismatch
JP4763967B2 (ja) * 2004-01-29 2011-08-31 富士通セミコンダクター株式会社 半導体記憶装置の製造方法
FR2867307B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
US20060014363A1 (en) * 2004-03-05 2006-01-19 Nicolas Daval Thermal treatment of a semiconductor layer
US7282449B2 (en) * 2004-03-05 2007-10-16 S.O.I.Tec Silicon On Insulator Technologies Thermal treatment of a semiconductor layer
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US20050211982A1 (en) * 2004-03-23 2005-09-29 Ryan Lei Strained silicon with reduced roughness
US7244958B2 (en) * 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
JP4617820B2 (ja) * 2004-10-20 2011-01-26 信越半導体株式会社 半導体ウェーハの製造方法
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
EP1705697A1 (en) * 2005-03-21 2006-09-27 S.O.I. Tec Silicon on Insulator Technologies S.A. Composition graded layer structure and method for forming the same
US7338886B2 (en) * 2005-04-15 2008-03-04 Chartered Semiconductor Manufacturing, Ltd. Implantation-less approach to fabricating strained semiconductor on isolation wafers
US7262484B2 (en) * 2005-05-09 2007-08-28 International Business Machines Corporation Structure and method for performance improvement in vertical bipolar transistors
US7321145B2 (en) * 2005-10-13 2008-01-22 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory cells with modified band structure
US7544584B2 (en) 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
US7785995B2 (en) * 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
FR2902233B1 (fr) * 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
US7485544B2 (en) * 2006-08-02 2009-02-03 Micron Technology, Inc. Strained semiconductor, devices and systems and methods of formation
US8962447B2 (en) * 2006-08-03 2015-02-24 Micron Technology, Inc. Bonded strained semiconductor with a desired surface orientation and conductance direction
US7968960B2 (en) 2006-08-18 2011-06-28 Micron Technology, Inc. Methods of forming strained semiconductor channels
US7442599B2 (en) * 2006-09-15 2008-10-28 Sharp Laboratories Of America, Inc. Silicon/germanium superlattice thermal sensor
EP1928020B1 (en) * 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
US7897480B2 (en) * 2007-04-23 2011-03-01 International Business Machines Corporation Preparation of high quality strained-semiconductor directly-on-insulator substrates
US20090146194A1 (en) * 2007-12-05 2009-06-11 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor device and method of manufacturing a semiconductor device
US7524740B1 (en) 2008-04-24 2009-04-28 International Business Machines Corporation Localized strain relaxation for strained Si directly on insulator
CN101916770B (zh) * 2010-07-13 2012-01-18 清华大学 具有双缓变结的Si-Ge-Si半导体结构及其形成方法
FR2977073B1 (fr) * 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de transfert d'une couche de semi-conducteur, et substrat comprenant une structure de confinement
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
DE112011106054B4 (de) 2011-12-28 2023-05-25 Intel Corporation Methoden der Bildung von Hetero-Schichten mit reduzierter Oberflachenrauhigkeit und Defektdichte auf ortsfremden Oberflächen und die dadurch entstehenden Strukturen
US9653639B2 (en) * 2012-02-07 2017-05-16 Apic Corporation Laser using locally strained germanium on silicon for opto-electronic applications
US8987069B1 (en) 2013-12-04 2015-03-24 International Business Machines Corporation Semiconductor substrate with multiple SiGe regions having different germanium concentrations by a single epitaxy process
US9343303B2 (en) 2014-03-20 2016-05-17 Samsung Electronics Co., Ltd. Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices
EP2978016B1 (en) 2014-07-25 2018-06-13 IMEC vzw A method for providing an nMOS device and a pMOS device on a silicon substrate and silicon substrate comprising an nMOS device and a pMOS device
KR102257423B1 (ko) 2015-01-23 2021-05-31 삼성전자주식회사 반도체 기판 및 이를 포함하는 반도체 장치
US11049797B2 (en) * 2016-04-15 2021-06-29 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure comprising a semiconductor device layer formed on a tem, porary substrate having a graded SiGe etch stop layer therebetween
US10529738B2 (en) * 2016-04-28 2020-01-07 Globalfoundries Singapore Pte. Ltd. Integrated circuits with selectively strained device regions and methods for fabricating same
CN106711049B (zh) * 2016-12-22 2020-09-29 武汉华星光电技术有限公司 一种多孔基板及其制作方法、薄膜晶体管的制作方法
CN107731817B (zh) * 2017-10-27 2019-11-29 重庆邮电大学 制造双极互补金属氧化半导体器件的方法及硅基多层结构
US11778817B2 (en) * 2020-06-25 2023-10-03 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298452A (en) 1986-09-12 1994-03-29 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
SG59963A1 (en) 1990-08-03 1999-02-22 Canon Kk Semiconductor member and process for preparing semiconductor member
CA2062134C (en) 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5906951A (en) 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
WO1998059365A1 (en) * 1997-06-24 1998-12-30 Massachusetts Institute Of Technology CONTROLLING THREADING DISLOCATION DENSITIES IN Ge ON Si USING GRADED GeSi LAYERS AND PLANARIZATION
US5963817A (en) 1997-10-16 1999-10-05 International Business Machines Corporation Bulk and strained silicon on insulator using local selective oxidation
JP3443343B2 (ja) * 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US6521041B2 (en) * 1998-04-10 2003-02-18 Massachusetts Institute Of Technology Etch stop layer system
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
CN1331240C (zh) 1999-03-12 2007-08-08 国际商业机器公司 异质结构的锗沟道场效应器件及其制作方法
US6602613B1 (en) * 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
WO2001099169A2 (en) * 2000-06-22 2001-12-27 Massachusetts Institute Of Technology Etch stop layer system for sige devices
JP2004507084A (ja) * 2000-08-16 2004-03-04 マサチューセッツ　インスティテュート　オブ　テクノロジー グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
US6524935B1 (en) 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6475072B1 (en) 2000-09-29 2002-11-05 International Business Machines Corporation Method of wafer smoothing for bonding using chemo-mechanical polishing (CMP)
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US6940089B2 (en) * 2001-04-04 2005-09-06 Massachusetts Institute Of Technology Semiconductor device structure
US20020168802A1 (en) * 2001-05-14 2002-11-14 Hsu Sheng Teng SiGe/SOI CMOS and method of making the same
WO2003015142A2 (en) * 2001-08-06 2003-02-20 Massachusetts Institute Of Technology Formation of planar strained layers

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096274A (ja) * 2005-09-07 2007-04-12 Soi Tec Silicon On Insulator Technologies Sa 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
JP2009545169A (ja) * 2006-07-24 2009-12-17 エーエスエム アメリカ インコーポレイテッド 半導体バッファ構造体内の歪み層
KR20100123183A (ko) * 2009-05-14 2010-11-24 주성엔지니어링(주) 반도체 소자 및 그 제조 방법
KR101642362B1 (ko) 2009-05-14 2016-07-26 주성엔지니어링(주) 반도체 소자 및 그 제조 방법
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US10553423B2 (en) 2012-09-05 2020-02-04 Asm Ip Holding B.V. Atomic layer deposition of GeO2
US10811249B2 (en) 2012-09-05 2020-10-20 Asm Ip Holding B.V. Atomic layer deposition of GeO2
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
US9576794B2 (en) 2013-12-19 2017-02-21 Asm Ip Holding B.V. Cyclical deposition of germanium
US9929009B2 (en) 2013-12-19 2018-03-27 Asm Ip Holding B.V. Cyclical deposition of germanium
US10741388B2 (en) 2013-12-19 2020-08-11 Asm Ip Holding B.V. Cyclical deposition of germanium

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Publication number Publication date
TWI222111B (en) 2004-10-11
WO2003069658A2 (en) 2003-08-21
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US20030153161A1 (en) 2003-08-14
KR100690421B1 (ko) 2007-03-09
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