CN100342494C - 采用uhv－cvd制作的应变si基底层以及其中的器件 - Google Patents

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Abstract

公开了一种制作应变Si基底层的方法、在该层中制作的器件、和包括这种层和器件的电子系统。该方法包含在衬底上外延生长SiGe层、和在此SiGe层中产生变化Ge浓度的步骤。SiGe层中的Ge浓度包括独特的Ge过冲区，在Ge过冲区中Ge浓度急剧和显著地增加。Si基底层被外延沉积在SiGe层上，从而变成拉伸应变的层。也公开了应变Si基底层，典型地Si和SiGe，可被转移至不同的块状衬底或绝缘体。

Description

采用UHV-CVD制作的应变SI基底层以及其中的器件
技术领域
本发明涉及一种制作微电子质量的应变Si基底层的方法。并且，本发明涉及这种应变层至不同衬底以及至绝缘材料之上的转移。另外，本发明涉及在这种应变Si基底层中制作的器件和涉及使用这些器件所制作的电子系统。
背景技术
今天的集成电路包含大量的被形成在半导体中的晶体管器件。更小的器件是增强性能和增加可靠性的关键。但是，随着器件尺寸缩小，技术变得更复杂并且需要新方法保持从一代器件至下一代的所期望性能增强。这主要涉及微电子的主要半导体材料，即Si，或者更广泛地说，涉及Si基材料。这些有希望的材料是各种SiGe混合物，及其与例如C的组合。器件性能的最重要指标之一是载流子迁移率。在深亚微米级的器件中保持高载流子迁移率非常困难。朝更好的载流子迁移率的有希望的路径是稍微改进作为器件制作原材料的半导体。已经知道，并且近来进一步研究的是拉伸应变Si具有吸引人的载流子性质。被嵌入采用UHV-CVD生长的Si/SiGe异质结构中的Si层已经显示超过块状(bulk)Si的增强的输运性质，即载流子迁移率。具体说来，在应变Si沟道n-MOS(金属氧化物半导体晶体管，对Si场效应晶体管(FET)的历史涵义的名字)中已经获得与块状Si n-MOS迁移率相比90-95％的电子迁移率改进。同样地，应变Si沟道p-MOS与块状硅p-MOS相比已经获得30-35％的空穴载流子迁移率改进。巨大的困难在于足够高晶体质量、即没有位错和其它缺陷的拉伸应变Si或SiGe层的制作，以满足微电子大为提高的要求。
但是，如果获得一种足够高质量和高载流子迁移率的材料，下面的衬底可能是问题源，因为差不多它可以是最终在表面上的高质量材料中找到路径的缺陷的源。另外所关心的可能方面可以是半导体衬底与表面上的有源器件的相互作用。下面的半导体衬底可能引入限制获得高级拉伸应变器件层赋予的全部优点的特征。今天的现有技术状态经常是器件在被绝缘层从半导体衬底分离的半导体层中操作。这种技术通常被称作SOI技术。(SOI代表绝缘体上硅)。制作SOI材料的标准工艺被称为SIMOX工艺。它涉及注入非常高剂量的高能氧离子到半导体中，并且当退火时，氧形成半导体表面下的氧化层。在这种方式中人们具有从衬底块分离的顶半导体层。但是，SIMOX工艺具有许多自身问题，使得它不适合高迁移率应变层的生产。
发明内容
本发明的目的是显示一种在衬底，典型地Si晶片上制作高结晶质量Si基底拉伸应变半导体层的方法。本发明也公开如何这种Si基底拉伸应变半导体层可以被转移至另一衬底，同样最典型地为另一Si晶片，该晶片的结晶质量高于应变Si基底层被制作之上的衬底。本发明的另一目的是显示如何将该Si基底拉伸应变半导体层转移至绝缘层的上部，使得该Si基底拉伸应变半导体适合制作超高性能器件。
有许多与本主题相关的专利和出版物。它们覆盖应变层半导体的某些方面和层转移的某些方面以及在绝缘体之上产生应变层的元素。但是没有一个教授本发明的全部范围。
例如，B.A.Ek等人的题为“Substrate for Tensilely StrainedSemiconductor”的第5,461,243号美国专利教授另一层生长在其上部的一层的应变，和在SiO2层上滑动底部的非常薄的Si层。但是该专利没有教授本发明。
在被结合入本文作为参考的J.Chu和K.Ismail的题为“StrainedSi/SiGe layers on Insulator”的第5,906,951号美国专利中，沉积多层以获得两个应变沟道。但是该专利也没有教授本发明。
被结合入本文作为参考的D.Canaperi等人在2000年9月29日提交的题为“Preparation of Strained Si/SiGe on Insulator byHydrogen Induced Layer Transfer Technique”的第09/675840(IBM案号：YOR920000345US1)号美国专利，教授应变层沉积和氢诱发层转移(SmartCut)，但是该专利没有教授本发明。
阶跃变化SiGe层的形成可以如被结合入本文作为的参考的LeGoues等人的题为“Low Defect Density/arbitrary Lattice ConstantHeteroepitaxial Layers”的第5,659,187号美国专利中所述那样进行。
以下的专利和申请作为半导体应变层形成和层转移的参考。被结合入本文作为参考的D.F.Canaperi等人在2000年9月29日提交的题为“A Method of Wafer Smoothing for Bonding UsingChemo-Mechanical Polishing(CMP)”的第09/675841(IBM案号：YOR920000683US1)号美国专利申请，描述表面抛光以降低表面粗糙度以准备晶片结合。被结合入本文作为参考的J.O.Chu等人在2000年10月19日提交的题为“Layer Transfer of Low Defect SiGe Using anEtch-back Process”的第09/692606(IBM案号：YOR920000344US1)号美国专利，描述产生弛豫SiGe层和使用内腐蚀方法用以层转移的方法。被结合入本文作为参考的J.Chu等人的题为“Bulk and StrainedSilicon on Insulator Using Local Selective Oxidation”的第5,963,817号美国专利，教授在层转移工艺中使用局部选择性氧化。
在本发明的所有实施方式中沉积层在生长、或沉积的方向改变性质，如Ge浓度、缺陷密度、掺杂浓度、应变状态。在平行于层表面的方向都是均匀的。因此，当有某些量、例如Ge浓度有变化的参照时，总是意味着指厚度方向的变化。术语全厚度(full thickness)指层已经完全沉积或生长情况下的层的表面或界面。
本发明的典型实施方式从标准Si晶片或衬底开始。在某些情况下该衬底可具有已经在它上执行用以辅助在层沉积步骤之后执行层转移过程的预备步骤。这种预备步骤可以是例如联系所谓的ELTRAN(Epitaxial Layer TRANsfer，Canon K.K.的注册商标)工艺的多孔层的产生。在被结合入本文作为参考的T.Yonehara等人的题为“Semiconductor Member and Process for Preparing SemiconductorMember”的第5,371,037号美国专利中描述ELTRAN方法。一个阶跃变化SiGe层被沉积。Ge浓度的阶跃变化如前述被结合入本文作为参考的LeGoues等人的题为“Low Defect Density/arbitrary LatticeConstant Heteroepitaxial Layers”的第5,659,187号美国专利中所述那样进行。目的是在没有位错穿过上表面的情况下逐渐改变晶格常数。接下来，弛豫SiGe缓冲层被沉积，在本发明中该层嵌入独特的Ge过冲层。该弛豫缓冲层通常在产生外延膜的过程中，在这种情况下由于晶格参数不匹配在沉积薄膜中存在相当大的应变。其中Ge浓度为常量的该缓冲区的厚度足以减少位错和其它晶格缺陷从阶跃变化层穿过表面的可能性。弛豫缓冲区中的Ge浓度与阶跃变化区域的最后一级中的浓度相同。
本发明的必要方面是弛豫缓冲区嵌入Ge过冲层或区。该区的特征在于Ge浓度急剧增长至高于弛豫缓冲区中Ge浓度的水平。Ge过冲层的厚度仅为弛豫缓冲区厚度的一小部分。Ge过冲层通常被放置在弛豫缓冲区的上半部分中，即更接近弛豫缓冲区接触最终应变Si基底层的那端。该过冲层确保完成SiGe缓冲区中的完全弛豫。它也起到晶格缺陷吸收器(sink)的作用。Ge过冲层的另一角色可在某些层转移方案中发现，其中过冲层用作选择目的，或者在腐蚀中，或者作为选择性氧化的层。
紧随弛豫缓冲层的是高性能器件可被制作的Si的最终层或SiGe(低Ge含量)层。由于嵌入Ge过冲层的弛豫缓冲区的效应，该层实质上没有缺陷。由于高Ge浓度弛豫缓冲区表面与纯Si、或低Ge浓度、高性能器件层之间的晶格不匹配，最终Si基底层当外延沉积时变成拉伸应变的。
在本发明的另一实施方式中，被平坦(flat)Ge浓度缓冲层紧随的阶跃变化SiGe层被一种线性渐变SiGe层替代。这种层的Ge浓度从与衬底的界面处的零至层的全厚度的某值。目的是在没有位错穿过顶表面的情况下逐渐改变晶格常数。与在阶跃变化实施方式中一样，本发明的必要方面是线性渐变层嵌入Ge过冲层或区。该区的特征在于Ge浓度急剧增长至高于线性渐变层中最高Ge浓度的水平。Ge过冲层的厚度仅为线性渐变层厚度的一小部分。Ge过冲层通常被放置在线性渐变层的上半部分中，即更接近线性渐变层接触最终应变Si基底层的那端。该过冲层确保完成SiGe线性渐变层中的完全弛豫。它也起到晶格缺陷吸收器的作用。Ge过冲层的另一角色可在某些层转移方案中发现，其中过冲层用作选择目的，或者在腐蚀中，或者作为选择性氧化的层。
紧随线性渐变层的是高性能器件可被制作的Si的最终层或SiGe(低Ge含量)层。由于嵌入Ge过冲层的线性渐变层的效应，该层实质上没有缺陷。由于全厚度线性渐变层表面处高Ge浓度与纯Si或低Ge浓度高性能器件层之间的晶格不匹配，最终Si基底层当外延沉积时变得拉伸应变。
这两种实施方式的支撑Si基底应变层的层结构在下文中将被称作支撑结构。因此术语支撑结构可指带有弛豫缓冲区的阶跃变化方案或者线性渐变实施方式。
在优选实施方式中产生应变Si基底层的所有步骤通过UHV-CVD工艺来完成，并优选地在如被结合入本文作为参考的J.Chu等人的题为“Advance Integrated Chemical VaporDeposition(AICVD)for Semiconductor Devices”的第6,013,134号美国专利所述的AICVD系统中完成。AICVD系统也能在原位超过Si基底应变层工艺，在应变Si基底层中制作结构。UHV-CVD方法，特别是AICVD系统非常适于处理大直径，今天技术的8in或10in Si晶片，或者可能成为未来标准的直径。UHV-CVD对待处理的晶片和层的直径没有固有的限制。然而，本领域的技术人员将理解其它UHV-CVD方法也可以被用于制作所需应变Si基底层。这种方法可以是LP(低压)-CVD，或RT(快速热)-CVD。
拉伸应变Si基底层增强空穴和电子在适合常规CMOS的硅层结构中的输送，或双极器件处理。在生长在弛豫25％SiGe异质结构上的应变Si层中所制作的长沟道MOS器件中，已经获得约1000cm2/Vs的电子迁移率和高于200cm2/Vs的高场空穴迁移率，这代表分别对块状Si MOS中的电子和空穴迁移率的约95％和35％的增加。
在一些实施方式中所有层包含低百分比的C。碳起到掺杂剂扩散的阻滞剂作用。在另一实施方式中C仅被引入上拉伸应变Si基底层中。在这种实施方式中上拉伸应变层为：Si1-b-cGebCc，其中“b”和“c”代表以份数给出的Ge和C的浓度。
在本发明的某些实施方式中Si基底拉伸应变半导体层被转移至第二衬底，最典型地至另一Si晶片。该第二衬底的结晶质量可以高于应变Si基底层被在其上制作的支撑结构。此外，由于它与应变Si基底层的紧密接触，从热传导的观点看第二衬底是有利的。在另一实施方式中Si基底拉伸应变层被转移至绝缘层上，使得Si基底拉伸应变半导体适合制作超高性能器件。
一旦适当的层叠层就绪，在高质量拉伸应变层在上部的情况下，人们可以将该层转移至半导体衬底或绝缘体上。该绝缘体通常为Si晶片上部的一种绝缘膜，例如氧化硅。在技术上已知几种可以实施转移至半导体衬底或绝缘体的方法。一种是被称作SmartCut(SOITEC公司的注册商标)的技术，如例如参考文献第09/675840号美国专利申请中所述。在另一实施方式中，层转移可采用所谓的ELTRAN(Epitaxial Layer TRANsfer，Canon K.K.的注册商标)工艺完成，如在被结合入本文作为参考的T.Yonehara等人的题为“SemiconductorMember and Process for Preparing Semiconductor Member”的第5,371,037号美国专利中描述的方法。在另一实施方式中层转移通过如例如参考文献中的第09/692606号美国专利申请所述的CMP抛光和内腐蚀工艺完成。本发明在使用层转移工艺方面比申请09/692606的可能差别在于现在Ge过冲层自身可以起到腐蚀停止层的作用，但是09/692606中所讨论的重B掺杂剂层也可以被引入本发明的实施方式中。
附图说明
从所附的详细说明和图中本发明的这些和其它特征将变得清楚。
图1表示制作Si基底拉伸应变层的层叠层。图1A表示阶跃变化方案。图1B表示线性渐变方案。
图2表示各种实施方式和层转移的阶段。图2A表示晶片结合至块状衬底的步骤。图2B表示在结合至绝缘层之后的CMP和内腐蚀步骤。图2C表示ELTRAN工艺的晶片结合至块状衬底的步骤。图2D表示在结合至绝缘层之后的ELTRAN工艺的解理步骤。
图3示意表示在Si基底拉伸应变层中所制作的FET器件。图3A表示在没有层转移的层中的FET器件。图3B表示在转移之后的层中的FET器件。
图4示意表示在Si基底拉伸应变层中所制作的双极器件。图4A表示在没有层转移的层中的双极器件。图4B表示在转移之后的层中的双极器件。
图5示意表示包含Si基底拉伸应变层作为它的部件的电子系统。
具体实施方式
图1表示制作Si基底拉伸应变层的层叠层。图1A表示阶跃变化方案。人们从半导体衬底160开始，该衬底通常为常规Si晶片。在某些实施方式中该衬底可以具有已经被执行的预备步骤，例如在它的表面上具有多孔硅层，或者仅是亚表面(subsurface)，用以辅助在层沉积步骤之后执行层转移过程。对于多孔层而言亚表面意味着在表面上产生多孔层之后，多孔层的顶部再结晶，以小于几微米有效地放置多孔层亚表面。阶跃变化SiGe层150在适当清洗衬底表面的情况下在超高真空化学气相沉积(UHV-CVD)设备中被沉积。在典型实施方式中将有四至五个步骤，在每步骤中Ge浓度将增加约5％。每个步骤层的厚度在50nm和300nm之间，各步骤层的厚度随Ge浓度的升高而增加。最后一步骤的Ge浓度就是弛豫缓冲区140的浓度。层140形成现有技术的弛豫缓冲区。在这些层中恒定Ge浓度“x”通常在20-30％的范围内。所有层140的组合厚度在1至2μm的范围内。本发明中弛豫缓冲区嵌入Ge过冲层或区130。在过冲区中Ge浓度急剧增长超过值“x”5至10％。过冲区的厚度在10nm至50nm的范围内。具有过冲层的优点很多。过冲层帮助在所需SiGe缓冲区中的完全弛豫。它起到晶格缺陷吸收器的作用，因此更少达到顶部，敏感应变层。过冲层通过选择性帮助层转移步骤。过冲层130，可以是选择性腐蚀停止层，或者腐蚀增强层，或者氧化、尤其是HIPOX氧化快速进行的层。待沉积的最后层是本发明的目标，高晶体质量的拉伸应变Si基底层的层100。应变的大小决定于下面层140的成分和厚度和Si基底层自身的成分。因为较高Ge浓度层140比Si基底顶层具有更大的晶格间距，拉伸应变上升。层100的厚度通常在5nm至30nm之间，优选在10nm至15nm的范围内。在某些实施方式中应变Si基底层100简单为纯Si。在其它优选实施方式中它为Ge浓度通常低于10％的SiGe层。应变Si基底层100可以包含浓度小于5％的低浓度C。C的主要作用是在随后的器件制作步骤中降低层中的掺杂剂扩散。碳可被结合入所有沉积层150、140、130和100中。
图1B表示与图1A相同类型的应变Si基底层的制作，但是采用线性渐变方案。在这种实施方式中阶跃变化层和弛豫缓冲区被线性渐变浓度Ge层替代。同样，人们从半导体衬底160开始，该衬底通常为常规Si晶片。在某些实施方式中，该衬底可以具有已经被执行的预备步骤，例如在它的表面上的多孔硅层，或者仅是亚表面，用以辅助在层沉积步骤之后执行层转移过程。线性渐变浓度Ge层110在适当清洗衬底表面的情况下在超高真空化学气相沉积(UHV-CVD)设备中被生长。在层的底部Ge浓度约等于零，在与衬底的界面处，达到类似于图1A的弛豫缓冲区的Ge浓度，在20-30％的范围内。层110的总厚度在1至3μm的范围内。本发明中线性渐变Ge浓度层嵌入Ge过冲层或区130。在过冲区中Ge浓度急剧增长比线性渐变层与层100的界面处的Ge浓度最大值高5至10％。过冲区的厚度在10nm至50nm的范围内。过冲层被放置在接近线性渐变区域的全厚度处，距离与层100的界面通常小于500nm。具有过冲层的优点很多。过冲层帮助在所需SiGe缓冲区中的完全弛豫。它起到晶格缺陷吸收器的作用，因此更少达到顶部敏感应变层。过冲层通过选择性而帮助层转移步骤。过冲层130，可以是选择性腐蚀停止层，或者腐蚀增强层，或者氧化尤其是HIPOX氧化快速进行的层。按照与图1A的阶跃变化方案相同的方式，最后的外延沉积层为应变Si基底层。层100的厚度通常在5nm至30nm之间，优选在10nm至15nm的范围内。在某些实施方式中应变Si基底层100简单为纯Si。在其它优选实施方式中它为Ge浓度通常低于10％的SiGe层。应变Si基底层100可以包含浓度小于5％的低浓度C。碳可被结合入所有沉积层110、130和100中。
图2表示层转移的各种实施方式和阶段。图2A表示晶片结合至块状衬底的步骤。转移应变Si基底层至新的衬底，典型地另一Si晶片有优势。该另一Si晶片比应变Si基底层被制作其上的衬底结晶质量更高，因为应变Si基底层之下的高Ge浓度层包含比高纯Si晶片更多的晶体缺陷。区域280、支撑结构，代表所述制作应变Si基底层100的实施方式的两种之一，即阶跃变化实施方式的层150、140和130，或者线性渐变实施方式的层110和130。应变Si基底层100被与衬底230紧密接触200。当这种紧密接触结合发生时，由于表面总是包含微量的水和氧化物，这满足结合。结合之后所有的第一衬底160和所有层150、140和130通过本领域技术人员所知的方法去除，留下被固定至高质量衬底230的层100。去除不需要层的方法有许多本领域技术人员所知的实施方式，如接下来参照图2B所述。
图2B表示在转移至绝缘层之后CMP和内腐蚀的步骤。在图1B的层叠层上沉积或生长绝缘体210。在一种优选实施方式中该绝缘体为生长在应变层100上的氧化层。该绝缘体被与另一绝缘层220紧密接触200，其中该第二绝缘层220被生长或沉积在另一衬底230上。但是，在某些实施方式中可以省略绝缘层210或220的生长。衬底230同样最典型地为Si晶片。该步骤被在已经结合入参考文献中的D.F.Canaperi等人在2000年9月29日提交的题为“A Method of WaferSmoothing for Bonding Using Chemo-Mechanical-Polishing(CMP)”的第09/675841号美国专利申请(IBM案号YOR920000683US1)。除氧化硅之外，层210或220的其它优选绝缘材料为氮化硅、氧化铝、铌酸锂、“低k”材料、“高K”材料、或两种或以上所述绝缘体的组合。在各种情况下各材料有其自身的优势。当应变层中的器件具有光学应用时铌酸锂是有用的。“低k”材料和“高K”材料指具有相对于二氧化硅的介电常数低或高介电常数的材料。低K材料可以导致提供低电容的高速器件。高K材料在存储器应用中有用。氮化硅和氧化铝可以强化非常薄的二氧化硅薄膜。
在已经参考的第09/675841号美国专利申请中说明CMP步骤260。可以多种方式进行选择性腐蚀250步骤。有优选腐蚀含Ge的层、或在含Ge的层上停止的腐蚀剂。例子是KOH和EPPW。从腐蚀选择性的观点看Ge过冲层非常有用。选择性腐蚀技术的细节可以在已经参考的J.O.Chu等人在2000年10月19日提交的第09/692606(IBM案号：YOR920000344US1)号美国专利申请中找到。图2B描述CMP和选择性腐蚀步骤仍在进行中的状态。最后支撑结构280的所有层将被去除，留下绝缘体和衬底230的顶部上的应变沟道100层。绝缘体是沿前面所述的两个绝缘体210和220的表面240的连接。
图2C和2D示意表示基于ELTRAN工艺的层转移。图2C表示晶片结合至ELTRAN工艺的块状衬底的步骤。这与图2A所示的步骤类似。应变Si基底层100与衬底230紧密接触200。当这种紧密接触结合发生时，由于表面总是包含微量的水和氧化物，这满足结合。区域280、支撑结构，代表所述制作应变Si基底层100的实施方式的两种之一，即阶跃变化实施方式的层150、140和130，或者线性渐变实施方式的层110和130。在多孔Si层270上生长支撑结构280。在衬底表面上的多孔层或亚表面160的产生被本领域的技术人员所知。对多孔层而言亚表面意味着在表面上产生多孔层之后，多孔层的顶部再结晶，以小于几微米有效地放置多孔层亚表面。图2C上虚线衬底区域160表示亚表面多孔层的可能性。图2D表示ELTRAN方法在结合至绝缘层之后的解理步骤。该步骤类似于图2B所示的步骤，具有前面所述的各种层。箭头290指示衬底160块利用多孔Si层270的脆弱被去除的步骤。图2D上虚线衬底区域160表示亚表面多孔层的可能性。本领域技术人员已知几种完成步骤290的方法，例如使用喷水、机械解理、或各种其它力的使用以分开多孔层270。同样，支撑结构280的去除通过本领域的技术人员所知的方法进行。
另一本领域的技术人员所知的可被用于本发明的多种实施方式的层转移方案为前面参考的所谓的SmartCut。
图3示意表示在Si基底拉伸应变层中制作的电子器件、FET器件。图3A表示在没有层转移的情况下层中的FET器件，层被保留在原始衬底和支撑结构280上。区域280、支撑结构，代表所述制作应变Si基底层100的实施方式的两种之一，即阶跃变化实施方式的层150、140和130，或者线性渐变实施方式的层110和130。许多可以利用拉伸应变Si基底层的器件之一是FET。具有n型和p型版本的FET是CMOS构造技术的基本构件。应变层100现在具有被制作其中的标准FET，具有源/漏区330、栅绝缘体340和栅320。
图3B示意表示在层转移之后被制作在绝缘体之上的Si基底拉伸应变层中的FET器件。图3B表示绝缘层上的器件，但是这并不意味着限制。如果应变硅基底层已被转移至块状衬底，同样的器件可以被制作其中。许多可以利用拉伸应变Si基底层的器件之一是FET。FET是CMOS构造技术的基本构件。在层转移之后现在留下的唯一衬底是具有生长/沉积其上的第二绝缘层的衬底230。现在绝缘体沿原始两绝缘体210和220的表面240连接。但是，在某些实施方式中绝缘层210或220的生长可以省略。应变层100现在具有被制作其中的标准FET，具有源/漏区330、栅绝缘体340和栅320。
图3所示的FET器件可被与大量互连以形成电路、数字处理器、动态和静态存储器、显示设备、通讯系统和其它本领域技术人员已知的有用系统。
图4示意表示在Si基底拉伸应变层中所制作的电子器件、双极晶体管器件。图4A表示当层被留在原始衬底和支撑结构280上在没有层转移情况下层中的双极器件。区域280、支撑结构，代表所述制作应变Si基底层100的实施方式的两种之一，即阶跃变化实施方式的层150、140和130，或者线性渐变实施方式的层110和130。许多可以利用拉伸应变Si基底层的器件之一是双极晶体管。应变Si基底层100具有被制作其中的标准双极晶体管，具有发射极420、基极410和收集极430。
图4B示意表示在层转移之后被制作在绝缘体之上的Si基底拉伸应变层中的双极器件。图3B表示绝缘层上的器件，但是这并不意味着限制。如果应变硅基底层已被转移至块状衬底，同样的器件可以被制作其中。许多可以利用拉伸应变Si基底层的器件之一是双极晶体管。在层转移之后现在留下的唯一衬底是具有生长/沉积其上的第二绝缘层的衬底230。现在绝缘体沿原始两绝缘体210和220的表面240连接。但是，在某些实施方式中绝缘层210或220的生长可以省略。应变层100现在具有被制作其中的标准双极器件，具有发射极420、基极410和收集极430。
图4所示的双极器件可被与大量互连以形成电路、数字处理器、动态和静态存储器、显示设备、通讯系统和其它本领域技术人员已知的有用系统。在常被称作BiCMOS的混合FET和双极器件中，双极和FET器件可以在Si基底应变层中彼此相邻而制作，形成电路和系统。
图5示意表示包含Si基底拉伸应变层作为它的部件的电子系统。在图中电子系统通常被表示为球500，包含Si基底应变层100和其中的器件结构。
可利用在Si基底应变层中制作的高性能器件的电子系统很多。这种电子系统通常为处理器，例如在类似计算机、无线和光通讯处理器的计算设备中找到的数字处理器；模拟处理器，例如在放大器中找到的处理器；和混合数字-模拟处理器，例如在无线和光通讯处理器中找到的处理器，和例如在计算设备与存储器互连和多处理器中的计算设备彼此互连的处理器中找到的处理器。
按照上述教授对本发明的许多修改和变化是可能的，对于本领域的技术人员显而易见。本发明的领域由权利要求限定。

Claims (61)

1.一种制作应变Si基底层的方法，该方法包括以下步骤：
在衬底上外延生长SiGe层，其中在所述SiGe层的厚度方向产生变化Ge浓度，所述Ge浓度在与所述衬底的界面处具有第一值，并在所述SiGe层的全厚度处具有第二值，所述Ge浓度的第二值大于所述Ge浓度的第一值，此外所述SiGe层嵌入Ge过冲区，其中所述Ge过冲区具有第三值Ge浓度，所述第三值大于所述第二值；
在所述SiGe层上外延沉积所述Si基底层；以及
转移所述应变Si基底层至第二衬底上。
2.如权利要求1的方法，其中所述SiGe层中所述变化Ge浓度具有两个区域：阶跃变化Ge浓度区，和具有平坦Ge浓度的弛豫缓冲区，所述阶跃变化区在与所述衬底的所述界面处开始，所述弛豫缓冲区生长在所述阶跃变化区的顶部，此外所述Ge过冲区被嵌入所述弛豫缓冲区。
3.如权利要求1的方法，其中所述SiGe层中所述变化Ge浓度为线性渐变浓度，并且所述Ge过冲区被嵌入所述线性渐变浓度中，并且其中所述Ge过冲区比所述衬底更接近所述全SiGe层厚度。
4.如权利要求1的方法，其中所述应变Si基底层为Si层。
5.如权利要求1的方法，其中所述应变Si基底层为SiGe层。
6.如权利要求1的方法，其中所述应变Si基底层包含百分比高达5％的C。
7.如权利要求1的方法，其中所述衬底为Si晶片。
8.如权利要求7的方法，包含在所述Si晶片的表面上产生多孔层的步骤。
9.如权利要求7的方法，包含在所述Si晶片上产生多孔亚表面层的步骤。
10.如权利要求1的方法，其中所述应变Si基底层的厚度在1nm和50nm之间。
11.如权利要求1的方法，其中所述方法的各步骤在“先进集成CVD”系统中实施。
12.如权利要求1的方法，其中所述层转移步骤为ELTRAN工艺。
13.如权利要求1的方法，其中所述层转移步骤为结合、CMP抛光和内腐蚀工艺。
14.如权利要求1的方法，其中所述层转移步骤为Smart-Cut工艺。
15.如权利要求1的方法，其中所述第二衬底为Si晶片。
16.如权利要求1的方法，其中所述第二衬底在其表面上具有绝缘层，并且其中所述绝缘表面层在所述层转移过程中接收所述Si基底应变层。
17.如权利要求16的方法，其中所述绝缘层为氧化硅、氮化硅、氧化铝、铌酸锂、“低k”材料、“高k”材料、或所述绝缘材料的两种或更多种的组合。
18.如权利要求1的方法，其中所述方法的各步骤在“先进集成CVD”系统中实施。
19.一种在绝缘体上制作应变Si基底层的方法，该方法包括以下步骤：
在衬底上外延生长SiGe层，其中在所述SiGe层的厚度方向产生变化Ge浓度，所述Ge浓度在与所述衬底的界面处具有第一值，并在所述SiGe层的全厚度处具有第二值，所述Ge浓度的第二值大于所述Ge浓度的第一值，并且所述SiGe层嵌入Ge过冲区，其中所述Ge过冲区具有第三值Ge浓度，所述第三值大于所述第二值；
在所述SiGe层上外延沉积所述Si基底层；和
转移所述应变Si基底层至所述绝缘体上。
20.如权利要求19的方法，其中所述SiGe层中所述变化Ge浓度具有两个区域：阶跃变化Ge浓度区，和具有平坦Ge浓度的弛豫缓冲区，所述阶跃变化区在与所述衬底的所述界面处开始，所述弛豫缓冲区生长在所述阶跃变化区的顶部，此外所述Ge过冲区被嵌入所述弛豫缓冲区。
21.如权利要求19的方法，其中所述SiGe层中所述变化Ge浓度为线性渐变浓度，并且所述Ge过冲区被嵌入所述线性渐变浓度中，并且其中所述Ge过冲区比所述衬底更接近所述全SiGe层厚度。
22.如权利要求19的方法，其中所述应变Si基底层为Si层。
23.如权利要求19的方法，其中所述应变Si基底层为SiGe层。
24.如权利要求19的方法，其中所述应变Si基底层包含百分比高达5％的C。
25.如权利要求19的方法，其中所述层转移步骤为ELTRAN工艺。
26.如权利要求19的方法，其中所述层转移步骤为结合、CMP抛光和内腐蚀工艺。
27.如权利要求19的方法，其中所述层转移步骤为Smart-Cut工艺。
28.如权利要求19的方法，其中所述绝缘层为氧化硅、氮化硅、氧化铝、铌酸锂、“低k”材料、“高k”材料、或所述绝缘材料的两种或更多种的组合。
29.一种如权利要求1或19的方法制成的拉伸应变Si基底层，其中所述层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被外延结合至支撑结构。
30.一种如权利要求1或19的方法制成的拉伸应变Si基底层，其中所述层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被结合至绝缘层。
31.一种如权利要求1或19的方法制成的拉伸应变Si基底层，其中所述层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被结合至Si衬底。
32.多个制作在如权利要求1或19的方法制成的应变Si基底层中的器件，其中所述应变硅基底层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被外延结合至支撑结构。
33.如权利要求32的器件，其中所述器件为FET器件。
34.如权利要求32的器件，其中所述器件为双极器件。
35.如权利要求33的器件，其中所述器件被互连成CMOS构造。
36.如权利要求32的器件，其中所述器件为双极器件和FET器件的混合物。
37.多个制作在如权利要求1或19的方法制成的应变Si基底层中的器件，其中所述应变基底层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被结合至Si衬底。
38.如权利要求37的器件，其中所述器件为FET器件。
39.如权利要求37的器件，其中所述器件为双极器件。
40.如权利要求38的器件，其中所述器件被互连成CMOS构造。
41.如权利要求37的器件，其中所述器件为双极器件和FET器件的混合物。
42.多个制作在如权利要求1或19的方法制成的应变Si基底层中的器件，其中所述应变层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被结合至绝缘层。
43.如权利要求42的器件，其中所述器件为FET器件。
44.如权利要求42的器件，其中所述器件为双极器件。
45.如权利要求43的器件，其中所述器件被互连成CMOS构造。
46.如权利要求42的器件，其中所述器件为双极器件和FET器件的混合物。
47.一种包括如权利要求1或19的方法制成的应变Si基底层的电子系统，其中所述应变硅基底层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被外延结合至支撑结构。
48.如权利要求47的电子系统，其中所述电子系统为处理器。
49.如权利要求48的电子系统，其中所述处理器为数字处理器。
50.如权利要求48的电子系统，其中所述处理器为无线通讯处理器。
51.如权利要求48的电子系统，其中所述处理器为光学通讯处理器。
52.一种包括如权利要求1或19的方法制成的应变Si基底层的电子系统，其中所述应变硅基底层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被结合至Si衬底。
53.如权利要求52的电子系统，其中所述电子系统为处理器。
54.如权利要求53的电子系统，其中所述处理器为数字处理器。
55.如权利要求53的电子系统，其中所述处理器为无线通讯处理器。
56.如权利要求53的电子系统，其中所述处理器为光学通讯处理器。
57.一种包括如权利要求1或19的方法制成的应变Si基底层的电子系统，其中所述应变硅基底层的缺陷密度小于105/cm2，其中所述层的厚度在1nm和50nm之间，并且其中所述层被结合至绝缘层。
58.如权利要求57的电子系统，其中所述电子系统为处理器。
59.如权利要求58的电子系统，其中所述处理器为数字处理器。
60.如权利要求58的电子系统，其中所述处理器为无线通讯处理器。
61.如权利要求58的电子系统，其中所述处理器为光学通讯处理器。
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