JP4716733B2 - 歪みシリコン・オン・インシュレータ（ｓｓｏｉ）を形成する方法 - Google Patents

歪みシリコン・オン・インシュレータ（ｓｓｏｉ）を形成する方法 Download PDF

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Description

本発明は、絶縁体上の引っ張り歪みシリコン層（tensilely strained silicon layer）の構造およびこれを製造するための方法に関する。また、本発明は、絶縁体上に歪みシリコン層を含むシステムを教示する。更に、本発明は、薄い結晶層の歪み状態を変更するための方法に関する。
今日の集積回路は、膨大な数のデバイスを含む。デバイスの小型化は、性能を向上させ、信頼性を高めるための鍵である。しかしながら、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ。概して絶縁ゲート電界効果トランジスタを意味する歴史的な含意を有する名前）デバイスが小型化していくにつれて、技術はいっそう複雑になり、デバイスのある世代から次の世代へと期待される性能向上を維持するため、デバイス構造の変化および新たな製造方法が必要となる。この点で、最も進んだ半導体は、マイクロエレクトロニクスの主要な半導体材料であるシリコンである。
ミクロンよりも大幅に小さい世代のデバイスにおいて、性能の改善を維持することは、極めて難しい。デバイスの性能改善を順調に進めるため、いくつかの方法が検討されている。これらの中に、基本的な半導体デバイス材料としての引っ張り歪みＳｉの使用がある。
引っ張り歪みＳｉで製造されるＭＯＳＦＥＴは、従来のＭＯＳＦＥＴよりも高いキャリア移動度を示す。これは、例えば、非特許文献１：Ｋ．Ｒｉｍ等の「Enhanced performance in surface channel strained Si n and p MOSFETs」、第２６回化合物半導体に関する国際シンポジウム（ベルリン（ドイツ）、１９９９年８月２２〜２６日）の会報に示された。歪みＳｉ層は、通常、緩和勾配（graded）ＳｉＧｅバッファ層の上にＳｉをエピタキシャル成長させることによって形成される。これについては、非特許文献２：Ｐ．Ｍ．ＭｏｏｎｅｙによるMaterials Science and Engineering Reports R17, 105（１９９６年）、および、特許文献１：ＬｅＧｏｕｅｓ等による「Low DefectDensity/arbitrary Lattice Constant Heteroepitaxial Layers」と題する米国特許番号第５，６５９，１８７号において考察されている。
緩和ＳｉＧｅ層は、Ｓｉ層を歪ませるために不可欠であるが、この層スタックは、シリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）ＭＯＳＦＥＴを形成するために用いることができない。多くの場合、今日の最新デバイスは、絶縁層によって半導体基板から分離させた半導体層において動作する。この技術は、ＳＯＩ技術として一般に知られている。ＳＯＩ材料またはウエハを作成する標準的な方法は、ＳＩＭＯＸプロセスと呼ばれる。これは、極めて高用量の酸素イオンを高エネルギで半導体内に注入することを伴い、アニーリングの際に、酸素が半導体の表面下に酸化物層を形成する。このように、基板の大部分から分離した上部半導体層を得る。しかしながら、ＳＯＩウエハを生成するために、ＳＩＭＯＸ以外の他の方法がある。すなわち、典型的に、ウエハ・ボンディング技法に基づいた方法である。
緩和ＳｉＧｅ層上の歪みシリコン層は、バルク・デバイスを形成するためにのみ有用である。バルク・デバイスは、接合容量の低下およびデバイス間のラッチアップ経路の排除等、ＳＯＩデバイスに得られる利点を有しない。これは、例えば、非特許文献３：J-P. Colinge, Silicon-on-Insulator Technology： Materials to VLSI, 2nd Ed,. Kluwer AcademicPress（ボストン、１９９７年）に詳述されている。
ＬｅＧｏｕｅｓ等による「Low Defect Density/arbitrary Lattice Constant Heteroepitaxial Layers」と題する米国特許番号第５，６５９，１８７号 Ｓ．Ｈ．Ｃｈｒｉｓｔｉａｎｓｅｎ等の米国特許「Relaxed SiGe Layers on Si or Silicon on Insulator Substrates by IonImplantation and Thermal Annealing」（２００２年４月３日に出願された米国連続番号第１０／１１５１６０号（弁理士整理番号第ＹＯＲ９２００１０５４６ＵＳ２）） Ｓ．Ｈ．Ｃｈｒｉｓｔｉａｎｓｅｎ等の米国特許「Relaxed SiGe Layers on Si or Silicon on Insulator Substrates by IonImplantation and Thermal Annealing」（２００２年１１月１９日に出願された米国連続番号第１０／２９９８８０号（弁理士整理番号第ＹＯＲ９２００１０５４６ＵＳ３）） Ｋ．Ｒｉｍ等の「Enhanced performance in surface channel strained Si n and p MOSFETs」、第２６回化合物半導体に関する国際シンポジウム（ベルリン（ドイツ）、１９９９年８月２２〜２６日）の会報 Ｐ．Ｍ．ＭｏｏｎｅｙによるMaterials Science and Engineering Reports R17, 105（１９９６年） J-P. Colinge, Silicon-on-Insulator Technology： Materials to VLSI, 2nd Ed,. Kluwer AcademicPress（ボストン、１９９７年） Ｒ．Ａ．Ｄｏｎａｔｏｎ等の「Co silicide formation on SiGeC/Si and SiGe/Si layers」、Apply. Phys. Lett. 70、ｐ１２６６、１９９７年 Ａ．Ｊ．Ａｕｂｅｒｔｏｎ Ｈｅｒｖｅ、「SOI: materials to systems」、International Electron Devices Meeting（ＩＥＤＭ） Technical Digest、サンフランシスコ、３〜１０ページ、１９９６年１２月 Ｈ．−Ｊ．Ｈｅｒｚｏｇ等、「Si/SiGe n-MODFETs on Thin SiGe Virtual Substrates Prepared by Meansof He Implantation」、IEEE ELECTRONDEVICE LETTERS、４８５ページ、２３（８）、２００２年８月
最終的には、絶縁体上に直接形成された引っ張り歪みＳｉ層を有するＳＯＩ技術が望まれており、これによって、ＳＯＩ技術の利点を、歪みシリコンにおいて得られる移動度の向上と組み合わせる。更に、デバイス基板としてのＳｉＧｅの使用に関連する問題がなくなる。例えば、ＳｉＧｅ上に歪みシリコンＭＯＳＦＥＴを製造する際に、主な問題は、純粋なＳｉよりもＳｉＧｅにおいて高い温度で形成するコバルト・デシリサイド（desilicide）（これは、非特許文献４：Ｒ．Ａ．Ｄｏｎａｔｏｎ等の「Co silicide formation on SiGeC/Si and SiGe/Si layers」、Apply. Phys. Lett. 70、ｐ１２６６、１９９７年に示されている）、および、ドーパント拡散が大きいことである。
絶縁体上の歪みシリコン層は、ウエハ・ボンディングおよび層転写（layer transfer）によって形成することができる。ＳｉＧｅバッファ層上に成長させた歪みシリコン層を有する第１のウエハに、水素を注入し（この方法は、ＳｍａｒｔＣｕｔと呼ばれ（ＳＯＩＴＥＣ社の登録商標）、非特許文献５：Ａ．Ｊ．Ａｕｂｅｒｔｏｎ Ｈｅｒｖｅ、「SOI: materials to systems」、International Electron Devices Meeting（ＩＥＤＭ） Technical Digest、サンフランシスコ、３〜１０ページ、１９９６年１２月に記載されている）、更に、裏返して、分離層を有する処理ウエハにボンディングする。接合したウエハをアニーリングして、結合を強化し、ほぼ水素を注入した深さにブリスタリングを得る。これにより、歪みシリコン層およびＳｉＧｅバッファ層の一部は、第１のウエハから分離され、処理ウエハにボンディングされて移される。この手法には欠点がある。第１に、このボンディング方法は、ウエハ・ボンディングおよび層転写を必要とするが、これらはコストが高く比較的低い歩留まりのプロセスである。第２に、付着したままの（as-deposited）ＳｉＧｅ表面は、極めて円滑で平坦な表面でのみ達成可能であるウエハ・ボンディングには粗すぎる。この結果、通常、長い化学的機械的研磨（ＣＭＰ：chemical mechanical polishing）ステップを適用して、表面の粗さを許容可能レベルまで減少させる。第３に、強い結合を得るため、ウエハは１０００℃を超える温度でアニーリングする必要がある。しかしながら、かかる高温によって、歪みシリコン層は緩和し、ＧｅをＳｉＧｅバッファから歪みシリコン層に拡散させる。第４に、このためにもっと低いアニーリング温度を用いると、信頼性の問題を生じる恐れがある。第５に、ＳｉＧｅバッファ層に水素を注入するＳｍａｒｔＣｕｔプロセスは、制御するのが難しい場合がある。なぜなら、水素が部分的に、ブリスタリング位置から遠いＳｉＧｅ層における欠陥に移動するからである。
上述の問題を考慮して、本発明は、引っ張り歪みＳＯＩ層を形成するための方法を開示し、更に、引っ張り歪みＳＯＩ層の構造を開示する。
本発明の目的は、シリコン・オン・インシュレータ層に引っ張り歪みを導入する方法を提示することである。また、本発明の目的は、引っ張り歪みを与えたシリコン・オン・インシュレータおよびその製造方法を教示することである。本発明の更に別の目的は、引っ張り歪みを与えたシリコン・オン・インシュレータ層を含む電子システムを教示することである。本発明の更に別の目的は、支持基盤の上部の結晶層の歪み状態を変更するための方法の一般原理を教示することである。
簡略さのため、ここでの開示は、引っ張り歪みシリコンの特定の事例のためのものであることに留意すべきである。歪みシリコンは、その優れた特性のために特に興味深いものであり得るが、当業者には、この方法が概略的なものであり、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ等の他の半導体層に適用可能であることは認められよう。または、更に一般的には、この方法を拡張して、例えば層における圧縮または引っ張りの量を増すための量的な方法、および、例えば、圧縮から引っ張り歪みに変換するための質的な方法の双方で、歪みの状態を変化させることができ、更に、かかる歪み変化を、必ずしも半導体のみではなく幅広い材料で行うことができる。
絶縁体上のＳｉ層において引っ張り歪みを生成するための基本的な本発明は、以下の通りである。当技術分野において周知の、緩和Ｓｉ層を有する標準的なＳＯＩウエハから開始する、すなわちこれを取得する。次いで、Ｓｉ層の上部に緩和ＳｉＧｅ層を形成する。ＳｉＧｅ層の上部は、所与のＧｅ濃度を有する。緩和という言葉が意味するのは、層が本質的に歪みまたは応力下になく、その平衡格子定数を想定することによって緩和することができるということである。しかしながら、実際は、層の緩和は完全（すなわち１００％緩和）でない場合があり、実際の緩和量は、ＳｉＧｅ膜において歪みを緩和させるために用いる方法および膜厚に応じて異なる。例えば、シリコン上に成長され、イオン注入および急速熱アニーリングによって緩和された３０％ＧｅのＳｉＧｅ膜において、６５％の緩和が報告された（非特許文献６：Ｈ．−Ｊ．Ｈｅｒｚｏｇ等、「Si/SiGe n-MODFETs on Thin SiGe Virtual Substrates Prepared by Meansof He Implantation」、IEEE ELECTRONDEVICE LETTERS、４８５ページ、２３（８）、２００２年８月）。緩和ＳｉＧｅ層を形成するには、均一なＧｅ濃度を有する擬似格子整合（psendomorphic）ＳｉＧｅ層を成長させ、ヘリウムまたは水素を注入し、膜をアニーリングして歪みを緩和させれば良い。あるいは、緩和ＳｉＧｅ層は、傾斜Ｇｅ組成を有する厚いＳｉＧｅ層を成長させることによって実現することができる。後者の場合、Ｓｉ層との界面でＧｅ濃度が比較的低く、格子定数はＳｉ層の格子定数よりさほど大きくないが、Ｓｉ格子定数との不一致は、ＳｉＧｅ層の上部に向かって大きくなる場合がある。上部ではＧｅ濃度が高くなるからである。次に、絶縁層の上部および緩和ＳｉＧｅ層の底部の緩和Ｓｉ層を、イオン注入によって非晶質化する。このようにして、アモルファス材料の上部に単結晶ＳｉＧｅ層を形成する。非晶質化の後、緩和ＳｉＧｅ層の結晶上部から開始して、シリコン・オン・インシュレータ層を含む非晶質化材料を、固相エピタキシによって再結晶させる。アモルファス材料とのその界面の地点での結晶ＳｉＧｅの格子定数は、再結晶の間に適合させなければならない。結晶／アモルファス界面の格子定数は、Ｓｉ層のものより大きかったので、再結晶の際のＳｉ層は引っ張り歪み状態にある。なぜなら、緩和ＳｉＧｅ層の上部の大きい格子定数に適合しなければならなかったからである。いったんＳｉＧｅ層を除去すると、引っ張り歪みシリコン・オン・インシュレータ層が得られる。
引っ張り歪みシリコン・オン・インシュレータ層を生成する実施形態には、いくつかの変形があり得る。
本発明の１つの代替的な実施形態では、非晶質化および固体エピタキシのプロセスを繰り返して、ＳＯＩ層における歪みを徐々に増大させることができる。傾斜ＳｉＧｅ層の非晶質化部分を各繰り返しで増大させるので、シードにより再結晶を開始する際に、Ｇｅ濃度がますます高くなる。連続して繰り返し、高いＧｅ濃度、従って大きい格子定数を有する領域からそれを再結晶させることによって、ＳＯＩ層をもっと高いレベルの歪みに歪ませる。
本発明の更に別の実施形態では、このプロセスは、各再結晶の後に傾斜ＳｉＧｅ層を除去および再形成することによってプロセスを繰り返し、各回で、より高いＧｅ濃度によって層を再形成する。各繰り返しによって、高い歪みレベルのＳＯＩ層が生じる。
本発明のこれらの特徴および他の特徴は、添付の詳細な説明および図面から明らかとなろう。
図１は、シリコン・オン・インシュレータ・ウエハの層構造の概略断面図を示す。かかるウエハを得ることが、本発明の開始点である。ウエハは、Ｓｉ基板１６０と単結晶Ｓｉ層１００との間に挟まれた埋め込みＳｉＯ2層１５０を有する層構造である。Ｓｉ層１００は、第１の格子定数を有し、これはＳｉの緩和格子定数である。ＳＯＩウエハは、当技術分野において公知であり、市販されている。通常、それらは、注入した酸素による分離（ＳＩＭＯＸ）またはウエハ・ボンディング等の技法によって製造される。Ｓｉ層１００の厚さは、様々に変動し得る。最新のデバイス製造では、更に薄い構造が要求される。また、Ｓｉ層がもっと薄くなると、結晶品質を犠牲にすることなく、もっと大きい歪みに耐えられるようになる。従って、Ｓｉ層１００の厚さの範囲は、約１ｎｍと１００ｎｍとの間であり、好ましくは約２ｎｍと５０ｎｍとの間である。この厚さは、本発明のステップの実行中、大きくは変わらない。
図２は、シリコン・オン・インシュレータ・ウエハの上部に形成されたＳｉＧｅ緩和層１１０を有する層構造の概略断面図を示す。通常、かかる緩和ＳｉＧｅ層は、傾斜Ｇｅ濃度を有する。層１１０におけるＧｅ濃度の特徴的な傾斜は、Ｓｉ層との第１の界面を形成する層の下部で約５％のＧｅを有し、ＳｉＧｅ層の上部で約３０％のＧｅを有する。かかる緩和ＳｉＧｅ層の形成方法は、当技術分野において公知である。本願にも含まれるＬｅＧｏｕｅｓ等の米国特許番号第５，６５９，１８７号（特許文献１）に記載されたようなステップ傾斜プロセス等、それらを製造するためにいくつかのプロセスが利用可能である。言及する代替的なプロセスは、注入およびアニーリング・プロセスによるものであり、特許文献２：Ｓ．Ｈ．Ｃｈｒｉｓｔｉａｎｓｅｎ等の米国特許「Relaxed SiGe Layers on Si or Silicon on Insulator Substrates by IonImplantation and Thermal Annealing」（２００２年４月３日に出願された米国連続番号第１０／１１５１６０号（弁理士整理番号第ＹＯＲ９２００１０５４６ＵＳ２））、および、特許文献３：Ｓ．Ｈ．Ｃｈｒｉｓｔｉａｎｓｅｎ等の米国特許「Relaxed SiGe Layers on Si or Silicon on Insulator Substrates by IonImplantation and Thermal Annealing」（２００２年１１月１９日に出願された米国連続番号第１０／２９９８８０号（弁理士整理番号第ＹＯＲ９２００１０５４６ＵＳ３））に記載されている。Ｈｅの注入およびアニーリング・プロセスによって製造された緩和ＳｉＧｅバッファ層１１０は、欠陥領域を含むことに留意すべきである。ＳｉＧｅ層におけるこの欠陥領域は、本発明において対象ではない。なぜなら、これは本発明の注入ステップ中に非晶質化しているからである。
ＳｉＧｅ緩和層１１０の厚さは、Ｓｉ層１００において望まれる歪みの量および層１１０を形成する方法に応じて、比較的広い範囲内とすることができる。ステップ傾斜方法は、通常、約３０００ｎｍまでの範囲のもっと厚い層を必要とするが、約２０ｎｍの層１１０のために、注入およびアニーリング・プロセス等の他の方法は最小の厚さで実行することができる。
図３は、層構造の注入の概略断面図を示す。矢印２００で示すイオン注入の目的は、Ｓｉ層１００およびＳｉＧｅ層１１０の下部を、材料のアモルファス状態に変換することである。注入する種は、通常ＳｉまたはＧｅであるが、他の種もこの目的を満足させ得ることは当業者には認められよう。注入エネルギおよび用量（dose）は、ＳｉＧｅバッファ層１１０の下部およびＳＯＩ層１００が非晶質化するように選択される。
図４は、ＳｉおよびＳｉＧｅ緩和層の下部が非晶質化した層構造の概略断面図を示す。注入２００の後、ＳｉＧｅバッファ層１１０’の下部およびＳＯＩ層１００’は非晶質化される。「ダッシュ」符号が加わった表記は、これらが先のものと同じ層であるが、それらの材料状態が変化していることを示す（ＳｉＧｅ層については部分的にのみである。なぜならこれは部分的にのみ非晶質化されるからである）。アモルファス半導体層の範囲を、中カッコ４１０で示す。ＳｉＧｅ層において、アモルファス領域は、第１の界面であるＳｉ層との界面から、ＳｉＧｅ層のアモルファスおよび結晶部分間である第２の界面までに及ぶ。ＳｉＧｅ層の上部は非晶質化せず、単結晶のままである。
図５は、固相エピタキシによる再結晶の初期段階の概略断面図を示す。構造がアニーリングされるにつれて、層構造４１０の非晶質化部分は収縮していく。矢印５１０で示す再結晶成長は、ＳｉＧｅ結晶層がＳｉ層の第１の格子定数よりも大きい第２の格子定数を有した第２の界面上の元来のシーディング位置から下方向に広がる。図５に示すように、ＳｉＧｅ層１１０’の一部およびＳｉ層１００’は、いまだ非晶質である。ＳｉＧｅ層の結晶上部は、ここでは下方向に拡大している。傾斜ＳｉＧｅ膜の場合、結晶ＳｉＧｅ層はもはや緩和しておらず、第２の界面の格子定数を持つようになった。従って、歪み結晶ＳｉＧｅ層が層５２０として示されている。
図６は、再結晶後の層構造の概略断面図を示し、ここではＳｉ層が引っ張り歪みを獲得している。非晶質化したＳｉＧｅ層の部分は歪んでおり、これを、層全体を示す新しい表記５２０で示す。この図では、Ｓｉ層は第２の格子定数に一致させられ、引っ張り歪みを取得している。これは、引っ張り歪みシリコン・オン・インシュレータ６００になっている。これによって、シリコン・オン・インシュレータ層に引っ張り歪みを導入するための方法が完了する。デバイスおよび回路を収容するために使用可能なシリコン・オン・インシュレータ層を製造するため、歪みＳｉ層の上部からＳｉＧｅ層を除去しなければならない。かかる除去のための方法は当技術分野において公知であり、通常、１ＨＦ：２Ｈ2Ｏ2：３ＣＨ3ＣＯＯＨ等の選択的なエッチングによって行われる。選択的ＳｉＧｅエッチャントの使用は、ＳｉＧｅ／Ｓｉ界面まで下方に延在する均一なＧｅ濃度を有する緩和ＳｉＧｅ膜では、特に有用である（これは、通常、緩和ＳｉＧｅ層が注入およびアニーリング方法によって形成される場合に当てはまる）。傾斜ＳｉＧｅバッファ層を用いる場合、時に、ＳｉＧｅ／Ｓｉ界面においてエッチ・ストップ層またはマーカを組み込むことが好ましい。例えば、ウエット・エッチングおよびドライ・エッチングの双方のため、エッチ・ストップ層として、ホウ素デルタ・ドーピングを用いることがある。
図７は、歪みＳｉ層を有するシリコン・オン・インシュレータ・ウエハの概略断面図を示す。歪みＳｉＧｅ層５２０は除去されており、歪みＳｉ層６００が表面に露出されている。Ｓｉ層６００は、典型的にＳｉＯ2層である絶縁体層１５０に密着している。引っ張り歪みＳｉ層は、１０8／ｃｍ2未満、好ましくは１０5／ｃｍ2未満の低い欠陥密度を有するデバイス品質のものである。
この層構造は、非晶質化のために用いたイオン注入２００の効果を示す。Ｓｉ層１００が完全に非晶質化した場合、注入したイオンの自然な分散のため、イオンの一部は絶縁体層内まで侵入した。これらのイオンは、永久に絶縁体内に留まる。それらは、有害な電気的影響を与えないが、絶縁体内にあるものと示すことができる。それらの存在を示すいくつかの可能な方法のうち１つは、注入された種の存在によって、典型的にＳｉＯ2である絶縁体の化学的組成がわずかに変わるという事実である。注入されたイオンのため、絶縁体層は、絶縁体層の既知の化学的組成に基づいて確立することができる限界を超えて、少なくとも１つの原子種を含む。例えば、絶縁体がＳｉＯ2であり、注入した種がＳｉである場合、ＳｉＯ2を調べると、原理またはＳｉＯ2化学式から予想されるＳｉの自然な量に比べて、Ｓｉがやや過剰であることが示される。
本発明によって生成された歪みＳＯＩ層構造は、元来のＳＯＩウエハ上にすでに存在するＳｉ層を歪ませ、これは層転写を伴わない。この結果、元来のＳｉ構造の結晶方位は、歪みプロセスの間ずっと維持される。元来のＳｉ層が絶縁体の下の基板と同じ結晶方位を有する場合（これはＳＩＭＯＸプロセスを用いて元来のＳＯＩウエハを生成した場合に当てはまる）、最終的な歪みＳｉ層も、下にあるＳｉ基板の結晶方位に一致する。
状況に応じて、ＳＯＩ層に引っ張り歪みを与えるための方法は、異なる実施形態で実行可能である。Ｓｉ層と下にある絶縁体との間の適合を徐々に調整することを目標としたある実施形態では、変換および再結晶ステップを、少なくとも１回、場合によっては数回繰り返す。この方法の実施形態では、図６に示すような層構造の状態に達した後、図３のイオン注入に戻り、その後で図５の再結晶を行う。これは、各繰り返しにおいて、ＳｉＧｅ層のいっそう大きな部分をアモルファス材料に変換するように行う。このように、固相再結晶のためのシーディング表面として機能する第２の界面において、第２の格子定数は各繰り返しと共に増大し、これによって、Ｓｉ層の引っ張り歪みも各繰り返しと共に増大していく。Ｓｉ層における引張り歪みが所定または所望の値に達すると、繰り返しを終了し、ＳｉＧｅ緩和層を除去する。
別の実施形態では、過度に厚いＳｉＧｅ層を形成する必要なく歪みを増大させることを目指して、また全体的な可撓性のため、形成、変換、再結晶、および除去ステップを、少なくとも１回、場合によっては数回繰り返す。各除去ステップごとに、ＳＯＩウエハを新たに設け、これは、処理のため再び用いる準備ができている。方法のこの実施形態では、図７に示す層構造の状態に達した後、図２に示す緩和ＳｉＧｅ層の形成に戻り、その後、図３のイオン注入、図５の再結晶、再び図７のようなＳｉＧｅ層の除去という通常の順序に従う。これらの繰り返しサイクルの各々において、いっそう歪みを増したＳｉ層上にＳｉＧｅ層を形成し、ＳｉＧｅ緩和層の近傍または上部において、もっと高いＧｅ濃度を達成することができ、この結果、格子定数が大きくなる。従って、第２の界面において、第２の格子定数は各繰り返しと共に増大し、これによって、Ｓｉ層の引っ張り歪みも各繰り返しと共に増大する。Ｓｉ層における引っ張り歪みが所定または所望の値に達すると、繰り返しを終了し、歪みＳｉ層の上部に新しいＳｉＧｅ緩和層を形成しない。
図８は、そのコンポーネントとして絶縁体層上に引っ張り歪みＳｉを含む電子システムを概略的に示す。図において、電子システムは、球８００として全体的に示し、絶縁体層６００上に歪みＳｉを含む。絶縁体層６００上の歪みＳｉは、様々な高性能デバイスおよび回路をホストしている。絶縁体上の歪みＳｉによって与えられる高性能デバイスを利用可能な電子システムには、多くの種類がある。特に重要なのは、かかる電子システムが、コンピュータのセントラル・エレクトロニック・コンプレクス（ＣＥＣ：central electronic complex）等のデジタル・プロセッサである場合である。
絶縁体上のＳｉ層に引っ張り歪みを与えるための方法のステップは、いずれかの結晶層、または単に、支持基盤上にある第１の格子定数を有する第１の結晶層の歪み状態を変更するため、一般的に適用することができる。支持基盤は、好ましくはアモルファスであり、これによって、第１の結晶層の格子定数に影響を与えない。第１の結晶層の上にエピタキシャル緩和単結晶の第２結晶層を形成し、第２の結晶層が、その上面近くで、第１の格子定数とは異なる第２の格子定数を有するようにしなければならない。再び、第１の層および第１の層に接している第２の層の下部を、イオン注入によって、アモルファス状態にする。固相エピタキシによる再結晶の際、第１の結晶層は、第２の格子定数と一致させられることによって、その歪み状態が変更される。この変更は、第２の格子定数に対する第１の格子定数の関係に依存する。第２の格子定数が第１の格子定数よりも大きい場合（これはＳｉ層およびＳｉＧｅ緩和層に当てはまる）、第１の層の歪み状態は引っ張り方向に変更される。逆に、第２の格子定数が第１の格子定数よりも小さい場合、第１の層の歪み状態は圧縮方向に変更される。第２の層を除去すると、元来の支持構造の上部に、変更された歪み状態の第１の層が生じる。
上述の教示を考慮して、本発明の多くの変更および変形が可能であり、当業者に明らかであろう。本発明の範囲は、特許請求の範囲によって規定される。
シリコン・オン・インシュレータ・ウエハの層構造の概略断面図を示す。 シリコン・オン・インシュレータ・ウエハの上部に形成されたＳｉＧｅ緩和層を有する層構造の概略断面図を示す。 層構造の注入の概略断面図を示す。 ＳｉおよびＳｉＧｅ緩和層の下部を非晶質化した層構造の概略断面図を示す。 固相エピタキシによる再結晶の初期段階の概略断面図を示す。 再結晶後の層構造の概略断面図を示し、Ｓｉ層が引っ張り歪みを獲得している。 歪みＳｉ層を有するシリコン・オン・インシュレータ・ウエハの概略断面図を示す。 絶縁体層上にそのコンポーネントとして引っ張り歪みＳｉ層を含む電子システムを概略的に示す。

Claims (10)

  1. 絶縁体上のＳｉ層に引っ張り歪みを与えるための方法であって、
    シリコン・オン・インシュレータ・ウエハを取得するステップであって、前記ウエハが、Ｓｉ基板と単結晶Ｓｉ層との間に挟まれた埋め込み絶縁体層を含み、前記Ｓｉ層が第１の格子定数を有する、ステップと、
    前記Ｓｉ層の上部にエピタキシャル緩和ＳｉＧｅ層を形成するステップと、
    前記Ｓｉ層および前記ＳｉＧｅ層の下部をイオン注入によってアモルファス状態に変換するステップであって、前記ＳｉＧｅ層の前記下部が前記Ｓｉ層と第１の界面を共有している、ステップと、
    固相エピタキシによって前記ＳｉＧｅ層の前記下部および前記Ｓｉ層を再結晶させるステップであって、前記固相エピタキシが、前記ＳｉＧｅ層の結晶上部と前記ＳｉＧｅ層のアモルファス状態の前記下部との間の第２の界面からシーディングし、前記第２の界面において、前記ＳｉＧｅ層の前記上部が第２の格子定数を有し、前記第２の格子定数が前記第１の格子定数よりも大きく、これによって、再結晶の際に、前記Ｓｉ層は、前記第２の格子定数に一致させられ、引っ張り歪みを獲得する、ステップと、
    前記ＳｉＧｅ層を除去し、これによって、シリコン・オン・インシュレータ・ウエハが、引っ張り歪みＳｉ層を含むウエハに変換される、ステップ、
    を含む、方法。
  2. 前記Ｓｉ層が１ｎｍないし１００ｎｍの間の厚さに選択される、請求項１に記載の方法。
  3. 前記Ｓｉ層が２ｎｍないし５０ｎｍの間の厚さに選択される、請求項２に記載の方法。
  4. 前記イオン注入において、注入する種はＳｉが選択される、請求項１に記載の方法。
  5. 前記イオン注入において、注入する種はＧｅが選択される、請求項１に記載の方法。
  6. 前記緩和ＳｉＧｅ層が２０ｎｍないし３０００ｎｍの間の厚さに形成される、請求項１に記載の方法。
  7. 前記埋め込み絶縁体層はＳｉＯ2が選択される、請求項１に記載の方法。
  8. 前記ＳｉＧｅ層がステップ傾斜プロセスによって形成される、請求項１に記載の方法。
  9. 前記緩和ＳｉＧｅ層が注入およびアニーリング・プロセスによって形成される、請求項１に記載の方法。
  10. 前記変換ステップおよび前記再結晶ステップを少なくとも１回繰り返すステップであって、各繰り返しの際に、前記第２の界面において前記第２の格子定数が各繰り返しと共に増大するようにし、これによって、前記Ｓｉ層における前記引っ張り歪みも各繰り返しと共に増大する、ステップと、
    前記Ｓｉ層における前記引っ張り歪みが所定の値に達した場合に前記繰り返しを終了するステップと、
    を更に含む、請求項１に記載の方法。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6878611B2 (en) * 2003-01-02 2005-04-12 International Business Machines Corporation Patterned strained silicon for high performance circuits
EP1437764A1 (en) * 2003-01-10 2004-07-14 S.O.I. Tec Silicon on Insulator Technologies S.A. A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate
US6963078B2 (en) * 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
JP2004281764A (ja) * 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置およびその製造方法
DE10318283A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
KR100679737B1 (ko) * 2003-05-19 2007-02-07 도시바세라믹스가부시키가이샤 왜곡층을 가지는 실리콘기판의 제조방법
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
US7029995B2 (en) * 2003-06-13 2006-04-18 Asm America, Inc. Methods for depositing amorphous materials and using them as templates for epitaxial films by solid phase epitaxy
EP1647046A2 (en) * 2003-07-23 2006-04-19 ASM America, Inc. DEPOSITION OF SiGE ON SILICON-ON-INSULATOR STRUCTURES AND BULK SUBSTRATES
US20050070070A1 (en) * 2003-09-29 2005-03-31 International Business Machines Method of forming strained silicon on insulator
US6972247B2 (en) * 2003-12-05 2005-12-06 International Business Machines Corporation Method of fabricating strained Si SOI wafers
US7416957B2 (en) * 2003-12-16 2008-08-26 Nxp B.V. Method for forming a strained Si-channel in a MOSFET structure
DE10360874B4 (de) * 2003-12-23 2009-06-04 Infineon Technologies Ag Feldeffekttransistor mit Heteroschichtstruktur sowie zugehöriges Herstellungsverfahren
US6991998B2 (en) * 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
JP4950047B2 (ja) * 2004-07-22 2012-06-13 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ ゲルマニウムの成長方法及び半導体基板の製造方法
US7202124B2 (en) * 2004-10-01 2007-04-10 Massachusetts Institute Of Technology Strained gettering layers for semiconductor processes
EP1650794B1 (en) * 2004-10-19 2008-01-16 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a wafer structure with a strained silicon layer and an intermediate product of this method
US7273800B2 (en) * 2004-11-01 2007-09-25 International Business Machines Corporation Hetero-integrated strained silicon n- and p-MOSFETs
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US7488670B2 (en) * 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
US7202513B1 (en) * 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US7655511B2 (en) * 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7656049B2 (en) * 2005-12-22 2010-02-02 Micron Technology, Inc. CMOS device with asymmetric gate strain
US7863197B2 (en) 2006-01-09 2011-01-04 International Business Machines Corporation Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7569499B2 (en) * 2006-03-28 2009-08-04 Texas Instruments Incorporated Semiconductor device made by multiple anneal of stress inducing layer
US7341902B2 (en) * 2006-04-21 2008-03-11 International Business Machines Corporation Finfet/trigate stress-memorization method
US7468313B2 (en) * 2006-05-30 2008-12-23 Freescale Semiconductor, Inc. Engineering strain in thick strained-SOI substrates
FR2902233B1 (fr) * 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
US7528056B2 (en) * 2007-01-12 2009-05-05 International Business Machines Corporation Low-cost strained SOI substrate for high-performance CMOS technology
US20090035911A1 (en) * 2007-07-30 2009-02-05 Willy Rachmady Method for forming a semiconductor device having abrupt ultra shallow epi-tip regions
US20100216295A1 (en) * 2009-02-24 2010-08-26 Alex Usenko Semiconductor on insulator made using improved defect healing process
CN101532179B (zh) * 2009-02-27 2011-04-20 中国电子科技集团公司第四十八研究所 绝缘体上硅晶片的制造方法
US8536022B2 (en) * 2010-05-19 2013-09-17 Koninklijke Philips N.V. Method of growing composite substrate using a relaxed strained layer
US8486776B2 (en) * 2010-09-21 2013-07-16 International Business Machines Corporation Strained devices, methods of manufacture and design structures
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US8536032B2 (en) 2011-06-08 2013-09-17 International Business Machines Corporation Formation of embedded stressor through ion implantation
US8617968B1 (en) 2012-06-18 2013-12-31 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs)
TWI476817B (zh) * 2012-08-17 2015-03-11 Nat Univ Tsing Hua 多層材料之自我組裝堆疊製程方法
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
FR3003686B1 (fr) 2013-03-20 2016-11-04 St Microelectronics Crolles 2 Sas Procede de formation d'une couche de silicium contraint
TWI509659B (zh) * 2013-08-02 2015-11-21 Nat Univ Tsing Hua 異質材料之自我對準水平接合製作方法
KR102212296B1 (ko) * 2014-01-23 2021-02-04 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
US9391198B2 (en) 2014-09-11 2016-07-12 Globalfoundries Inc. Strained semiconductor trampoline
FR3050569B1 (fr) * 2016-04-26 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Fabrication amelioree de silicium contraint en tension sur isolant par amorphisation puis recristallisation
KR102465536B1 (ko) 2016-06-08 2022-11-14 삼성전자주식회사 반도체 장치의 제조 방법
FR3063571B1 (fr) 2017-03-01 2021-04-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat donneur pour la formation de dispositifs optoelectroniques, collection de substrats issus de ce procede

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259075A (ja) * 1992-03-12 1993-10-08 Hitachi Ltd 半導体装置の製造方法
JPH06112491A (ja) * 1992-08-10 1994-04-22 Internatl Business Mach Corp <Ibm> 電界効果トランジスタ
JP2002110832A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2004047978A (ja) * 2002-07-11 2004-02-12 Sharp Corp シリコン基板上にＳｉ１−ｘＧｅｘ膜を製造する方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4659392A (en) * 1985-03-21 1987-04-21 Hughes Aircraft Company Selective area double epitaxial process for fabricating silicon-on-insulator structures for use with MOS devices and integrated circuits
US4863877A (en) 1987-11-13 1989-09-05 Kopin Corporation Ion implantation and annealing of compound semiconductor layers
CA2062134C (en) * 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
US5461243A (en) 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
CN1194380C (zh) * 2000-04-24 2005-03-23 北京师范大学 绝缘体上单晶硅(soi)材料的制造方法
DE10034942B4 (de) * 2000-07-12 2004-08-05 Infineon Technologies Ag Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung
US6429061B1 (en) 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US6593641B1 (en) 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US20030077882A1 (en) * 2001-07-26 2003-04-24 Taiwan Semiconductor Manfacturing Company Method of forming strained-silicon wafer for mobility-enhanced MOSFET device
US6793731B2 (en) * 2002-03-13 2004-09-21 Sharp Laboratories Of America, Inc. Method for recrystallizing an amorphized silicon germanium film overlying silicon

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259075A (ja) * 1992-03-12 1993-10-08 Hitachi Ltd 半導体装置の製造方法
JPH06112491A (ja) * 1992-08-10 1994-04-22 Internatl Business Mach Corp <Ibm> 電界効果トランジスタ
JP2002110832A (ja) * 2000-09-29 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2004047978A (ja) * 2002-07-11 2004-02-12 Sharp Corp シリコン基板上にＳｉ１−ｘＧｅｘ膜を製造する方法

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