TWI283895B - Strained silicon-on-insulator (SSOI) and method to form same - Google Patents
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- 239000012212 insulator Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title abstract description 37
- 239000010410 layer Substances 0.000 claims description 213
- 239000013078 crystal Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 7
- 239000007943 implant Substances 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 230000007547 defect Effects 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 230000035515 penetration Effects 0.000 claims 1
- 239000002356 single layer Substances 0.000 claims 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 63
- 239000000463 material Substances 0.000 abstract description 14
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract 1
- 230000001131 transforming effect Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 21
- 238000001953 recrystallisation Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 13
- 239000000872 buffer Substances 0.000 description 11
- 238000002513 implantation Methods 0.000 description 10
- 238000000137 annealing Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 238000005476 soldering Methods 0.000 description 7
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000000348 solid-phase epitaxy Methods 0.000 description 3
- 239000004575 stone Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 241000894007 species Species 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 241000238631 Hexapoda Species 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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- H01L21/02373—Group 14 semiconducting materials
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- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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1283895 九、發明說明: 【發明所屬之技術領域】 本發明係關於一絕緣體上拉伸應變的矽層之結構,及其 製造方法。本發明也教導包括該絕緣體上應變的矽層之系 統。此外,本發明也關於改變薄結晶層之應變狀態的方法。 【先前技術】
目前的積體電路包括數目龐大的裝置。小型裝置對於提 南性能與改善可靠性至關重要。但是,隨著MOSFET(金屬 氧化物半導體場效電晶體,此名稱具有歷史涵義,一般意 謂絕緣閘極場效電晶體)裝置比例尺寸的縮小,此項技術變 得更複雜’装置結構也會發生變化,就需要新的製造方法, 以在裝置更新換代時,仍能保持所需的性能增強。在此方 面,進展最大的半導體係初級微電子半導體材料〔矽(Si)。 但保持深次微米代裝置的性能改進仍有很大困難。探索 中開拓出幾條保持裝置性能改進的途徑。其中之一是將拉 伸應變的Si用作基本的半導體裝置材料。 以拉伸應羞的Si製造的M〇SFE1^傳統的m〇sfet相 比展現出更強的載體移動性,例如由κ· 等人在「表 面通道應變Si之瞒?型M〇SFET的增強性能」中所示内容, 該文發表在1999年8月22至26日在德國柏林舉行的第二十 六屆複合半導體國際研討會論文集中。應變的Si層通常藉 由在刀級的SiGe應力鬆弛緩衝層上磊晶生長以而形成, 如P.M.M_ey所撰寫的「材料科學與工程報告」ri7,i〇5 () 此8等人所持有的美國專利案第5,659,187 107254.doc 1283895 , 號,標題為「低缺陷密度/任意晶格常數之異型磊晶層」中 所述内容,二者皆引用併入本文。 由於SiGe應力鬆弛層為使Si層應變所必需,故該層堆疊 不可用於製造絕緣體上石夕(silicon_〇n_insulat〇r ; Sqi)之 MOSFET。當今技術狀態,裝置通常在一半導體層中運作, 由一隔離層將該層與半導體基板隔開。該技術通常稱之為 SOI技術。生產SOI材料或晶圓的標準方法稱為SIM〇x程 > 序。其包括以高能量將極高劑量的氧離子植入半導體中, 退火處理後,氧在半導體表面下形成一氧化層。以此方式, 其具有與大部分基板分離之半導體頂層。但除SIM〇x之 外’還有其他生產SOI晶圓的方法,該等方法通常基於晶圓 焊接技術。
SiGe應力鬆弛層上的應變的矽層僅對製造大量裝置有 用。大量裝置不具有SOI裝置可獲得的優點,如降低接面電 谷,及消除裝置間的閉鎖路控,如j-P· Colinge所著的「絕 | 緣體上石夕技術:VLSI之材料」(1997年波士頓,Kluwer學術 出版社第二版)中所詳述内容。 最終期望有一種在絕緣體上直接形成拉伸應變的Si層之 技術’如此可將SOI技術的優點與應變的矽所得到的增強移 動性結合起來。此外,也免除了 SiGe用作裝置基板的相關 問題。例如,在SiGe上製造應變的矽之MOSFET時,在SiGe 中比在純Si中形成二矽化鈷的溫度高,及摻雜劑擴散較多 係主要問題,如R.ADonaton等人發表在應用物理學雜該第 70期第1266頁(1997)「在SiGeC/Si與SiGe/Si層上形成矽化 107254.doc 1283895 姑j中所述。 -絕緣體上應變㈣層可藉由晶圓焊接與層轉移形成。 在一種稱為SmartCut(SOITEC公司的註冊商標)的方法中, 用氫植入具有在SiGe緩衝層上生長的應變矽層之第一晶 圓,然後反轉’並焊接至具有絕緣體層的處置曰曰曰圓,該方 法如A. J. Auberton Herve在「s〇I:系統材料」(國際電子 裝置會議(IEDM)技術文摘第3至10頁,1996年12月,舊金山) 中所述。對接合晶圓進行退火處理,以強固焊接,及^植 入氫的深度附近產生泡傷(blisteHng)。因而應變的石夕層及 部分SiGe缓衝層即與第一晶圓分離,並藉由焊接至處^晶 B1而轉移。該方法也有缺點。第一,焊接方法需進行晶圓 焊接與層轉移,其為成本高而產出極低的程序。第二,剛 沈積的S!Ge表面太粗糙,只有非常光滑平坦的表面才能實 現晶圓焊接。因此,通常要用時間較長的化學機械研磨 (chemical mechanical polishing ; CMp)步驟,以降低 糙度,使之達到可接受的水準。第三,要獲得牢固的焊接, 需在1綱。0:以上的溫度下退火處理晶圓。但是,如此高溫 會使應變的矽層應力鬆弛,造成(^從以以緩衝層擴散至應 變的矽層中。第四,因此而使用較低的退火溫度又可導致 可靠性的問題。第五’將氫植入SiGe緩衝層的SmartCum 序可此難以&制,因為部分氫會使SiGe層中遠離泡傷位置 的缺陷重新定位。 【發明内容】 鑒於上述問喊,本發明揭示一種形成拉伸應變的S⑺層的 107254.doc 1283895 方法’並揭示一拉伸應變的S0I層之結構。 應注意’為簡明起見’本文所述係針對拉伸應變的石夕之 特定情形。雖然應變的石夕因其出色的特性令人特別感興 趣,但熟悉技術人士會注意到,該方法係通料,可用於 其他半導體層,如SiGe、SiC、GaAs、Inp、InGaAs等,更 一般而言,該方法可擴展為改變應變狀態,可以定量方式 (例如增大層中的壓力與張力)及定性方式(例如從壓縮性轉 換為拉伸應變)進行,且可在廣泛的材料内施行此類應變改 變,而不僅在半導體中。 在一絕緣體頂部上Si層中產生拉伸應變的本發明基本内 谷如下。先取具有Si應力鬆弛層的標準s〇I晶圓,其為技術 中熟知的結構。然後,在Si層的頂部形成一以以應力鬆弛 層,在SiGe層的頂部分具有一既定Ge濃度。術語「應力鬆 他」思谓一層基本上不受應變或應力,但能夠藉由假定其 晶格常數均衡而應力鬆弛。然而在實務中,不會是完全的 層拳々5也(即100%應力怒弛)’實際的鬆他量取決於鬆他SiGe 膜中應變所用的方法及膜的厚度。例如,在30〇/〇 Ge生長於 石夕上的SiGe膜中,報告有65%的應力鬆弛,且係藉由離子 植入及快速熱退火而鬆弛(H.-J· Herzog等人在2000年8月 IEEE電子裝置雜誌、第485頁23(8)發表的「藉由He植入製備 的SiGe虛擬薄基板上之Si/SiGen型MODFET」)。可藉由生 長具有均勻Ge濃度的擬晶SiGe層、植入氦或氫及退火處理 該薄膜,鬆弛應變來形成一 SiGe應力鬆弛層。或者,可藉 由生長具有分級Ge組成的厚SiGe層,來實現SiGe應力鬆弛 107254.doc 卩83895 曰在後丨月η/中,與Sl層之介面處,Ge濃度相當低,盆 晶袼常數卻不比Si層日日日格常數大很多,但因發現_層頂 部的Ge濃度較高,故此處與&晶格常數的失配可能較為明 顯。接著,藉由離子植入,使絕緣體頂部的Si應力鬆弛層 與SiGe應力鬆弛層的底部分非晶性化。以此方式,一非晶 性材料之頂部上具有一單晶_6層。非晶性化之後,從 應力鬆弛層的結晶頂部分開&,藉由固相磊晶包括絕緣體
上的矽層之非晶性材料,使之重新結晶。重新結晶期間, 結晶S!Ge在其與非晶性材料之介面點處的晶格常數必須與 之相適應。由於結晶/非晶性介面處的晶格常數大於Si層晶 格吊數,加之必須適應SiGe應力鬆弛層之頂部分的較大晶 袼常數,因而重新結晶後的Si層將會處於拉伸應變狀態。 一旦移除SiGe層,即可獲得絕緣體上拉伸應變的矽層。 產生絕緣體上拉伸應變的石夕層之具體實施例可做若干變 更。 在本發明一項替代性具體實施例中,重複進行非晶性及 固態磊晶程序,可使SOI層中逐漸產生應變。每重複一次, 分級SiGe層的非晶性部分隨之增大,因而可對Ge濃度越來 越高的種晶開始進行重新結晶處理。從具有較高Ge濃度的 區域開始重新結晶’對S 01層進行連續重複應變,使之達到 較1¾的應變位準’從而獲得較大晶格常數。 在本發明另一項具體實施例中,在每次重新結晶後,移 除並重新形成分級SiGe層,且每次皆以較高的Ge濃度重新 形成該層。每次重複皆使SOI層具有更高的應變位準。 I07254.doc 1283895 * 本發明之目的係提出一種方、土 ^ t k a也作;Μ 裡万去,藉此將拉伸應變引入絕 緣體上的石夕層中。本發明的目的還係講授絕緣體上拉伸應 變的矽及其製造方法。本發明的另一項目的係講授包括一 絕緣體上拉伸應變的矽層之電子系統。本發明的還—項目 的係講授用於改變支推平臺頂部上結晶層應變狀態之方法 的一般性。 【實施方式】 圖1不意顯不絕緣體上的矽晶圓之分層結構的斷面圖。取 此一晶圓為本發明之起始點。該晶圓係分層結構,其一埋 入Si02層150夾在Si基板160與單晶以層100之間。以層1〇〇 具有一第一晶格常數,其為Si的應力鬆弛晶格常數。s〇i 晶圓為技術中已知,並且已經商用化。通常其藉由植入氧 分離(separation by implanted 〇xygen ; SIMOX)或晶圓焊接 之類技術製造而成。Si層100的厚度可變化。先進裝置的製 造要求結構越來越薄。而且,Si層越薄,其可承受的應變 越大,而不會犧牲結晶品質。因此,以層1 〇〇的厚度範圍約 ”於1 nm與1 〇〇 nm之間’最好介於2 nm與50 nm之間。在執 行本發明步驟期間,不必改變該厚度。 圖2示意顯示具有形成於絕緣體上的矽晶圓之頂部上的 SiGe應力鬆弛層110之分層結構的斷面圖。通常此一 81〇6應 力鬆弛層具有一 Ge分級濃度。層110中Ge濃度的特徵性分級 將在層之底部具有約5% Ge,在此其形成與Si層的第一介 面’還有約30% Ge在SiGe層的頂表面。形成此類SiGe應力 鬆弛層的方法係技術中已知。其有若干種製造程序可用, 107254.doc 1283895 如LeGoues等人所持有的美國專利案第5,659,187號中所述 的逐步分級程序,其已併入本文。提及的一替代程序係植 入與退火程序,如S.H· Christiansen等人在20 02年4月3曰申 请的美國專利申請案第1〇/115 160號「藉由離子植入與熱退 火形成絕緣體上矽基板上之SiGe應力鬆弛層」(檔案律師號 YOR92〇01〇546US2),及2002年11月19日申請的美國專利申 請案第10/299880號(檔案律師號y〇R920010546US3)中所 述’二者皆以提及方式併入本文。應注意,藉由He植入與 退火程序製造的SiGe應力鬆弛緩衝層1〇〇包含一缺陷區 域。在本發明中,SiGe層中的缺陷區域並不是個問題,因 其在本發明的植入步驟中非晶性化。
SiGe應力鬆弛層no的厚度範圍可相對較寬,其取決於Si 層100中所需的應變量及形成層11〇的方法。逐步分級方法 通常要求較厚的層,可高達約3000 nm,而其他方法,如植 入與退火程序,層11 0的最小厚度約為20 nm即可完成程序。 圖3示意顯示植入分層結構的斷面圖。將Si,1〇〇與SiGe 層110的底部分轉化為非晶性材料狀態係離子植入(以箭頭 200表示)的目標。植入種類通常為Si或Ge,但熟悉技術人 士會認識到其他種類也可用於此目的。選擇植入能量與劑 量,使SiGe緩衝層110的底部分與SOI層100成為非晶性狀 態。 圖4示意顯示Si及SiGe應力鬆弛層之底部分非晶性化之 分層結構的斷面圖。植入200之後,SiGe緩衝層110,的底部 分與SOI層1〇〇’非晶性化。加了符號「撇」的記號表示當此 107254.doc -12- 1283895 等為先前的相同層時,其材料狀態發生變化(對於SiGe層僅 為部分變化,因其僅部分非晶性化)。非晶性半導體層的擴 展以大括號410表示。在SiGe層中,非晶性區域從與以層的 "面(第一"面)向上至第二介面,其介於層的非晶性與 結晶部分之間。SiGe層的頂部分未非晶性化,保持單晶狀 態。 圖5示意顯示藉由固相蟲晶重新結晶的初始階段之斷面 圖。當結構受到退火處理時,分層結構41〇的非晶性部分收 細重新結θθ生長(以箭頭510表示)從第二介面上其初始 種晶位置向下傳播,在該第二介面,以以結晶層具有第二 晶格常數,其大於以層的第一晶格常數。如圖5所示,部分
SiGe層11〇及1〇〇’仍為非晶性狀態。現在層的結晶 頂。P刀向下擴展。在分級SiGe膜的情形中,結曰曰曰以以層不 再應力表、?也’且具有第二介面的晶格常數。因此,應變的 結晶SiGe層標注為層52〇。 圖6示意顯示重新結晶後之分層結構的斷面圖,其中Si層 已獲彳于拉伸應變。SiGe層的非晶性部分現受到應變,其 以指整個層的新標注52G表示。在該圖中,迫使Si層符合第 二晶格常數,且獲得一拉伸應變。其已成為絕緣體上拉伸 應憂的石夕600。至此’完成了在絕緣體上矽層中引入拉伸應 菱的方法若要製造可用於家用裝置與電路的絕緣體上的 矽層:必須從應變的Si層頂部移除SiGe層。此類移除方法 為技術中已知,通常藉由選擇性姓刻(如用]HF ·· 2仏〇”· 3CH3C〇〇h)貫現。對於具有均勻以濃度的以以應力鬆弛 in7254.doc 1283895 膜’其向下擴展至SiGe/Si介面(藉由植入與退火方法形成 SiGe應力鬆弛層時,通常為此情形),使用選擇性SiGe餘刻 劑尤為有用。對於分級SiGe緩衝層,有時最好在SiGe/Si介 面併入一中止蝕刻層或標記。例如,硼瞬間摻雜(b〇r〇n delta-doping)有時用作濕式與乾式蝕刻的中止蝕刻層。 圖7示意顯示具有應變的si層之絕緣體上矽晶圓的斷面 圖。應變的SiGe層520已移除,使應變的Si層600曝露於表 面上。Si層600黏附於絕緣體層150,其通常為一 Si〇2層。 拉伸應變的Si層具有低缺陷密度的裝置品質,其值低於 108/cm2,最好低於 i〇5/cm2。 該分層結構顯示出用離子植入2〇〇實現非晶性的效果。當 Si層100完全非晶性時,則因植入離子的自然擴散,一些離 子會滲入絕緣體層。此等離子會永久保持在絕緣體中。其 無有害的電效應,但可顯示出在絕緣體中。有若干方式可 顯示其存在,一種方式係絕緣體(通常為以〇2)中存在植入種 類會略為改變其化學組成。因植入的離子,絕緣體層含有 超出一限度的至少一原子種類,該限度可基於絕緣體層的 已知化學組成而建立。例如,若絕緣體為Si〇2且植入的種 類也為si,則根據調查,與基於81〇2化學公式所預期的自 然Si量相比,Si〇2中會顯示有過量的Si。 本發明使Si層發生應變而形成的應變的s〇I分層結構已 出現在初始SOI晶圓上,其並未涉及一層轉移。因此,初始 Si層的結晶方向在整個應變程序中受到保護。若初始Si層與 絕緣體下的基板有相同的結晶方向,其為已用SIM0X=序 107254.doc 1283895
形成初始SOI晶圓的愔#,I y則最後所传應變的Si層也將匹配 其下部Si基板的結晶方向。
視情況,可在不同具體實施例中 方法。在此一具體實施例中 執行拉伸應變一 SOI層的 絕緣體之間的匹配, ’其旨在漸進調整Si層與下部 至少重複一次轉化與重新結晶步驟, 但也可重複若干次。在本方法的該項具體實施例中,達到 圖6所示之分層結構的狀純,回到圖3的離子植人,之後 進行圖5的重新結晶。其完成方式係每次重複,就有更大部 分SiGe層變為非晶性材料。以此方式’在用作固相重新結 晶之種晶表面的第二介面’第二晶格常數隨每次重複增 大’藉此si層中的拉伸應變也隨每次重複增大。當si層中的拉伸應變達到預定或所需值時’重複過程終止,並將⑽ 應力鬆弛層移除。
B在另—項具體實施例中,丨旨在增大應變而不必形成過 厚的SiGe層,也係出於_般可撓性的緣故,至少重複一次 形成轉化、重新結晶及移除步驟,但也可重複若干次。 每一移除步驟都會重新得到—則晶圓,並準備再次進行處 理。在本方法的該項具體實施例中,達到圖7所示之分層結 構的狀態《麦’回到形成SiGe應力鬆他層(如圖2所示),之後 吊順序的圖3之離子植入,藉由圖5的重新結晶,並如 圖7再次移除,層。在每—此等重複循環中,纟應變越來 ,大的Si層上形成8心層,且在⑽應力鬆弛層附近或頂 部可達到較高的Ge濃度,致使晶袼f數較大。因此,在第 二介面,第二晶袼常數隨每次重複增大,藉此Si層中的拉 107254.doc 15 1283895 伸應變也隨每次重複增大。 或所需值時,重複過程終止 變的Si層之頂部上形成。 當Si層中的拉伸應變達到預定 ,無新的SiGe應力鬆弛層在應
圖8示意顯示含有絕緣體上拉伸應變的&層作為其組件 的電子系統。在圖中,電子系統一般顯示為一球形_且其 包括絕緣體上應變的矽層600。絕緣體上應變的矽層6〇〇2 要用於各種高性能裝置與電路。可利用絕緣體上應變的& 所提供的高性能裝置之電子系統有許多種。當此類電子系 統為一數位處理器時,如電腦的中央電子複合體(“η忱Μ electronic complex ; CEC),會特別令人感興趣。 拉伸應變一絕緣體上Si層的方法步驟,一般可用於更改 任何結晶層的應變狀態,或置於一支樓平臺上具有第一曰曰 袼常數的第一結晶層之應變狀態。支撐平臺最好為非晶性 狀態,藉此其不會影響第一結晶層的晶格常數。必須在第 一結晶層的頂部上,形成一磊晶應力鬆弛單晶第二結晶 層’其方式使得其頂表面附近的第二結晶層具有與第一晶 格常數不同的第二晶格常數。藉由離子植入,第一層及與 第一層形成介面的第二層之底部分,再次變為非晶性狀 態。藉由固相磊晶第一結晶層而重新結晶之後,其迫使該 層符合第二晶格常數,使其應變狀態得以更改。該狀態更 改取決於第一晶格常數與第二晶格常數的關係。若第二晶 格常數大於第一晶格常數,如Si層與SiGe應力鬆弛層的情 形’則第一層的應變狀態將在拉伸方向更改。在相反情形 中,當第二晶格常數小於第一晶格常數,則第一層的應變 107254.doc 16 1283895 狀態將在壓縮方向更改。移除第二層將在初始支撑結構之 頂部上,產生更改了應變狀態的第一層。 可對本發明進行許多修改與變化, 顯而易1。本發明的II圍由隨附的 根據上述講授内容, 且對於熟悉技術人士為 申睛專利範圍定義。 【圖式簡單說明】 瞭本發明的此等與其他
從以上詳細說明與圖式可更加明 特徵,其中: 圖1示意顯示絕緣體上石夕晶圓之分層結構的斷面圖; 圖2示意顯示分層結構的斷面圖,其具有形成於絕緣體上 矽晶圓之頂部的SiGe應力鬆弛層; 圖3示意顯示植入分層結構的斷面圖; 圖4示意顯示Si及SiGe應力鬆弛層之底部分非晶性化之 分層結構的斷面圖; 圖5示意顯示藉由固相磊晶重新結晶的初始階段之斷面 圖; 圖6示意顯示重新結晶後之分層結構的斷面圖,其中以層 已獲得一拉伸應變; 圖7示意顯示具有應變Si層之絕緣體上矽晶圓的斷面圖; 圖8不意顯示含有絕緣體層上拉伸應變Si作為其組件的 電子系統。 【主要元件符號說明】 100 單晶Si層 1〇〇’ 絕緣體上矽(SOI)層 107254.doc 1283895 110 110, 150 160 200 410 520 600 800
SiGe應力鬆弛層 SiGe緩衝層 埋入S i Ο 2層 Si基板 離子植入 分層結構 應變的SiGe層 應變的Si層 電子系統 107254.doc -18 -
Claims (1)
1283895 r—-—~一 、: 第的才145391號專利申請案 f日修(更)正替換頁 ' 中文申請專利範圍替換本(95年12月) —_________ 十、申請專利範圍: 1· 一種單晶拉伸應變之si層,其中該應變的si層黏附於一絕 緣體層上,且其中該絕緣體層在每個鄰近該應變的Si層的 地方包含超出一限度之Si,其中該限度係基於該絕緣體層 的一已知化學組成,藉此表明Si離子植入穿透入該絕緣體 層。 2·如申請專利範圍第1項之應變之Si層,其中該絕緣體層為 • Si02。 3·如申請專利範圍第1項之應變之Si層,其中該應變的Si層 之厚度約介於1 nm與100 nm之間。 4·如申請專利範圍第3項之應變之Si層,其中該應變的Si層 之厚度約介於2 nm與50 nm之間。 5·如申請專利範圍第3項之應變之Si層,其中該應變的Si 層具有小於108/cm2之缺陷密度。 6·如申請專利範圍第5項之應變之Si層,其中該應變的si層 齡具有小於1 〇5/cm2之缺陷密度。 7.如申請專利範圍第1項之應變之Si層,其中該絕緣體層係 夾在該應變的Si層與一 Si基板之間。 8·如申請專利範圍第7項之應變之以層,其中該應變的以層 之結晶方向與該Si基板之結晶方向匹配。 9. 一種包括一單晶應變的Si層之電子系統,其中該應變的以 層黏附於一絕緣體層上,且其中該絕緣體層在每個鄰近該 應變的Si層的地方包含超出一限度之Si,其中該限度係基 於該絕緣體層的一已知化學組成,藉此表明si離子植入穿 107254-951201.doc 1283895 透入該絕緣體層。 10.如申請專利範圍第9項之電子系統,其中該電子系統係一 數位處理器。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/326,437 US6774015B1 (en) | 2002-12-19 | 2002-12-19 | Strained silicon-on-insulator (SSOI) and method to form the same |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200625414A TW200625414A (en) | 2006-07-16 |
TWI283895B true TWI283895B (en) | 2007-07-11 |
Family
ID=32710790
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094145391A TWI283895B (en) | 2002-12-19 | 2003-11-27 | Strained silicon-on-insulator (SSOI) and method to form same |
TW092133334A TWI264061B (en) | 2002-12-19 | 2003-11-27 | Strained silicon-on-insulator (SSOI) and method to form same |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW092133334A TWI264061B (en) | 2002-12-19 | 2003-11-27 | Strained silicon-on-insulator (SSOI) and method to form same |
Country Status (11)
Country | Link |
---|---|
US (1) | US6774015B1 (zh) |
EP (1) | EP1573791B1 (zh) |
JP (1) | JP4716733B2 (zh) |
KR (1) | KR100773007B1 (zh) |
CN (1) | CN100470724C (zh) |
AT (1) | ATE459098T1 (zh) |
AU (1) | AU2003297627A1 (zh) |
DE (1) | DE60331473D1 (zh) |
IL (1) | IL169141A (zh) |
TW (2) | TWI283895B (zh) |
WO (1) | WO2004061921A2 (zh) |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6878611B2 (en) * | 2003-01-02 | 2005-04-12 | International Business Machines Corporation | Patterned strained silicon for high performance circuits |
EP1437764A1 (en) * | 2003-01-10 | 2004-07-14 | S.O.I. Tec Silicon on Insulator Technologies S.A. | A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate |
US6963078B2 (en) * | 2003-03-15 | 2005-11-08 | International Business Machines Corporation | Dual strain-state SiGe layers for microelectronics |
JP2004281764A (ja) * | 2003-03-17 | 2004-10-07 | Seiko Epson Corp | 半導体装置およびその製造方法 |
DE10318283A1 (de) * | 2003-04-22 | 2004-11-25 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
KR100679737B1 (ko) * | 2003-05-19 | 2007-02-07 | 도시바세라믹스가부시키가이샤 | 왜곡층을 가지는 실리콘기판의 제조방법 |
US7026249B2 (en) * | 2003-05-30 | 2006-04-11 | International Business Machines Corporation | SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth |
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-
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- 2003-11-27 TW TW094145391A patent/TWI283895B/zh not_active IP Right Cessation
- 2003-11-27 TW TW092133334A patent/TWI264061B/zh not_active IP Right Cessation
- 2003-12-02 KR KR1020057009099A patent/KR100773007B1/ko not_active IP Right Cessation
- 2003-12-02 CN CNB2003801065060A patent/CN100470724C/zh not_active Expired - Lifetime
- 2003-12-02 WO PCT/US2003/038334 patent/WO2004061921A2/en active Application Filing
- 2003-12-02 AT AT03814644T patent/ATE459098T1/de not_active IP Right Cessation
- 2003-12-02 EP EP03814644A patent/EP1573791B1/en not_active Expired - Lifetime
- 2003-12-02 AU AU2003297627A patent/AU2003297627A1/en not_active Abandoned
- 2003-12-02 JP JP2004565169A patent/JP4716733B2/ja not_active Expired - Lifetime
- 2003-12-02 DE DE60331473T patent/DE60331473D1/de not_active Expired - Lifetime
-
2005
- 2005-06-14 IL IL169141A patent/IL169141A/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
JP2007521628A (ja) | 2007-08-02 |
WO2004061921A8 (en) | 2004-11-25 |
WO2004061921A3 (en) | 2004-10-14 |
AU2003297627A1 (en) | 2004-07-29 |
CN1726581A (zh) | 2006-01-25 |
IL169141A (en) | 2010-04-29 |
CN100470724C (zh) | 2009-03-18 |
AU2003297627A8 (en) | 2004-07-29 |
US6774015B1 (en) | 2004-08-10 |
US20040142541A1 (en) | 2004-07-22 |
KR100773007B1 (ko) | 2007-11-05 |
TWI264061B (en) | 2006-10-11 |
IL169141A0 (en) | 2007-07-04 |
TW200425281A (en) | 2004-11-16 |
TW200625414A (en) | 2006-07-16 |
ATE459098T1 (de) | 2010-03-15 |
WO2004061921A2 (en) | 2004-07-22 |
DE60331473D1 (de) | 2010-04-08 |
JP4716733B2 (ja) | 2011-07-06 |
EP1573791A2 (en) | 2005-09-14 |
KR20050083925A (ko) | 2005-08-26 |
EP1573791B1 (en) | 2010-02-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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