CN1726581A - 应变绝缘体上硅(ssoi)及其形成方法 - Google Patents
应变绝缘体上硅(ssoi)及其形成方法 Download PDFInfo
- Publication number
- CN1726581A CN1726581A CNA2003801065060A CN200380106506A CN1726581A CN 1726581 A CN1726581 A CN 1726581A CN A2003801065060 A CNA2003801065060 A CN A2003801065060A CN 200380106506 A CN200380106506 A CN 200380106506A CN 1726581 A CN1726581 A CN 1726581A
- Authority
- CN
- China
- Prior art keywords
- layer
- strain
- lattice constant
- sige
- crystallizing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000012212 insulator Substances 0.000 title claims abstract description 41
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 104
- 238000002425 crystallisation Methods 0.000 claims description 36
- 230000008025 crystallization Effects 0.000 claims description 33
- 230000004888 barrier function Effects 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 18
- 230000008859 change Effects 0.000 claims description 13
- 238000000348 solid-phase epitaxy Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000000203 mixture Substances 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 239000002178 crystalline material Substances 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 8
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 230000001131 transforming effect Effects 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 150000002500 ions Chemical class 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 239000011248 coating agent Substances 0.000 description 10
- 238000000576 coating method Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 231100000219 mutagenic Toxicity 0.000 description 1
- 230000003505 mutagenic effect Effects 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
- Control And Other Processes For Unpacking Of Materials (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了制造基于应变Si的层的方法、在这个层中制造的器件和包括这种层和器件的电子系统。该方法包括在衬底上外延生长SiGe层、在这个SiGe层中形成不同的Ge浓度的步骤。在SiGe层中的Ge浓度包括唯一的Ge突出区,在这个区中Ge浓度急剧增加。基于Si的层外延地淀积在SiGe层上,由此成为拉应变。还公开了基于应变Si的层(通常是Si或SiGe)可以转移给不同的体积的衬底或者绝缘体。
Description
技术领域
本发明涉及一种在绝缘体上拉应变硅层结构及其制造方法。本发明也教导了包括在绝缘体上的应变硅层的系统。此外,本发明还涉及改变薄的结晶层的应变状态的方法。
背景技术
如今的集成电路包括大量的器件。更小的器件是增强性能和改善可靠性的关键。然而,由于MOSFET(金属氧化物半导体场效应晶体管,一个历史意义的名字一般意指绝缘栅场效应晶体管)器件规模小,技术变得更加复杂,需要对器件结构进行改变和新的制造方法以从器件的一代到下一代维持预定的性能增强。关于最近进展的半导体器件是微电子器件的基本半导体材料:硅(Si)。
在更近的亚微米时代的器件方面维持性能改善存在极大的困难。为保持器件性能持续改善研究了几种方法。在这些方法中使用拉应变Si作为基本的半导体器件材料。
以拉应变Si制造的MOSFET比常规的MOSFET具有更高的载流子流动性,如K.Rim等人在“Enhanced performance in surfacechannel strained Si and p MOSFETs”(Proceedings of the TwentySixth International Symposium on Compound Semiconductors Berlin,Germany 22-26Aug.1999)中所说明。应变Si层通常通过在松弛的分级的SiGe缓冲层上外延生长Si形成,如在P.M.Mooney在MaterialsScience and Engineering Reports R17,105(1996)中和在LeGoues等人的题为“Low Defect Density/arbitrary Lattice ConstantHeteroepitaxial Layers”的美国专利US5,659,187中所讨论,在此以引用参考的方式将其并入在本申请中。
虽然为使Si层应变,松弛的SiGe层是关键,但是这个层的层叠不可能用于制造绝缘体上硅片(SOI)MOSFET。通常,当前技术状态的器件运行在通过绝缘层与半导体衬底分离的半导体层中。这种技术一般被称为SOI技术。生产SOI材料或晶片的标准方法称为SIMOX过程。它包含将非常高剂量的高能氧离子注入半导体中,并且一旦退火,氧气在半导体的表面下形成了氧化物层。这样,具有了与衬底的体积分离的顶部半导体层。然而,除了生产SOI晶片的SIMOX之外还存在其它的方法,这些方法通常基于晶片接合技术。
在松弛的SiGe层上的应变硅层仅对于制造大器件有用。大器件没有SOI所具有的优点比如结电容的减小和在器件之间的闭锁路径的消除,如在J-P.Colinge,Silicon-On-Insulator Technology:Materialsto VLSI,2nd Ed.Kluwer Academic Press,Boston,1997中所详细描述。
最后,希望一种在绝缘体上直接制造的拉应变Si层的SOI技术,由此在应变硅中实现了SOI技术的优点与流动性增强的组合。此外,涉及作为器件衬底的SiGe的使用的问题也被消除。例如,在SiGe中比在纯Si中形成更高的温度的二硅化钴(如R.A.Donaton等人“Cosilicide formation on SiGeC/Si and SiGe/Silayers”,Appl.Phys.Lett.,70,p.1266,(1997))和更高的掺杂剂扩散是在SiGe上制造应变硅MOSFET的主要问题。
在绝缘体上应变硅层通过晶片接合和层转移形成。给具有在SiGe缓冲层上生长的应变硅层的第一晶片注入氢—以一种称为SmartCut(SOITEC公司的注册商标)的方法,如A.J.Auberton Herve,“SOI:materials to systems”,International Electron Devices Meeting(IEDM)Technical Digest,San Francisco,p.3-10,Dec.1996中所描述,然后翻转并接合到具有绝缘体层的柄状晶片。对连接晶片退火以增强接合并在大约注入氢的深度处产生气泡。因此,应变硅层和一部分SiGe缓冲层从第一晶片中分离开,并且通过接合转移到柄状晶片。这种方法存在缺陷。首先,这种接合方法要求昂贵且相对较低生产率过程的晶片接合和层转移。第二,淀积的SiGe表面对于晶片接合太粗糙,这仅可以通过非常平滑和平整的表面实现。结果,较长的化学机械抛光(CMP)步骤通常被应用以将表面粗糙度减小到可接受的水平。第三,为获得较强的接合,晶片需要在超过1000℃的温度退火。然而,这种高温使应变硅层松弛并且使Ge从SiGe缓冲层扩散进应变硅层。第四,由此所使用的低的退火温度可能导致可靠性问题。第五,其中将氢注入SiGe缓冲层的SmartCut过程可能难以控制,因为氢将部分地浮动到远离气泡位置的SiGe层中的缺陷。
发明内容
考虑到上述的问题,本发明公开了一种形成拉应变的SOI层的方法,以及公开了一种拉应变的SOI层的结构。
注意,为了简洁,在此讨论拉应变硅的特定情况。虽然应变硅可能由于它的优良特性而具有特定的利益,但是本领域普通技术人员将会注意到本发明可一般地应用于其它的半导体层,比如SiGe,SiC,GaAs,InP,InGaAs等。或者,更一般地说,本方法可以以定量的方式(例如增加在层中的压缩或拉伸量)和定性的方式(例如从压缩变换到拉应变)改变应变状态,以及以各种材料实现这种应变变化,而不必仅在半导体中。
基本的发明是如下地在绝缘体顶部上形成拉应变。以具有松弛的Si层的标准SOI晶片(一种本领域中十分公知的结构)开始。然后,在Si层的顶部上形成松弛的SiGe层上,在SiGe层的顶部上具有给定的Ge浓度。术语“松弛的”意味着层实质上没有处于应变或应力下,但能够通过它的晶格平衡常数松弛。然而,实际上,层松弛可以是完全的(即100%松弛),并且实际的松弛量取决于用于使在SiGe膜中的应变松弛的方法和膜厚度。例如,在硅上生长30%Ge并通过离子注入和快速热退火获得65%的松弛(H.J.Herzog等人,“Si/SiGen-MOSFETs on Thin SiGe Virtual Substrates Prepared by Means ofHe Implantation”,IEEE ELECTRON DEVICE LETTERSV,p.485,23(8),Aug.2002)。松弛的SiGe层可以通过如下过程形成:以均匀的Ge浓度生长假晶SiGe层、注入氦或氢并对该膜进行退火以使应变松弛。可替换地,松弛的SiGe层可以通过以分级的Ge成分生长厚的SiGe层实现。在后一种情况下在与Si层的界面上,Ge的浓度相对较低,并且晶格常数不大于Si层晶格常数,但与Si晶格常数的不匹配朝SiGe层是顶部更加严重,因为在那里发现Ge的浓度更大。接着,在绝缘体的顶部的松弛的Si层和松弛的SiGe层的底部部分通过离子注入非晶化。这样,在非晶材料的顶部上形成了单晶SiGe层。在非晶化之后,通过对包括绝缘体上硅片层的非晶材料从松弛的SiGe层的结晶顶部部分开始进行固相外延进行再结晶。在再结晶的过程中必须适应在它与非晶材料的界面的点上的结晶SiGe的晶格常数。由于在结晶/非晶界面上的晶格常数大于Si层,因此一旦再结晶Si层将处于拉应变状态,因为必须适应松弛的SiGe层的顶部部分的更大的晶格常数。一旦清除了SiGe层,获得了拉应变绝缘体上硅片。
在形成拉应变绝缘体上硅片的实施例中有几种变型。
在本发明的一种变型实施例中,非晶和固相外延反复进行以在SOI层上逐渐累积应变。分级的SiGe层的非晶部分随着每次重复而增大,因此再结晶以具有更高的Ge浓度的籽晶开始。通过使它从具有更高的Ge浓度的区域再结晶,连续的重复使SOI层的应变达到更高的应变等级,由此实现了更大的晶格常数。
在本发明的另一实施例中,在每次再结晶之后通过清除和再成形分级的SiGe层重复该过程,并且每次该层以更高的Ge浓度形成。每次重复剩下具有更高的应变等级的SOI层。
本发明的一个目的是提供一种方法,通过这种方法拉应变被引入到绝缘体上硅片层。教导一种拉应变绝缘体上硅片及其制造方法也是本发明的一个目的。本发明的再一目的是教导一种电子系统,这种电子系统包括拉应变绝缘体上硅片层。本发明的进一步的目的是教导一种改变在支撑台的顶部上的结晶层的应变状态的方法的一般性。
附图说明
通过下文的详细描述以及附图将会清楚本发明的这些特征和其它特征,在附图中:
附图1所示为绝缘体上硅晶片的层状结构的示意性横截面视图;
附图2所示为形成在绝缘体上硅晶片的顶部上的SiGe松弛的层的层状结构的示意性横截面视图;
附图3所示为层状结构的离子注入的示意性横截面视图;
附图4所示为具有Si和非晶化的SiGe松弛的层的底部部分的层状结构的示意性横截面视图;
附图5所示为通过固相外延的再结晶的初始阶段的示意性横截面视图;
附图6所示为在再结晶之后层状结构的示意性横截面视图,其中Si层获得了拉应变;
附图7所示为具有应变Si层的绝缘体上硅晶片的示意性横截面视图;
附图8所示为包含在绝缘层上的拉应变Si作为它的成分的电子系统。
具体实施方式
附图1所示为绝缘体上硅晶片的层状结构的示意性横截面视图。获取这个晶片是本发明的开始点。晶片是具有夹在Si衬底160和单晶Si层100之间的掩埋的SiO2层150的层状结构。Si层100具有第一晶格常数,它是Si的松弛的晶格常数。SOI晶片在本领域中是公知的并且可购买到。通常,它们通过比如注入的氧气分离(SIMOX)或晶片接合的技术制造。Si层100的厚度可以改变。高级的器件制造要求更加薄的结构。此外,Si层越薄,它能够承受的不损害晶体质量的应变越大。因此,Si层100的厚度的范围大约在1nm和100nm、优选大约在2nm和50nm之间。在本发明的步骤的执行过程中,可以理解这个厚度不改变。
附图2所示为具有在绝缘体上硅晶片的顶部上形成的SiGe松弛的层110的层状结构的示意性横截面视图。通常,这种松弛的SiGe层具有分级的Ge浓度。在层110中的Ge浓度的特征等级在层的底部大约5%Ge(在那里它与Si层形成了第一界面)、在SiGe层的顶部表面具有大约30%。如何形成这种松弛的SiGe层在本领域中是公知的。有几种方法可用于制造它们,比如通过在LeGoues等人的并入的美国专利US5,659,187中描述的阶梯分级处理。所提及方案的变型过程是通过注入和退火过程,如以参考的方式并入在此的S.H.Christiansen等人在2002年4月3日申请的美国专利申请U.S.No.10/115160题为“Relaxed SiGe Layers on Si or Silicon onInsulator Substrates by Ion Implantation and Thermal Annealing”(档案号YOR920010546US2)和以参考的方式并入在此的2002年11月19日申请的U.S.No.10/299880(档案号YOR920010546US3)中所描述。注意,通过He注入和退火过程制造的松弛的SiGe缓冲层100包含缺陷区。在SiGe层中这个缺陷区在本发明中不是问题,因为在本发明的注入步骤中它被非晶化。
SiGe松弛的层110的厚度可以是相对较大的范围,取决于在Si层100中所需的应变量和形成层110的方法。阶梯分级法通常要求更厚的层,范围高达大约3000nm,而其它的方法比如注入和退火过程可以以大约20nm的层110的最小厚度实现。
附图3所示为层状的结构的注入的示意性横截面视图。将Si层100和SiGe层110的底部部分转换为材料的非晶态是离子注入的目的,通过箭头200表示。注入的种类通常是Si或Ge,然而,本领域普通技术人员会理解,其它的种类也可以达到目的。可以选择注入能量和剂量以使SiGe缓冲层110的底部部分和SOI层100变为非晶的。
附图4所示为具有Si和非晶化的SiGe松弛的层的底部部分的层状结构的示意性横截面视图。在注入200之后,SiGe缓冲层110′的底部部分和SOI层100′被非晶化。带有增加的“prime”符号的标记表示这些层是与先前的层相同的层,但它们的材料状态改变了,(对于SiGe层仅部分改变,因为它仅仅是部分非晶化)。非晶半导体层的延伸通过卷曲的支架410显示。在SiGe层中非晶区从与Si层的界面(第一界面)直到在SiGe层的非晶和结晶部分之间的第二界面。SiGe层的顶部部分没有被非晶化并且仍然保留单晶。
附图5所示为通过固相外延再结晶的初始化阶段的示意性横截面视图。在该结构被退火时,层状结构410的非晶部分收缩。通过箭头510所表示的再结晶生长从在第二界面处它的原始籽晶位置朝下传播,在原始籽晶位置上SiGe结晶层具有第二晶格常数,这个常数大于Si层的第一晶格常数。如附图5所示,SiGe层110′的部分和Si层100′仍然是非晶的。SiGe层的结晶的顶部部分现在朝下延伸。在分级的SiGe膜的情况下,结晶的SiGe层不再松弛,具有第二界面的晶格常数。因此,应变的结晶SiGe层以层520表示。
附图6所示为在再结晶之后的层状结构的示意性横截面视图,其中Si层具有拉应变。非晶化的SiGe层的一部分现在发生应变,相对于整个层以新的标记520表示。在这个附图中Si层被迫适应第二晶格常数,并且产生拉应变。它已经成为拉应变的绝缘体上硅片600。应用这个,完成了在绝缘体上硅片层中引入拉应变的方法。为制造可用于容纳器件和电路的绝缘体上硅片层,必须从应变的Si层的顶部清除SiGe层。这种清除的方法是本领域中公知的,通常通过有选择性蚀刻实现,比如1HF:2H2O2:3CH3COOH。有选择性SiGe层蚀刻剂的使用对于具有均匀的Ge浓度的松弛的SiGe膜特别有用,这种松弛的SiGe膜下延伸到SiGe/Si界面(在松弛的SiGe层由注入和退火方法形成时它是典型的情况)。应用分级的SiGe缓冲层,有时优选将蚀刻停止层或者标记并入在SiGe/Si界面上。例如,硼增量掺杂有时用作湿蚀刻和干蚀刻的蚀刻停止层。
附图7所示为具有应变的Si层的绝缘体上硅晶片的示意性横截面视图。应变的SiGe层520已经被清除,剩下在该表面上暴露的应变的Si层600。Si层600附着到绝缘层150(通常是SiO2层)上。拉应变Si层具有低于108/cm2、优选低于105/cm2的低缺陷密度的器件质量。
这个层状结构显示用于非晶化的离子注入200的效果。在对Si层100完成非晶化时,由于注入的离子的自然传播,某些离子渗透进绝缘层。这些离子永久保留在绝缘体中。它们不具有有害的电效应,但显示它们进入绝缘体。在显示它们存在的几种可能方式中,一种是注入的种类的存在轻微地改变绝缘体的化学成分(通常是SiO2)。由于注入的离子的缘故,绝缘层包含了在限度之上的至少一种原子种类,该限度是基于绝缘层的已知的化学成分建立的限度。例如,如果绝缘体是SiO2,则注入的种类也是Si,根据研究,与基础或SiO2化学式预计的Si的自然量相比,SiO2就显示出Si有一定过量。
通过本发明形成的应变SOI层状结构使在原始SOI晶片上已经存在的Si层应变,但它不涉及层转移。因此,原始Si层的结晶取向在整个应变过程中保留。如果原始Si层与在绝缘体下的衬底具有相同的结晶取向,这是在SIMOX过程已经用于形成原始SOI晶片时的情况,则最后的应变Si层将也与下面的Si衬底的结晶取向匹配。
根据情况,使SOI层产生拉应变的方法可以以不同的实施例执行。在一种这样的实施例中,目的是逐渐调节在Si层和下面的绝缘体之间的匹配,重复转换并再结晶步骤至少一次,但也可能是几次。在该方法的这种实施例中,在到达如附图6所示的层状结构的状态之后,返回到附图3的离子注入,之后进行附图5的再结晶。这通过如下的方式完成:在每次重复时更大部分的SiGe层转换成非晶材料。这样在用作固相再结晶的籽晶表面的第二界面处,第二晶格常数随着每次重复而增大,由此在Si层中的拉应变达到预定的或所需的值时,重复结束并且SiGe松弛层被消除。
在另一实施例中,为了增加应变而不必形成过厚的SiGe层,并且也为了一般柔性,重复形成、转换、再结晶和清除步骤一次,但可以几次。应用这种清除步骤,重新提供SOI晶片并准备再次用于处理。在该方法的本实施例中,在达到附图7所示的层状结构的状态之后,返回以形成附图2所示的松弛SiGe层,之后应用附图3的离子注入的通常的顺序,附图5的再结晶,以及再次清除如附图7的SiGe层。在这些重复周期中的每个周期上,SiGe层形成在更大的应变Si层上,并且在SiGe层松弛层的顶部或附近可以达到更高的Ge浓度,导致更高的晶格常数。因此,在第二界面处,第二晶格常数随着每次重复而增大,由此在Si层中的拉应变也随着每次重复而增大。在Si层中的拉应变已经达到了预定的或所需的值时,重复结束并且在应变Si层的顶部上不再形成新的SiGe松弛层。
附图8示意性地示出了包含在绝缘层上的拉应变Si作为它的成分的电子系统。在这个附图中电子系统以一般的方式作为球体800示出,包括在绝缘层600上的应变Si。在绝缘层600上的应变Si是各种高性能装置和电路的主要部分。利用在绝缘体上的应变Si提供的高性能器件的优点的电子系统具有各种类型。在这种电子系统是数字处理器比如计算机的中央电子综合体(CEC)时它特别有利。
使在绝缘体上Si层应变的方法的步骤可一般用于修改任何结晶层的应变状态或者仅仅具有第一晶格常数的第一结晶层,这取决于支撑台。支撑台优选是非晶的,由此它不影响第一结晶层的晶格常数。在第一结晶层的顶部上必须形成外延松弛的单晶第二结晶层以使在它的顶部表面附近第二结晶层具有不同于第一晶格常数的第二晶格常数。此外第一层和与第一层交界的第二层的底部部分通过离子注入转换为非晶状态。一旦通过固相外延再结晶,被迫适应第二晶格常数的第一结晶层具有改变的应变状态。这个改变取决于第一晶格常数与第二晶格常数的关系。如果第二晶格常数大于第一晶格常数,如Si层和SiGe松弛层的情况,第一层的应变状态将在拉伸方向上被改变。在相反的情况下,在第二晶格常数小于第一晶格常数时,第一层的应变状态将在压缩方向上改变。清除第二层将在原始支撑结构的顶部上产生改变的应变状态的第一层。
根据上述的教导可以对本发明做出修改改变和修改,并且这些改变和修改对于本领域普通技术人员是显然的。本发明的范围由附加的权利要求界定。
Claims (31)
1.一种使在绝缘体上的Si层产生拉应变的方法,包括如下步骤:
提供绝缘体上硅晶片,所述晶片包括夹在Si衬底和单晶Si层之间的埋置的绝缘层,所述Si层具有第一晶格常数;
在所述Si层的顶部上形成外延的松弛的SiGe层;
通过离子注入将所述SiGe层的底部部分以及所述Si层转换为非晶状态,其中所述SiGe层的所述底部部分与所述Si层共享第一界面;和
通过固相外延使所述SiGe层的所述底部部分和所述Si层再结晶,所述固相外延从在所述SiGe层的结晶顶部部分和所述SiGe层的所述非晶底部部分之间的第二界面产生籽晶,其中在所述第二界面处所述SiGe层的所述顶部部分具有第二晶格常数,所述第二晶格常数大于所述第一晶格常数,由此一旦再结晶,所述Si层被迫适应所述第二晶格常数并产生拉应变。
2.权利要求1的方法,其中所述Si层的厚度被选择为在大约1纳米和100纳米之间。
3.权利要求2的方法,其中所述Si层的厚度被选择为在大约2纳米和50纳米之间。
4.权利要求1的方法,其中在所述离子注入中注入的种类被选择为Si。
5.权利要求1的方法,其中在所述离子注入中注入的种类被选择为Ge。
6.权利要求1的方法,其中所述松弛的SiGe层的厚度被形成为大约20纳米和3000纳米之间。
7.权利要求1的方法,其中所述埋置的绝缘层被选择为SiO2。
8.一种单晶拉应变Si层,其中所述应变Si层附着到绝缘层上,所述绝缘层包含在一个限度之上的至少一种原子种类,其中所述限度基于所述绝缘层的已知的化学成分,由此指示以所述至少一种原子种类对所述绝缘层的离子注入。
9.权利要求8的应变Si层,其中所述绝缘层是SiO2。
10.权利要求8的应变Si层,其中所述应变Si层的厚度为大约1纳米和100纳米之间。
11.权利要求10的应变Si层,其中所述应变Si层的厚度为大约2纳米和50纳米之间。
12.权利要求10的应变Si层,其中所述应变Si层具有小于108/cm2的缺陷密度。
13.权利要求12的应变Si层,其中所述应变Si层具有小于105/cm2的缺陷密度。
14.权利要求8的应变Si层,其中所述绝缘层被夹在所述应变Si层和Si衬底之间。
15.权利要求14的应变Si层,其中所述应变Si层的结晶取向与所述Si衬底的结晶取向匹配。
16.一种在绝缘体上制造拉应变Si层的方法,包括如下步骤:
提供绝缘体上硅晶片,所述晶片包括夹在Si衬底和单晶Si层之间的埋置的绝缘层,所述Si层具有第一晶格常数;
在所述Si层的顶部上形成外延的松弛的SiGe层;
通过离子注入将所述SiGe层的底部部分和所述Si层转换为非晶状态,其中所述SiGe层的所述底部部分与所述Si层共享第一界面;和
通过固相外延使所述SiGe层的所述底部部分和所述Si层再结晶,所述固相外延从在所述SiGe层的结晶顶部部分和所述SiGe层的所述非晶底部部分之间的第二界面产生籽晶,其中在所述第二界面处所述SiGe层的所述顶部部分具有第二晶格常数,所述第二晶格常数大于所述第一晶格常数,由此一旦再结晶,所述Si层被迫适应所述第二晶格常数并产生拉应变;和
清除所述SiGe层,由此所述绝缘体上硅晶片已经变换为包括所述拉应变Si层的晶片。
17.权利要求16的方法,其中所述Si层的厚度被选择为在大约1纳米和100纳米之间。
18.权利要求17的方法,其中所述Si层的厚度被选择为在大约2纳米和50纳米之间。
19.权利要求16的方法,其中在所述离子注入中注入的种类被选择为Si。
20.权利要求16的方法,其中在所述离子注入中注入的种类被选择为Ge。
21.权利要求16的方法,其中所述埋置的绝缘层被选择为SiO2。
22.权利要求16的方法,其中所述松弛的SiGe层通过阶梯分级过程形成。
23.权利要求16的方法,其中所述松弛的SiGe层通过注入和退火过程形成。
24.权利要求16的方法,其中所述松弛的SiGe层的厚度被形成为大约20纳米和3000纳米之间。
25.权利要求16的方法,进一步包括如下步骤:
重复所述转换和再结晶步骤至少一次,使每次重复时在所述第二界面处所述第二晶格常数随每次重复而增大,由此在所述Si层中所述拉应变随每次重复而增大;和
在所述Si层中所述拉应变已经达到预定的值时结束所述重复。
26.一种在绝缘体上制造拉应变Si层的方法,包括如下步骤:
提供绝缘体上硅晶片,所述晶片包括夹在Si衬底和单晶Si层之间的埋置的SiO2层,所述Si层具有第一晶格常数;
在所述Si层的顶部上形成外延的松弛的SiGe层;
通过离子注入将所述SiGe层的底部部分和所述Si层转换为非晶状态,其中所述SiGe层的所述底部部分与所述Si层共享第一界面;和
通过固相外延使所述SiGe层的所述底部部分和所述Si层再结晶,所述固相外延从在所述SiGe层的结晶顶部部分和所述SiGe层的所述非晶底部部分之间的第二界面产生籽晶,其中在所述第二界面处所述SiGe层的所述顶部部分具有第二晶格常数,所述第二晶格常数大于所述第一晶格常数,由此一旦再结晶,所述Si层被迫适应所述第二晶格常数并产生拉应变;和
清除所述SiGe层,由此重新得到绝缘体上硅晶片,其中由于所述第一晶格常数增加而使所述Si层产生拉应变;
对所述重新得到的绝缘体上硅晶片重复上述生长、转换、再结晶和清除步骤至少一次,使得在所述第二界面处所述第二晶格常数随着每次重复而增大,由此在所述Si层中的所述拉应变也随着每次重复而增大;和
在所述Si层中的所述拉应变已经达到了预定的值时结束所述重复。
27.一种包括单晶应变Si层的电子系统,其中所述应变Si层附着到绝缘层上,所述绝缘层包含在一个限度之上的至少一种原子种类,其中所述限度基于所述绝缘层的已知的化学成分,由此指示以所述至少一种原子种类对所述绝缘层的离子注入。
28.权利要求27的电子系统,其中所述电子系统是数字处理器。
29.一种改变支撑台上第一结晶层的应变状态的方法,包括如下步骤:
在所述支撑台上提供所述第一结晶层,所述第一结晶层具有第一晶格常数;
在所述第一结晶层的顶上形成外延的松弛的第二结晶层;
通过离子注入将所述第一结晶层和所述第二结晶层的底部部分转换为非晶状态,其中所述第二结晶层的所述底部部分与所述第一结晶层共享第一界面;和
通过固相外延使所述第二结晶层的所述底部部分和所述第一结晶层再结晶,所述固相外延从在所述第二结晶层的结晶顶部部分和所述第二结晶层的所述非晶底部部分之间的第二界面产生籽晶,其中在所述第二界面处所述第二结晶层的所述顶部部分具有第二晶格常数,所述第二晶格常数不同于所述第一晶格常数,由此一旦再结晶,被迫适应所述第二晶格常数的所述第一结晶层的所述应变状态被改变。
30.权利要求29的改变应变状态的方法,进一步包括如下步骤:
在所述再结晶步骤之后,从所述第一结晶层清除所述第二结晶层。
31.权利要求29的改变应变状态的方法,其中所述支撑台包括非晶材料,其中所述非晶材料与所述第一结晶层交界。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/326,437 US6774015B1 (en) | 2002-12-19 | 2002-12-19 | Strained silicon-on-insulator (SSOI) and method to form the same |
US10/326,437 | 2002-12-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1726581A true CN1726581A (zh) | 2006-01-25 |
CN100470724C CN100470724C (zh) | 2009-03-18 |
Family
ID=32710790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2003801065060A Expired - Lifetime CN100470724C (zh) | 2002-12-19 | 2003-12-02 | 应变绝缘体上硅的形成方法 |
Country Status (11)
Country | Link |
---|---|
US (1) | US6774015B1 (zh) |
EP (1) | EP1573791B1 (zh) |
JP (1) | JP4716733B2 (zh) |
KR (1) | KR100773007B1 (zh) |
CN (1) | CN100470724C (zh) |
AT (1) | ATE459098T1 (zh) |
AU (1) | AU2003297627A1 (zh) |
DE (1) | DE60331473D1 (zh) |
IL (1) | IL169141A (zh) |
TW (2) | TWI264061B (zh) |
WO (1) | WO2004061921A2 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102893373A (zh) * | 2010-05-19 | 2013-01-23 | 皇家飞利浦电子股份有限公司 | 用于生长半导体装置的复合生长衬底 |
CN110383421A (zh) * | 2017-03-01 | 2019-10-25 | 索泰克公司 | 制造用于形成光电器件的供体衬底的方法 |
Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6878611B2 (en) * | 2003-01-02 | 2005-04-12 | International Business Machines Corporation | Patterned strained silicon for high performance circuits |
EP1437764A1 (en) * | 2003-01-10 | 2004-07-14 | S.O.I. Tec Silicon on Insulator Technologies S.A. | A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate |
US6963078B2 (en) * | 2003-03-15 | 2005-11-08 | International Business Machines Corporation | Dual strain-state SiGe layers for microelectronics |
JP2004281764A (ja) * | 2003-03-17 | 2004-10-07 | Seiko Epson Corp | 半導体装置およびその製造方法 |
DE10318283A1 (de) * | 2003-04-22 | 2004-11-25 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
KR100679737B1 (ko) * | 2003-05-19 | 2007-02-07 | 도시바세라믹스가부시키가이샤 | 왜곡층을 가지는 실리콘기판의 제조방법 |
US7026249B2 (en) * | 2003-05-30 | 2006-04-11 | International Business Machines Corporation | SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth |
US7029995B2 (en) * | 2003-06-13 | 2006-04-18 | Asm America, Inc. | Methods for depositing amorphous materials and using them as templates for epitaxial films by solid phase epitaxy |
EP1647046A2 (en) * | 2003-07-23 | 2006-04-19 | ASM America, Inc. | DEPOSITION OF SiGE ON SILICON-ON-INSULATOR STRUCTURES AND BULK SUBSTRATES |
US20050070070A1 (en) * | 2003-09-29 | 2005-03-31 | International Business Machines | Method of forming strained silicon on insulator |
US6972247B2 (en) * | 2003-12-05 | 2005-12-06 | International Business Machines Corporation | Method of fabricating strained Si SOI wafers |
US7416957B2 (en) * | 2003-12-16 | 2008-08-26 | Nxp B.V. | Method for forming a strained Si-channel in a MOSFET structure |
DE10360874B4 (de) * | 2003-12-23 | 2009-06-04 | Infineon Technologies Ag | Feldeffekttransistor mit Heteroschichtstruktur sowie zugehöriges Herstellungsverfahren |
US6991998B2 (en) * | 2004-07-02 | 2006-01-31 | International Business Machines Corporation | Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer |
JP4950047B2 (ja) * | 2004-07-22 | 2012-06-13 | ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ | ゲルマニウムの成長方法及び半導体基板の製造方法 |
US7202124B2 (en) * | 2004-10-01 | 2007-04-10 | Massachusetts Institute Of Technology | Strained gettering layers for semiconductor processes |
EP1650794B1 (en) * | 2004-10-19 | 2008-01-16 | S.O.I. Tec Silicon on Insulator Technologies S.A. | A method for fabricating a wafer structure with a strained silicon layer and an intermediate product of this method |
US7273800B2 (en) * | 2004-11-01 | 2007-09-25 | International Business Machines Corporation | Hetero-integrated strained silicon n- and p-MOSFETs |
KR100601976B1 (ko) * | 2004-12-08 | 2006-07-18 | 삼성전자주식회사 | 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법 |
US7488670B2 (en) * | 2005-07-13 | 2009-02-10 | Infineon Technologies Ag | Direct channel stress |
US7202513B1 (en) * | 2005-09-29 | 2007-04-10 | International Business Machines Corporation | Stress engineering using dual pad nitride with selective SOI device architecture |
US20070096170A1 (en) * | 2005-11-02 | 2007-05-03 | International Business Machines Corporation | Low modulus spacers for channel stress enhancement |
US7655511B2 (en) * | 2005-11-03 | 2010-02-02 | International Business Machines Corporation | Gate electrode stress control for finFET performance enhancement |
US7564081B2 (en) * | 2005-11-30 | 2009-07-21 | International Business Machines Corporation | finFET structure with multiply stressed gate electrode |
US7656049B2 (en) * | 2005-12-22 | 2010-02-02 | Micron Technology, Inc. | CMOS device with asymmetric gate strain |
US7863197B2 (en) | 2006-01-09 | 2011-01-04 | International Business Machines Corporation | Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification |
US20070158743A1 (en) * | 2006-01-11 | 2007-07-12 | International Business Machines Corporation | Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners |
US7569499B2 (en) * | 2006-03-28 | 2009-08-04 | Texas Instruments Incorporated | Semiconductor device made by multiple anneal of stress inducing layer |
US7341902B2 (en) * | 2006-04-21 | 2008-03-11 | International Business Machines Corporation | Finfet/trigate stress-memorization method |
US7468313B2 (en) * | 2006-05-30 | 2008-12-23 | Freescale Semiconductor, Inc. | Engineering strain in thick strained-SOI substrates |
FR2902233B1 (fr) * | 2006-06-09 | 2008-10-17 | Soitec Silicon On Insulator | Procede de limitation de diffusion en mode lacunaire dans une heterostructure |
US7528056B2 (en) * | 2007-01-12 | 2009-05-05 | International Business Machines Corporation | Low-cost strained SOI substrate for high-performance CMOS technology |
US20090035911A1 (en) * | 2007-07-30 | 2009-02-05 | Willy Rachmady | Method for forming a semiconductor device having abrupt ultra shallow epi-tip regions |
US20100216295A1 (en) * | 2009-02-24 | 2010-08-26 | Alex Usenko | Semiconductor on insulator made using improved defect healing process |
CN101532179B (zh) * | 2009-02-27 | 2011-04-20 | 中国电子科技集团公司第四十八研究所 | 绝缘体上硅晶片的制造方法 |
US8486776B2 (en) * | 2010-09-21 | 2013-07-16 | International Business Machines Corporation | Strained devices, methods of manufacture and design structures |
DE102010046215B4 (de) | 2010-09-21 | 2019-01-03 | Infineon Technologies Austria Ag | Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers. |
US8536032B2 (en) | 2011-06-08 | 2013-09-17 | International Business Machines Corporation | Formation of embedded stressor through ion implantation |
US8617968B1 (en) | 2012-06-18 | 2013-12-31 | International Business Machines Corporation | Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs) |
TWI476817B (zh) * | 2012-08-17 | 2015-03-11 | Nat Univ Tsing Hua | 多層材料之自我組裝堆疊製程方法 |
US9991399B2 (en) | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
FR3003686B1 (fr) | 2013-03-20 | 2016-11-04 | St Microelectronics Crolles 2 Sas | Procede de formation d'une couche de silicium contraint |
TWI509659B (zh) * | 2013-08-02 | 2015-11-21 | Nat Univ Tsing Hua | 異質材料之自我對準水平接合製作方法 |
KR102212296B1 (ko) * | 2014-01-23 | 2021-02-04 | 글로벌웨이퍼스 씨오., 엘티디. | 고 비저항 soi 웨이퍼 및 그 제조 방법 |
US9391198B2 (en) | 2014-09-11 | 2016-07-12 | Globalfoundries Inc. | Strained semiconductor trampoline |
FR3050569B1 (fr) * | 2016-04-26 | 2018-04-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Fabrication amelioree de silicium contraint en tension sur isolant par amorphisation puis recristallisation |
KR102465536B1 (ko) | 2016-06-08 | 2022-11-14 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4659392A (en) * | 1985-03-21 | 1987-04-21 | Hughes Aircraft Company | Selective area double epitaxial process for fabricating silicon-on-insulator structures for use with MOS devices and integrated circuits |
US4863877A (en) | 1987-11-13 | 1989-09-05 | Kopin Corporation | Ion implantation and annealing of compound semiconductor layers |
CA2062134C (en) * | 1991-05-31 | 1997-03-25 | Ibm | Heteroepitaxial layers with low defect density and arbitrary network parameter |
JPH05259075A (ja) * | 1992-03-12 | 1993-10-08 | Hitachi Ltd | 半導体装置の製造方法 |
US5461250A (en) * | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
US5461243A (en) | 1993-10-29 | 1995-10-24 | International Business Machines Corporation | Substrate for tensilely strained semiconductor |
US6607948B1 (en) * | 1998-12-24 | 2003-08-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate using an SiGe layer |
CN1194380C (zh) * | 2000-04-24 | 2005-03-23 | 北京师范大学 | 绝缘体上单晶硅(soi)材料的制造方法 |
DE10034942B4 (de) * | 2000-07-12 | 2004-08-05 | Infineon Technologies Ag | Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung |
US6429061B1 (en) | 2000-07-26 | 2002-08-06 | International Business Machines Corporation | Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation |
JP3998408B2 (ja) * | 2000-09-29 | 2007-10-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6593641B1 (en) | 2001-03-02 | 2003-07-15 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
US20030077882A1 (en) * | 2001-07-26 | 2003-04-24 | Taiwan Semiconductor Manfacturing Company | Method of forming strained-silicon wafer for mobility-enhanced MOSFET device |
US6793731B2 (en) * | 2002-03-13 | 2004-09-21 | Sharp Laboratories Of America, Inc. | Method for recrystallizing an amorphized silicon germanium film overlying silicon |
US6703293B2 (en) * | 2002-07-11 | 2004-03-09 | Sharp Laboratories Of America, Inc. | Implantation at elevated temperatures for amorphization re-crystallization of Si1-xGex films on silicon substrates |
-
2002
- 2002-12-19 US US10/326,437 patent/US6774015B1/en not_active Expired - Lifetime
-
2003
- 2003-11-27 TW TW092133334A patent/TWI264061B/zh not_active IP Right Cessation
- 2003-11-27 TW TW094145391A patent/TWI283895B/zh not_active IP Right Cessation
- 2003-12-02 AU AU2003297627A patent/AU2003297627A1/en not_active Abandoned
- 2003-12-02 EP EP03814644A patent/EP1573791B1/en not_active Expired - Lifetime
- 2003-12-02 KR KR1020057009099A patent/KR100773007B1/ko not_active IP Right Cessation
- 2003-12-02 DE DE60331473T patent/DE60331473D1/de not_active Expired - Lifetime
- 2003-12-02 WO PCT/US2003/038334 patent/WO2004061921A2/en active Application Filing
- 2003-12-02 AT AT03814644T patent/ATE459098T1/de not_active IP Right Cessation
- 2003-12-02 JP JP2004565169A patent/JP4716733B2/ja not_active Expired - Lifetime
- 2003-12-02 CN CNB2003801065060A patent/CN100470724C/zh not_active Expired - Lifetime
-
2005
- 2005-06-14 IL IL169141A patent/IL169141A/en active IP Right Grant
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102893373A (zh) * | 2010-05-19 | 2013-01-23 | 皇家飞利浦电子股份有限公司 | 用于生长半导体装置的复合生长衬底 |
CN102893373B (zh) * | 2010-05-19 | 2016-07-20 | 皇家飞利浦电子股份有限公司 | 用于生长半导体装置的复合生长衬底 |
CN110383421A (zh) * | 2017-03-01 | 2019-10-25 | 索泰克公司 | 制造用于形成光电器件的供体衬底的方法 |
CN110383421B (zh) * | 2017-03-01 | 2023-02-28 | 索泰克公司 | 制造用于形成光电器件的供体衬底的方法 |
US11735685B2 (en) | 2017-03-01 | 2023-08-22 | Soitec | Supports for a semiconductor structure and associated wafers for an optoelectronic device |
Also Published As
Publication number | Publication date |
---|---|
CN100470724C (zh) | 2009-03-18 |
EP1573791B1 (en) | 2010-02-24 |
TWI283895B (en) | 2007-07-11 |
TW200425281A (en) | 2004-11-16 |
AU2003297627A8 (en) | 2004-07-29 |
IL169141A (en) | 2010-04-29 |
TW200625414A (en) | 2006-07-16 |
WO2004061921A3 (en) | 2004-10-14 |
JP2007521628A (ja) | 2007-08-02 |
JP4716733B2 (ja) | 2011-07-06 |
US20040142541A1 (en) | 2004-07-22 |
IL169141A0 (en) | 2007-07-04 |
ATE459098T1 (de) | 2010-03-15 |
KR20050083925A (ko) | 2005-08-26 |
AU2003297627A1 (en) | 2004-07-29 |
KR100773007B1 (ko) | 2007-11-05 |
US6774015B1 (en) | 2004-08-10 |
DE60331473D1 (de) | 2010-04-08 |
TWI264061B (en) | 2006-10-11 |
EP1573791A2 (en) | 2005-09-14 |
WO2004061921A8 (en) | 2004-11-25 |
WO2004061921A2 (en) | 2004-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100470724C (zh) | 应变绝缘体上硅的形成方法 | |
US6940089B2 (en) | Semiconductor device structure | |
US6709903B2 (en) | Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing | |
US6515335B1 (en) | Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same | |
US7226504B2 (en) | Method to form thick relaxed SiGe layer with trench structure | |
US6855649B2 (en) | Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing | |
JP3762221B2 (ja) | シリコンゲルマニウムエッチング停止層システム | |
US7615471B2 (en) | Method for producing a tensioned layer on a substrate, and a layer structure | |
KR100634179B1 (ko) | 변형 Si FIN 바디를 갖는 다중 게이트 MOSFET구조 | |
TWI222111B (en) | Strained Si based layer made by UHV-CVD, and devices therein | |
US6972247B2 (en) | Method of fabricating strained Si SOI wafers | |
JP2003273017A (ja) | 緩和SiGe基板の製造方法 | |
JP2004507084A (ja) | グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス | |
WO2008054967A2 (en) | Method for providing a nanoscale, high electron mobility transistor (hemt) on insulator | |
JP2006080510A (ja) | ホウ素またはヘリウムと、水素とともにシリコンを注入することによって、Ge含有量が高い緩和Si1−XGeX(0<x<1)層を形成する方法 | |
JP2004055943A (ja) | 半導体装置とその製造方法 | |
Cheng et al. | Relaxed Silicon-Germanium on Insulator (SGOI) | |
US20070010070A1 (en) | Fabrication of strained semiconductor-on-insulator (ssoi) structures by using strained insulating layers | |
JP2004356644A (ja) | 半導体基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term | ||
CX01 | Expiry of patent term |
Granted publication date: 20090318 |