TWI509659B - 異質材料之自我對準水平接合製作方法 - Google Patents

異質材料之自我對準水平接合製作方法 Download PDF

Info

Publication number
TWI509659B
TWI509659B TW102127795A TW102127795A TWI509659B TW I509659 B TWI509659 B TW I509659B TW 102127795 A TW102127795 A TW 102127795A TW 102127795 A TW102127795 A TW 102127795A TW I509659 B TWI509659 B TW I509659B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
semiconductor material
substrate
self
Prior art date
Application number
TW102127795A
Other languages
English (en)
Other versions
TW201506991A (zh
Inventor
Ming Chang Lee
Chih Kuo Tseng
Original Assignee
Nat Univ Tsing Hua
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nat Univ Tsing Hua filed Critical Nat Univ Tsing Hua
Priority to TW102127795A priority Critical patent/TWI509659B/zh
Priority to US13/975,524 priority patent/US8846503B1/en
Publication of TW201506991A publication Critical patent/TW201506991A/zh
Application granted granted Critical
Publication of TWI509659B publication Critical patent/TWI509659B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials

Description

異質材料之自我對準水平接合製作方法
本發明係係關於一種低熱預算、可同時將多層材料堆疊於基板之上的製程方法，尤指一種異質材料之自我對準水平接合製作方法。
目前，矽材料為習用的半導體材料，已被廣泛地使用於CMOS製程之中，係積體電路(Integrated Circuit,IC)所不可或缺的重要材料。然而，受限於矽材料之電子遷移率(1350cm2 /V-S)、電洞遷移率(480cm2 /V-S)及能隙(1.12eV)，矽材料無法被廣泛地應用於光電及高頻通訊產業。而相較於矽材料，鍺(Ge)材料具有較高的電子遷移率(~3900cm2 /V-S)與電洞遷移率(~1900cm2/V-S)，且鍺(Ge)材料具有較小能隙(0.67eV)，因此各研究機構、學術單位無不致力於鍺材料於光電及高頻電子元件之研發。
矽鍺(SiGe)磊晶薄膜為近年之熱門材料，而矽鍺磊晶薄膜(Si1-x Gex )與矽基材所形成的異質接面(hetero-junction)半導體元件更逐漸地取代多晶矽於光電元 件、CMOS閘極、及紅外線熱輻射感測器之應用。眾所周知，純矽材料的晶格常數約為5.43埃，純鍺材料的晶格常數則約為5.65埃，故矽材料與鍺材料之間存在著約4.2%的晶格不匹配，因此要將矽鍺磊晶薄膜成長於矽基材上並非易事。
為了將矽鍺磊晶薄膜成長於矽基材上，中華民國專利號I358755揭示一種製造半導體異質結構之方法。請參閱第一圖，係半導體異質結構之製程示意圖。如第一圖所示，於該製造半導體異質結構之方法中，係首先以磊晶的方式於矽基板2’上成長Si1-x Gex 之緩衝層3’，其中，緩衝層3’內的矽/鍺濃度係隨著厚度而改變，使得緩衝層3’之晶格參數能夠緩慢改變。接著，於緩衝層3’之上成長一平滑層5’，平滑層5’所包含固定的矽/鍺濃度。繼續地，於平滑層5’之上磊晶沉積一頂部層6’，該頂部層6’為應變第一半導體材料層；如此，即完成一施體晶圓結構12’。上述中華民國專利號I358755所揭示的製造半導體異質結構之方法，其主要係應用漸變緩衝層以及應變第一半導體材料層，使得矽鍺磊晶薄膜能夠順利地成長於矽基材之上。
除了中華民國專利號I358755所揭示的製造半導體異質結構之方法外，許多研究機構與學術單位也提出其它用於製造半導體異質結構的技術；然而，總結習用的半導體異質結構之製造技術或方法，主要存在著以下之缺點：
1.無論是超高真空化學氣相沉積(Ultra-high Vacuum Chemical Vapor Deposition,HV/CVD)、快熱式化學氣相沉積(Rapid-Thermal Chemical Vapor Deposition,RTCVD)、或有機金屬化學氣相沉積(Metal-organic Chemical Vapor Deposition,MOCVD)，在長時間接近600-1000℃左右的製程條件使得半導體異質結構之製程的熱預算(thermal budget)無法降低。
2.習用的半導體異質結構之製程方法多採用緩衝層以解決晶格不匹配的問題，然而，並非所有待接合材料都具有適合的緩衝層，能夠使其成長於矽基材上；且該緩層內部充滿了晶格缺陷，不利於元件的垂直整合。雖然部份半導體廠商提出直接晶圓接合方法，以藉由接合一施體晶圓與一操作晶圓的方式解決此問題，但直接晶圓接合方法卻又衍生出晶圓對準(alignment)及後續去除基板的問題。此外，晶圓接合對於晶片表面平整度的要求相當高，往往影響了元件製作良率。
3.並且，更重要的是，習知的製造半導體異質結構的技術不易透過水平接合的方式，將一矽鍺磊晶薄膜與一矽材料予以接合。
因此，有鑑於目前習用的異質半導體元件之製程仍存在著多方面的問題，本案之發明人係極力地研究創作，而終於研發出一種異質材料之自我對準水平接合製作方法。
【新型內容】
本發明之主要目的，在於提供一種異質材料之自我對準水平接合製作方法，其係以自我對準(self-alignment)的方式，將兩種異質材料(例如一鍺薄膜與一矽材料)水平地接合於一基材之上，不需使用任何緩衝層或漸變緩衝層的條件下因此可降低半導體異質結構之製程材料成本；此外，於本發明之製程方法中，係採用快速熱回火製程，使得非晶的異質半導體材料可藉由快速熔融成長(RMG)而快速地側向磊晶成為單晶結構，接著將側向磊晶完成的異質半導體水平接合於另一半導體層；此種製程方式，係以最小的製程熱預算(thermal budget)達成異質材料水平接合之功效。
因此，為了達成本發明上述之目的，本案之發明人提出一種異質材料之自我對準水平接合製作方法，係包括以下步驟：(1)製備一基板； (2)於該基板上依序形成一第一半導體材料與一第一氧化層；(3)對該基板上的該第一半導體材料與該第一氧化層進行微影蝕刻，進而將該第一半導體材料製成一階梯狀半導體層於該基板上，其中，該階梯狀半導體層具有一底層與一台階層，且該底層與該台階層之間具有一高度差；(4)形成具有一通孔的一隔離層以覆蓋該基板、該階梯狀半導體層與該第一氧化層，其中該通孔係作為一磊晶晶種窗口之用；(5)於該隔離層上形成一第二半導體材料，其中部分的第二半導體材料會填入該通孔內，進而與該階梯狀半導體層之該底層接觸；(6)對該第二半導體材料進行微影蝕刻，以形成一條狀半導體材料層與一重疊半導體材料層分別位於該階梯狀半導體層之該底層與該台階層之上；(7)形成一第二氧化層以覆蓋前述步驟(6)之產物，並控制該第二氧化層的厚度使其能夠完全覆蓋該階梯狀半導體層；(8)對前述步驟(7)之產物執行一快速熱回火，使得該條狀半導體材料層由該通孔處朝向該階梯狀半導體層之該台階層逐步地進行側向磊晶；(9)對前述步驟(8)之產物執行一濕蝕刻，進而去除該第 一氧化層、該隔離層、疊至於該台階層之上的該重疊半導體材料層、與該第二氧化層；以及(10)一單晶半導體材料層係形成於該階梯狀半導體層的該底層之上，且該單晶半導體材料層之端面係幾近耦接至該階梯狀半導體層之該台階層的垂直端面。
 <本發明>
S01~S04‧‧‧方法步驟
S05~S07‧‧‧方法步驟
S08~S10‧‧‧方法步驟
11‧‧‧基板
12‧‧‧第一半導體材料
12a‧‧‧階梯狀半導體層
13‧‧‧第一氧化層
14‧‧‧隔離層
15‧‧‧第二半導體材料
121‧‧‧底層
122‧‧‧台階層
141‧‧‧通孔
151‧‧‧條狀半導體材料層
152‧‧‧重疊半導體材料層
16‧‧‧第二氧化層
15a‧‧‧單晶半導體材料層
17‧‧‧保護層
<習知>
2’‧‧‧矽基板
3’‧‧‧緩衝層
5’‧‧‧平滑層
6’‧‧‧頂部層
12’‧‧‧施體晶圓
第一圖係習用的係半導體異質結構之製程示意圖；第二A圖至第二C圖係本發明之一種異質材料之自我對準水平接合製作方法的流程圖；第三A圖至第三E圖係異質材料之自我對準水平接合製作方法的製程示意圖；以及第四圖係一基板、一階梯狀半導體層與一單晶半導體材料層的側面剖視圖及其對應的掃描式電子顯微鏡影像圖。
為了能夠更清楚地描述本發明所提出之一種異質材料之自我對準水平接合製作方法，以下將配合圖式，詳盡說明本發明之較佳實施例。
請參閱第二A圖至第二C圖，係本發明之一種異質材料之自我對準水平接合製作方法的流程圖；並且，請同時參閱第三A圖至第三E圖，係異質材料之自我對準 水平接合製作方法的製程示意圖；其中，第三A圖至第三D圖之中的右側圖示為各製程階段的元件的上視圖，且左側圖為元件的側面剖視。如圖所示，本發明之異質材料之自我對準水平接合製作方法包含以下10個主要的製程步驟：如第二A圖與第三A圖所示，該方法係首先執行步驟(S01)與步驟(S02)，製備一基板11並於該基板11上依序形成一第一半導體材料12與一第一氧化層13。接著，如第二A圖、第二B圖與第三B圖所示，該方法係繼續執行步驟(S03)，對該基板11上的該第一半導體材料12與該第一氧化層13進行微影蝕刻，進而將該第一半導體材料12製成一階梯狀半導體層12a於該基板11上，其中，該階梯狀半導體層12a具有一底層121與一台階層122，且該底層121與該台階層122之間具有一高度差。完成步驟(S03)之後，該方法接著執行步驟(S04)與步驟(S05)，形成具有一通孔141的一隔離層14以覆蓋該基板11、該階梯狀半導體層12a與該第一氧化層13(該通孔141係作為一磊晶晶種窗口(seed window)之用)，並於該隔離層14上形成一第二半導體材料15，其中部分的第二半導體材料15會填入該通孔141內，進而與該階梯狀半導體層12a之該底層121接觸。
如第二B圖與第三C圖所示，完成步驟(S05)之 後，該方法係接著執行步驟(S06)，對該第二半導體材料15進行微影蝕刻，以形成一條狀半導體材料層151與一重疊(overlapped)半導體材料層152分別位於該階梯狀半導體層12a之該底層121與該台階層122之上；然後，係執行步驟(S07)，形成一第二氧化層16以覆蓋前述步驟(S06)之產物，並控制該第二氧化層16的厚度使其能夠完全覆蓋該階梯狀半導體層12a。繼續地，如第二C圖與第三D圖所示，完成步驟(S07)之後，該方法係執行步驟(S08)，對前述步驟(S07)之產物執行一快速熱回火，使得該條狀半導體材料層151由該通孔141處朝向該階梯狀半導體層12a之該台階層122逐步地進行側向磊晶；其中，當該快速熱回火進行時，該條狀半導體材料層151係以快速熔融成長(RMG)的快速地側向磊晶成長。然後，係執行步驟(S09)，對前述步驟(S08)之產物執行一濕蝕刻，進而去除該第一氧化層13、該隔離層14、疊至於該台階層122之上的該重疊半導體材料層152、與該第二氧化層16。
請繼續參閱第二C圖與第三D圖，並請同時參閱第四圖，係基板、第一半導體材料與單晶半導體材料層的側面剖視圖及其對應的掃描式電子顯微鏡影像圖(Scanning Electron Microscope,SEM)。完成前述的9個製成步驟後，於步驟(S10)之中，如第三D圖與第四圖所示，一單晶半導體材料層15a係形成於該階梯狀半導體層12a 的該底層121之上，且該單晶半導體材料層15a之端面係幾近耦接至該階梯狀半導體層12a之該台階層122的端面。最後，為了保護前述步驟(S10)之產物，如第三E圖所示，係可於完成步驟(S10)之後，接著形成一保護層17於該基板11、該階梯狀半導體層12a與該單晶待接合材料15a之上。
於此，必須補充說明的是，由於本發明之異質材料之自我對準水平接合製作方法係可應用於製作異質接面光電元件以及異質接面半導體元件，因此，並不特別限制上述所提及之基板11、第一半導體材料12、隔離層14、與第二半導體材料15之材料種類。一般而言，基板11可以採用矽基板、絕緣層覆矽基板或者藍寶石基板。並且，較常使用的第一半導體材料12的材料為矽(Si)，應用作為波導層，且該隔離層14為氧化層。
特別的是，該第二半導體材料15可相對於該第一半導體材料12(即，矽層)而為一異質材料或者同質材料。以異質材料來說，較常見的是鍺(Ge)、鍺化矽(Si1-x Gex )、二六族半導體化合材料與三五族半導體化合材料，例如：砷化鎵(GaAs)、磷化銦(InP)、砷化鋁鎵(Alx Ga1-x As)、磷化銦鎵(InGaP)、或者磷砷化銦鎵(InGaAsP)。另外，以異質材料來說，較常見的是矽(Si)、碳化矽(SiC)或者氮化矽(Si3 N4 )。
如此，上述係已完整且清楚地說明本發明之異質材料之自我對準水平接合製作方法，並且，經由上述，吾人可以得知本發明係具有下列之技術特徵與優點：
1.本發明之異質材料之自我對準水平接合製作方法，其係以自我對準(self-alignment)的方式，於不使用任何緩衝層或漸變緩衝層的條件下，將互為異質的兩種半導體材料(例如一鍺薄膜與一矽材料)水平接合於基板之上，因此可降低製作半導體異質結構之製程成本及困難度；並且，由於此異質材料之自我對準水平接合製作方法具有製程步驟簡單、低製程成本之優點，因此可易於推廣應用於製作異質接面雙極性電晶體或者具有異質接面之光電元件。
2.於本發明之多層材料之自我組裝堆疊製程方法中，係採用快速熱回火製程，使得非晶的異質半導體材料(即，第二半導體材料15)可以快速熔融成長(RMG)而快速地側向磊晶成為單晶結構，最後幾近耦接於該階梯狀半導體層；此種製程方式，係以最小的製程熱預算(thermal budget)達成異質材料接合之功效。
必須加以強調的是，上述之詳細說明係針對本發明可行實施例之具體說明，惟該實施例並非用以限制本發 明之專利範圍，凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。
11‧‧‧基板
121‧‧‧底層
122‧‧‧台階層
15a‧‧‧單晶半導體材料層

Claims (9)

  1. 一種異質材料之自我對準水平接合製作方法，係包括以下步驟：(1)製備一基板；(2)於該基板上依序形成一第一半導體材料與一第一氧化層；(3)對該基板上的該第一半導體材料與該第一氧化層進行微影蝕刻，進而將該第一半導體材料製成一階梯狀半導體層於該基板上，其中，該階梯狀半導體層具有一底層與一台階層，且該底層與該台階層之間具有一高度差；(4)形成具有一通孔的一隔離層以覆蓋該基板、該階梯狀半導體層與該第一氧化層，其中該通孔係作為一磊晶晶種窗口之用；(5)於該隔離層上形成一第二半導體材料，其中部分的第二半導體材料會填入該通孔內，進而與該階梯狀半導體層之該底層接觸；(6)對該第二半導體材料進行微影蝕刻，以形成一條狀半導體材料層與一重疊半導體材料層分別位於該階梯狀半導體層之該底層與該台階層之上；(7)形成一第二氧化層以覆蓋前述步驟(6)之產物，並控制該第二氧化層的厚度使其能夠完全覆蓋該階梯狀半導 體層；(8)對前述步驟(7)之產物執行一快速熱回火，使得該條狀半導體材料層由該通孔處朝向該階梯狀半導體層之該台階層逐步地進行側向磊晶；(9)對前述步驟(8)之產物執行一濕蝕刻，進而去除該第一氧化層、該隔離層、疊至於該台階層之上的該重疊半導體材料層、與該第二氧化層；以及(10)一單晶半導體材料層係形成於該階梯狀半導體層的該底層之上，且該單晶半導體材料層之端面係幾近耦接至該階梯狀半導體層之該台階層的端面。
  2. 如申請專利範圍第1項所述之異質材料之自我對準水平接合製作方法，更包括以下步驟：(11)形成一保護層於該基板、該階梯狀半導體層與該單晶待接合材料之上。
  3. 如申請專利範圍第1項所述之異質材料之自我對準水平接合製作方法，其中，該基板係選自於下列群組之任一者：矽基板、絕緣層覆矽基板與藍寶石基板。
  4. 如申請專利範圍第1項所述之異質材料之自我對準水平接合製作方法，其中，該第一半導體材料為矽材料，且 該隔離層為一氧化層。
  5. 如申請專利範圍第4項所述之異質材料之自我對準水平接合製作方法，其中，相對於該第一半導體材料，該第二半導體材料為一異質材料。
  6. 如申請專利範圍第5項所述之異質材料之自我對準水平接合製作方法，其中，該異質材料係選自於下列群組之任一者：鍺(Ge)、鍺化矽(Si1-x Gex )、二六族半導體化合材料與三五族半導體化合材料。
  7. 如申請專利範圍第6項所述之異質材料之自我對準水平接合製作方法，其中，所述的三五族半導體化合材料係選自於下列群組之任一者：砷化鎵(GaAs)、磷化銦(InP)、砷化鋁鎵(Alx Ga1-x As)、磷化銦鎵(InGaP)、或者磷砷化銦鎵(InGaAsP)。
  8. 如申請專利範圍第4項所述之異質材料之自我對準水平接合製作方法，其中，相對於該第一半導體材料，該第二半導體材料為一同質材料。
  9. 如申請專利範圍第8項所述之異質材料之自我對準水平接合製作方法，其中，該同質材料係選自於下列群組之 任一者：矽(Si)、碳化矽(SiC)、氮化矽(Si3 N4 )。
TW102127795A 2013-08-02 2013-08-02 異質材料之自我對準水平接合製作方法 TWI509659B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW102127795A TWI509659B (zh) 2013-08-02 2013-08-02 異質材料之自我對準水平接合製作方法
US13/975,524 US8846503B1 (en) 2013-08-02 2013-08-26 Self-aligned and lateral-assembly method for integrating heterogeneous material structures on the same plane

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102127795A TWI509659B (zh) 2013-08-02 2013-08-02 異質材料之自我對準水平接合製作方法

Publications (2)

Publication Number Publication Date
TW201506991A TW201506991A (zh) 2015-02-16
TWI509659B true TWI509659B (zh) 2015-11-21

Family

ID=51588123

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102127795A TWI509659B (zh) 2013-08-02 2013-08-02 異質材料之自我對準水平接合製作方法

Country Status (2)

Country Link
US (1) US8846503B1 (zh)
TW (1) TWI509659B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004816B2 (en) 2018-08-28 2021-05-11 Industrial Technology Research Institute Hetero-integrated structure

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014373B2 (en) 2015-10-08 2018-07-03 International Business Machines Corporation Fabrication of semiconductor junctions

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040142541A1 (en) * 2002-12-19 2004-07-22 Cohen Guy Moshe Strained silicon-on-insulator (ssoi) and method to form the same
TW200830368A (en) * 2006-11-30 2008-07-16 Soitec Silicon On Insulator Method of manufacturing a semiconductor heterostructure
US20120199910A1 (en) * 2008-02-28 2012-08-09 International Business Machines Corporation Cmos structure including non-planar hybrid orientation substrate with planar gate electrodes & method for fabrication

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750119B2 (en) * 2001-04-20 2004-06-15 International Business Machines Corporation Epitaxial and polycrystalline growth of Si1-x-yGexCy and Si1-yCy alloy layers on Si by UHV-CVD
US6893947B2 (en) * 2002-06-25 2005-05-17 Freescale Semiconductor, Inc. Advanced RF enhancement-mode FETs with improved gate properties
KR101561059B1 (ko) * 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101618634B1 (ko) * 2009-01-07 2016-05-09 삼성전자주식회사 비휘발성 메모리와, 이의 페이지 동적할당장치 및 페이지 매핑장치와, 이의 페이지 동적할당방법 및 페이지 매핑방법
JP2010219152A (ja) * 2009-03-13 2010-09-30 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040142541A1 (en) * 2002-12-19 2004-07-22 Cohen Guy Moshe Strained silicon-on-insulator (ssoi) and method to form the same
TW200830368A (en) * 2006-11-30 2008-07-16 Soitec Silicon On Insulator Method of manufacturing a semiconductor heterostructure
US20120199910A1 (en) * 2008-02-28 2012-08-09 International Business Machines Corporation Cmos structure including non-planar hybrid orientation substrate with planar gate electrodes & method for fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004816B2 (en) 2018-08-28 2021-05-11 Industrial Technology Research Institute Hetero-integrated structure

Also Published As

Publication number Publication date
TW201506991A (zh) 2015-02-16
US8846503B1 (en) 2014-09-30

Similar Documents

Publication Publication Date Title
US8785907B2 (en) Epitaxial film growth on patterned substrate
KR102106348B1 (ko) 선택적 에피텍시 및 컨포멀 에피텍시의 조합에 의한 ｃｍｏｓ용의 패터닝된 실리콘 기판 상의 비실리콘 디바이스 이종층들
US8872225B2 (en) Defect transferred and lattice mismatched epitaxial film
US20120028444A1 (en) Defect-free hetero-epitaxy of lattice mismatched semiconductors
TW201112415A (en) Semiconductor device and method of manufacturing a semiconductor structure
TW201344758A (zh) 半導體裝置及其製造方法
US9780173B2 (en) High aspect ratio trapping semiconductor with uniform height and isolated from bulk substrate
US20130264609A1 (en) Semiconductor Structure of Hybrid of Coplanar Ge and III-V and Preparation Method Thereof
KR20140139608A (ko) 실리콘 기판 상에 ⅲ/ⅴ족 컨포멀 층을 형성하기 위한 방법
US20120273840A1 (en) Semiconductor structure and method for manufacturing the same
US20170011913A1 (en) Method for fabricating a semiconductor structure
TWI497569B (zh) Used in the integration of compound semiconductor components in silicon or germanium substrate crystal structure
TWI509659B (zh) 異質材料之自我對準水平接合製作方法
US9443940B1 (en) Defect reduction with rotated double aspect ratio trapping
TWI636165B (zh) 磊晶晶圓
CN101093847A (zh) 半导体器件及其制造方法
TW201438270A (zh) 降低氮化鎵之缺陷密度的成長方法
US20180083000A1 (en) Fin epitaxy with lattice strain relaxation
WO2014190890A1 (zh) 一种具有隔离层的复合衬底及其制造方法
US9337281B2 (en) Planar semiconductor growth on III-V material
JP6347081B2 (ja) プレーナ型異種デバイス、及びその製造方法
US9396948B2 (en) Layer transfer of silicon onto III-nitride material for heterogenous integration
TWI476817B (zh) 多層材料之自我組裝堆疊製程方法
KR101531870B1 (ko) 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법
US10636882B2 (en) Method for forming a semiconductor structure and a semiconductor structure manufactured thereof

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees