TWI497569B - Used in the integration of compound semiconductor components in silicon or germanium substrate crystal structure - Google Patents

Used in the integration of compound semiconductor components in silicon or germanium substrate crystal structure Download PDF

Info

Publication number
TWI497569B
TWI497569B TW101113873A TW101113873A TWI497569B TW I497569 B TWI497569 B TW I497569B TW 101113873 A TW101113873 A TW 101113873A TW 101113873 A TW101113873 A TW 101113873A TW I497569 B TWI497569 B TW I497569B
Authority
TW
Taiwan
Prior art keywords
layer
present
manufacturing process
germanium
grown
Prior art date
Application number
TW101113873A
Other languages
English (en)
Other versions
TW201344753A (zh
Original Assignee
Univ Nat Central
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Nat Central filed Critical Univ Nat Central
Priority to TW101113873A priority Critical patent/TWI497569B/zh
Priority to US13/834,100 priority patent/US20130277713A1/en
Publication of TW201344753A publication Critical patent/TW201344753A/zh
Application granted granted Critical
Publication of TWI497569B publication Critical patent/TWI497569B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02466—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02549—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

應用於整合化合物半導體元件於矽或鍺基板之變晶層結構
本發明係有關於一種應用於整合化合物半導體元件於矽或鍺基板之變晶層結構，尤指涉及一種多層銻砷化鎵(GaAsSb)之變晶層，特別係指可應用於各種三五族半導體電子元件或光電元件與矽或鍺基板之整合結構者。
Y.C.Lin等人曾提及將銻化鋁鎵/砷化銦(AlGaSb/InAs)高電子遷移率電晶體(High Electron Mobility Transistor,HEMT)成長在矽(Si)基板上(Y.C.Lin et al.,“Growth of very-high-mobility AlGaSb/InAs high-electron-mobility transistor structure on Si substrate for high speed electronic applications”,Applied Physics Letters.90(2007)023509)，其係藉由材料轉換解決晶格常數不匹配問題，依序由矽鍺(SiGe)變晶至鍺(Ge)、砷化鎵(GaAs)，再變晶至銻化鋁鎵(AlGaSb)緩衝層以及高電子遷移率通道層，共需成長近6微米之Ge/GaAs/Al(Ga)Sb磊晶層於矽基板上，該方法繁複並需多種異質材料組合。
另外，Kwang-Man Ko、Mantu K.Hudait以及Luke F.Lester等人皆曾在論文或專利中提及利用銻化鋁(AlSb)或銻化鎵(GaSb)、銻化銦鋁(InAlSb)作為起始之成核層(Kwang-Man Ko et al.,“The growth of a low defect InAs HEMT structure on Si by using an AlGaSb buffer layer containing InSb quantum dots for dislocation termination”Nanotechnology 20(2009)225201； Mantu K.Hudait,et al.,“Semiconductor buffer architecture for III-V devices silicon substrate”United States Patent No.8034675 B2與“在矽上形成緩衝層架構的方法與所形成之結構”中華民國專利公開編號201009939；以及Luke F.Lester et al.,“Metamorphic buffer on small lattice constant substrate”United States Patent Application Publication,2006/00171063,Jan,26,(2006))，該技術係將變晶層之晶格常數直接延伸到6.1埃以上，若要在其上成長晶格常數小於這些成核層且差異大之材料，如砷化銦鎵，則需要再成長一晶格常數較小之變晶層，故而增加變晶層缺陷產生之機會；此外，這些材料若直接在矽基板上成長亦容易形成島狀晶體，造成孿生晶等面缺陷之形成，進而大幅降低載子遷移率。
Donghun Choi等人曾提及在鍺(Ge)上方整合成長砷化鎵銦時，需先成長相當厚度之低溫砷化鎵(GaAs)等材料以避免鍺(Ge)向砷化鎵擴散，造成砷化鎵絕緣特性衰化(Donghuh Choi et al.,”High-quality III-V semiconductor MBE growth on Ge/Si virtual substrates for metal-oxide-semiconductor device fabrication”,J.Crystal Growth 311,1962-1971(2009))。然而，低溫成長之砷化鎵(GaAs)材料品質並不佳，對其上所成長之材料之品質有不利之影響。
又，Keh-Yung Cheng等人曾提及在磷化銦(InP)基板上成長利用銻化物緩衝層成長銻砷化合物半導體，先選用與磷化銦基板晶格匹配之銻砷化鋁(AlAsSb)為起始層，再接續成長一晶格較基板大之材料銻化鋁(AlSb)，最後成長銻砷化合物半導體，此方法之起始層須選擇與基板晶格匹配材料，材料 選項受到限制，不利整合。(Keh-Yung Cheng et al.,“Growth of AsSb-based semiconductor on InP substrate using Sb-containing buffer layers”,United States Patent Application Publication,2008/0217652,Sep.11,(2008)”)。
上述各習知之方法或結構與矽或鍺基板之間整合不易之問題包括有：
(1)首先，習知技術為使晶格常數較大之材料成長在矽基板上，需要成長晶格常數介於兩者之間之矽鍺(SiGe)、鍺(Ge)及砷化鎵(GaAs)，以轉變晶格常數至與主動層晶格常數相近之處，此法會有製程複雜，整體變晶層過厚之問題。
(2)再者，習知技術成長於鍺基板上方之變晶層，為保持材料品質，其成長溫度較高，易使下方鍺基板之鍺向上擴散，進而影響變晶層絕緣特性，形成元件之漏電路徑或降低元件性能。
(3)最後，習知技術係以成長晶格常數介於通道層與矽與鍺基板之間之材料，如銻化鎵(GaSb)、銻化鋁(AlSb)及銻化銦鋁(InAlSb)於矽或鍺基板上作為變晶層，因其應力過大，其成長模式為島狀成長，此島狀成長將會產生孿生晶面缺陷以及疊差面缺陷，導致表面不平坦及磊晶品質之衰化。
由於上述習知技術之各項問題，故，一般習用者係無法在矽或鍺基板上獲得符合使用者於實際使用時所需之高品質三五族半導體材料。
本發明之主要目的係在於，克服習知技藝所遭遇之上述問 題並提供一種新型變晶層結構，以獲取含砷化銦鎵(InGaAs)、銻化銦鎵(InGaSb)、銻砷化銦(InAsSb)或磷化銦(InP)等材料之高品質電子元件或光電元件主動層於矽或鍺基板上。此結構可以改善直接整合於矽基板上之元件因晶格常數不匹配過大造成之島狀成長與各種缺陷，以及鍺基板之鍺擴散，造成元件絕緣不佳之問題。
本發明之次要目的係在於，提供一種砷化鎵(GaAs)與銻砷化鎵(GaAsSb)之變晶層結構，可藉由調控銻砷化鎵(GaAsSb)之銻成份與厚度，使其晶格常數轉變至與上方之元件主動層晶格常數相近，以降低元件與矽或鍺之間之應力之結構。
為達以上之目的，本發明係一種應用於整合化合物半導體元件於矽或鍺基板之變晶層結構，該結構係包含：配置於一基板上之一成核層；以及配置於該成核層上之至少一漸變層；其中，前述成核層之厚度係小於100nm，其材質包含砷化鋁鎵(AlxGa1-xAs)、磷化鋁鎵(AlxGa1-xP)、銻磷化鎵(GaPSb)、砷磷化鋁鎵(AlxGa1-xPyAs1-y)或銻磷化鋁鎵(AlxGa1-xPySb1-y)，於其中x係為0x1，y係為0<y1，且磷之含量不為0；前述各層漸變層之厚度係介於5nm~2000nm之間，其材質包含三元化合物之銻砷化鎵(GaAsxSb1-x)、銻磷化鎵(GaPxSb1-x)或銻砷化鋁(AlAsxSb1-x)，亦或四元化合物之銻砷化鋁鎵(AlxGa1-xAsySb1-y)或銻磷化鋁鎵(AlxGa1-xPySb1-y)，於其中，x係為0x1、y係為0y<1，且漸變層中銻含量需大於前一漸變層以及成核層之銻含量，為方便以下敘述，將以銻砷化鎵(GaAsSb)為例說明。
請參閱『第1A圖~第1L圖』所示，係分別為本發明之一較佳實施例之製造流程示意圖(一)、本發明之一較佳實施例之製造流程示意圖(二)、本發明之一較佳實施例之製造流程示意圖(三)、本發明之一較佳實施例之製造流程示意圖(四)、本發明之一較佳實施例之製造流程示意圖(五)、本發明之一較佳實施例之製造流程示意圖(六)、本發明之一較佳實施例之製造流程示意圖(七)、本發明之一較佳實施例之製造流程示意圖(八)、本發明之一較佳實施例之製造流程示意圖(九)、本發明之一較佳實施例之製造流程示意圖(十)、本發明之一較佳實施例之製造流程示意圖(十一)、及本發明之一較佳實施例之製造流程示意圖(十二)。如圖所示：本發明係一種應用於整合化合物半導體元件於矽或鍺基板之變晶層結構，本實施例之製作方法係以銻砷化鎵(GaAsSb)材料及矽基板與鍺基板為代表物敘述本發明之製造流程，可適用於其他三五族化合物材料之製造方法及其他基板。
本實施例為成長砷化銦(InAs)高遷移率電晶體於矽基板上之步驟。首先，使用RCA潔淨法清洗與去氧化層溶液，如氫氟酸(HF)稀釋液去除一矽或鍺基板101上之氧化層，去氧化層後之矽或鍺基板101如第1A圖所示。然後，將此基板送入磊晶成長室，進行以高溫去除表面殘留之氧化物，溫度約在700~1000℃下持續一個小時，接續以超高真空分子束磊晶之強化遷移分子束磊晶法，，在300℃，五三比約10之下，於該矽或鍺基板101上成長一30埃之砷化鎵(GaAs)作為成核層102，如第1B圖所示。接著在480℃下於該成 核層102上成長一500埃之砷銻化鎵(GaAsxSb1-x，且x不為0)作為第一層漸變層103，如第1C圖所示。繼之，在480℃下於該第一漸變層103上成長一500埃之GaAsxSb1-x(其中此x值小於第一漸變層之x值)作為第二漸變層104，如第1D圖所示。再繼之，在480℃下於該第二漸變層104上成長一500埃之GaAsxSb1-x(其中此x值小於第二漸變層之x值)作為第三漸變層105，如第1E圖所示。之後，在570℃下於該第三漸變層105上成長1微米之銻化鋁鎵(AlGaSb)作為一緩衝層106，如第1F圖所示。然後，於480℃下在該緩衝層106上成長一130埃之砷化銦(InAs)通道層107，如第1G圖所示。接續如第1H、1I及1J圖所示在該通道層107上成長一銻化鋁鎵(AlGaSb)之間隔層108、一△碲(Te)n型摻雜層109以及一銻化鋁鎵(AlGaSb)上間隔層110。最後，如第1K、1L圖所示，在該上間隔層110上成長一50埃之砷銻化銦鋁(InAlAsSb)作為覆蓋層111以及一20埃之砷化銦(InAs)作為歐姆接觸層112。本發明之成核層與漸變層之成長方式除上述實施例所揭之分子束磊晶法，亦可為有機金屬氣相磊晶法，並且不限於同一種成長方式完成，其可為同一種方式或為互相搭配方式完成之。
請參閱『第2A圖~第2L圖』所示，係分別為本發明之另一較佳實施例之製造流程示意圖(一)、本發明之另一較佳實施例之製造流程示意圖(二)、本發明之另一較佳實施例之製造流程示意圖(三)、本發明之另一較佳實施例之製造流程示意圖(四)、本發明之另一較佳實施例之製造流程示意圖(五)、本發 明之另一較佳實施例之製造流程示意圖(六)、本發明之另一較佳實施例之製造流程示意圖(七)、本發明之另一較佳實施例之製造流程示意圖(八)、本發明之另一較佳實施例之製造流程示意圖(九)、本發明之另一較佳實施例之製造流程示意圖(十)、本發明之另一較佳實施例之製造流程示意圖(十一)、及本發明之另一較佳實施例之製造流程示意圖(十二)。如圖所示：係本發明另一實施例之製造方法。首先，使用RCA潔淨法清洗與去氧化層溶液，如氫氟酸稀釋液去除一矽或鍺基板201上之氧化層，去氧化層後之矽或鍺基板201如第2A圖所示。然後，送入磊晶成長室，進行以高溫去除表面殘留之氧化物，溫度約在700~1000℃下持續一個小時，接續於超高真空分子束磊晶之強化遷移分子束磊晶法，在300℃，五三比約10之下，於該矽或鍺基板201上成長一30埃之GaAs作為成核層202，如第2B圖所示。接著，以分子束磊晶在480℃下於該成核層202上成長一500埃之GaAsxSb1-x(其中x大於0.51)作為第一漸變層203，如第2C圖所示。繼之，在480℃下於該第一漸變層203上成長一500埃之GaAsxSb1-x(其中x值小於第一漸變層之x值)作為第二漸變層204，如第2D圖所示。再繼之，在480℃下於該第二漸變層204上成長一500埃之GaAsxSb1-x(其中x=0.51)作為第三漸變層205，如第2E圖所示。之後，在520℃下於該第三漸變層205上成長1微米之砷化銦鋁(InxAl1-xAs，其中x=0.52)作為一緩衝層206，此層可不與下方漸變層晶格常數匹配，並能作為位障層，如第2F圖所示。然後，於480℃下在該緩衝層206上成長一50埃之砷化銦鎵(InxGa1-xAs，x=0.75)作為通 道層207，如第2G圖所示，並接繼在其上方成長一50埃之砷化銦鋁(InxAl1-xAs，x=0.52)之間隔層208，如第2H圖所示。在該間隔層208上成長一矽(Si)n型摻雜層209以及一50埃之砷化銦鋁(InxAl1-xAs，x=0.52)之上間隔層210，如第2I、2J圖所示。最後，如第2K、2L圖所示，在該上間隔層210上成長一40埃之磷化銦(InP)作為蝕刻停止層211，以及一50埃之砷化銦鎵(InxGa1-xAs，x=0.52)覆蓋層212，俾以完成本發明。
請參閱『第3A圖~第3K圖』所示，係分別為本發明之再一較佳實施例之製造流程示意圖(一)、本發明之再一較佳實施例之製造流程示意圖(二)、本發明之再一較佳實施例之製造流程示意圖(三)、本發明之再一較佳實施例之製造流程示意圖(四)、本發明之再一較佳實施例之製造流程示意圖(五)、本發明之再一較佳實施例之製造流程示意圖(六)、本發明之再一較佳實施例之製造流程示意圖(七)、本發明之再一較佳實施例之製造流程示意圖(八)、本發明之再一較佳實施例之製造流程示意圖(九)、本發明之再一較佳實施例之製造流程示意圖(十)、及本發明之再一較佳實施例之製造流程示意圖(十一)。如圖所示：係本發明再一實施例之製造方法。首先，使用RCA潔淨法清洗與去氧化層溶液，如氫氟酸稀釋液去除一矽或鍺基板301上之氧化層，去氧化層後之矽或鍺基板301如第3A圖所示。然後，將此基板送入磊晶成長室，進行以高溫去除表面殘留之氧化物，溫度約在700~1000℃下持續一個小時，接續以超高真空分子束磊晶之強化遷移分子束磊晶法，在300℃，五三比約10之下，於該矽或鍺基板101上成長一30埃之 砷化鎵(GaAs)作為成核層302，如第3B圖所示。接著在480℃下於該成核層302上成長一500埃之砷銻化鎵(GaAsxSb1-x，且x不為0)作為第一漸變層303，如第3C圖所示。繼之，在480℃下於該第一漸變層303上成長一500埃之GaAsxSb1-x(其中此x值小於第一漸變層之x值)作為第二漸變層304，如第3D圖所示。再繼之，在480℃下於該第二漸變層304上成長一500埃之GaAsxSb1-x(其中此x值小於第二漸變層之x值)作為第三漸變層305，如第3E圖所示。之後，在570℃下於該第三漸變層305上成長1微米之銻化鋁鎵(AlGaSb)作為一緩衝層306，如第3F圖所示。然後，於430℃下在該緩衝層306上成長一50埃之銻化銦鎵(InxGa1-xSb，x=0.4)作為通道層307，如第3G圖所示。接續如第3H、3I圖所示在該通道層307上成長一50埃AlGaSb之間隔層308以及一△鈹(Be)p型摻雜層309，最後如第3J、3K圖所示，在該△Bep型摻雜層309上成長一50埃之砷銻化銦鋁(InAlAsSb)作為覆蓋層310以及一20埃之砷化銦(InAs)作為歐姆接觸層311。
藉此，本發明係直接以砷化鎵(GaAs)作為成核層，接著以適合低溫成長之銻砷化鎵(GaAsSb)漸變層形成一變晶層結構作為矽基板或鍺基板與上方元件之整合結構，能避免鍺之擴散外，並且因銻砷化鎵適合於低溫成長可以保持良好結晶品質；此外由於銻化物有平坦化(Surfactant)之效果，可以得到較平坦之磊晶層，然後藉由任意調整砷與銻之比例將漸變層晶格常數轉晶至與上方磊晶層如砷化銦鋁(InAlAs)緩衝層、 銻化鋁鎵(AlGaSb)緩衝層或需整合元件之晶格常數接近之銻砷化鎵(GaAsSb)，亦可在此漸變層中加入鋁形成銻砷化鋁鎵(AlGaAsSb)，調整能帶，由於GaAs與矽基板以及每一層之間之晶格差異較少，可以避免銻化鎵(GaSb)在矽基板與鍺基板形成島狀成長之機會，每一層之厚度約5nm到2000nm，並藉由此變晶層不同砷銻成分之材料介面有效阻絕缺陷並釋放應力，最後在矽或鍺基板上完成半導體元件與矽或鍺基板之整合。
由此可見，本發明係具有下列優點，包括：
1.本發明不需要繁複之製程與材料，可以直接利用銻砷化鎵材料作為變晶層，降低現有元件層與基板因晶格常數差異釋放應力所造成之缺陷，可有效降低變晶層厚度至2微米以下，有利於整合三五族化合物半導體於矽基板與鍺基板。
2.本發明以砷化鎵材料作為鍺基板或矽基板上之成核層，之後依照元件材料之晶格常數任意調整銻砷化鎵變晶格常數，適合上方晶格常數介於5.43埃至6.48埃之任何材料與其形成半導體元件，並且可以避免因變晶層在基板上島狀成長模式所產生之面缺陷。
3.本發明在使用較薄之砷化鎵(GaAs)成核之後，接續以適合低溫成長之銻砷化鎵(GaAsSb)漸變層可獲得較好之結晶品質，並避免鍺之擴散行為而影響元件絕緣特性。
4.本發明為直接利用晶格不匹配之砷化鎵(GaAs)作為成核層直接釋放應力，可降低所需應力釋放之厚度。
5.本發明為整合各類電子元件與光電元件於矽與鍺基板之方法，因應其元件之晶格常數可做5.43埃到6.48埃之半導體材料成長。
綜上所述，本發明係一種應用於整合化合物半導體元件於矽或鍺基板之變晶層結構，可有效改善習用之種種缺點，係直接成長砷化鎵(GaAs)成核層與銻砷化鎵(GaAsSb)漸變層在矽基板或鍺基板上作為變晶層，避免島狀成長，以及所形成之面缺陷，得到一平坦磊晶層，並藉由不同銻含量變化釋放應力，抑制缺陷向元件延伸，降低上方元件載子與缺陷之非輻射複合與散射，改善在變晶層上方元件品質，並且，此變晶層適合低溫成長，且可有效避免下方鍺之擴散而影響變晶層之絕緣特性，造成額外漏電路徑，特別適合應用在高速元件以及光電元件與下方矽或鍺基板之整合，進而使本發明之產生能更進步、更實用、更符合使用者之所須，確已符合發明專利申請之要件，爰依法提出專利申請。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
101‧‧‧矽或鍺基板
102‧‧‧成核層
103‧‧‧第一漸變層
104‧‧‧第二漸變層
105‧‧‧第三漸變層
106‧‧‧緩衝層
107‧‧‧通道層
108‧‧‧間隔層
109‧‧‧摻雜層
110‧‧‧上間隔層
111‧‧‧覆蓋層
112‧‧‧歐姆接觸層
201‧‧‧矽或鍺基板
202‧‧‧成核層
203‧‧‧第一漸變層
204‧‧‧第二漸變層
205‧‧‧第三漸變層
206‧‧‧緩衝層
207‧‧‧通道層
208‧‧‧間隔層
209‧‧‧摻雜層
210‧‧‧上間隔層
211‧‧‧蝕刻停止層
212‧‧‧覆蓋層
301‧‧‧矽或鍺基板
302‧‧‧成核層
303‧‧‧第一漸變層
304‧‧‧第二漸變層
305‧‧‧第三漸變層
306‧‧‧緩衝層
307‧‧‧通道層
308‧‧‧間隔層
309‧‧‧摻雜層
310‧‧‧覆蓋層
311‧‧‧歐姆接觸層
第1A圖，係本發明之一較佳實施例之製造流程示意圖(一)。
第1B圖，係本發明之一較佳實施例之製造流程示意圖(二)。
第1C圖，係本發明之一較佳實施例之製造流程示意圖(三)。
第1D圖，係本發明之一較佳實施例之製造流程示意圖(四)。
第1E圖，係本發明之一較佳實施例之製造流程示意圖(五)。
第1F圖，係本發明之一較佳實施例之製造流程示意圖(六)。
第1G圖，係本發明之一較佳實施例之製造流程示意圖(七)。
第1H圖，係本發明之一較佳實施例之製造流程示意圖(八)。
第1I圖，係本發明之一較佳實施例之製造流程示意圖(九)。
第1J圖，係本發明之一較佳實施例之製造流程示意圖(十)。
第1K圖，係本發明之一較佳實施例之製造流程示意圖(十一)。
第1L圖，係本發明之一較佳實施例之製造流程示意圖(十二)。
第2A圖，係本發明之另一較佳實施例之製造流程示意圖(一)。
第2B圖，係本發明之另一較佳實施例之製造流程示意圖(二)。
第2C圖，係本發明之另一較佳實施例之製造流程示意圖 (三)。
第2D圖，係本發明之另一較佳實施例之製造流程示意圖(四)。
第2E圖，係本發明之另一較佳實施例之製造流程示意圖(五)。
第2F圖，係本發明之另一較佳實施例之製造流程示意圖(六)。
第2G圖，係本發明之另一較佳實施例之製造流程示意圖(七)。
第2H圖，係本發明之另一較佳實施例之製造流程示意圖(八)。
第2I圖，係本發明之另一較佳實施例之製造流程示意圖(九)。
第2J圖，係本發明之另一較佳實施例之製造流程示意圖(十)。
第2K圖，係本發明之另一較佳實施例之製造流程示意圖(十一)。
第2L圖，係本發明之另一較佳實施例之製造流程示意圖(十二)。
第3A圖，係本發明之再一較佳實施例之製造流程示意圖(一)。
第3B圖，係本發明之再一較佳實施例之製造流程示意圖(二)。
第3C圖，係本發明之再一較佳實施例之製造流程示意圖(三)。
第3D圖，係本發明之再一較佳實施例之製造流程示意圖(四)。
第3E圖，係本發明之再一較佳實施例之製造流程示意圖(五)。
第3F圖，係本發明之再一較佳實施例之製造流程示意圖(六)。
第3G圖，係本發明之再一較佳實施例之製造流程示意圖(七)。
第3H圖，係本發明之再一較佳實施例之製造流程示意圖(八)。
第3I圖，係本發明之再一較佳實施例之製造流程示意圖(九)。
第3J圖，係本發明之再一較佳實施例之製造流程示意圖(十)。
第3K圖，係本發明之再一較佳實施例之製造流程示意圖(十一)。
10‧‧‧流程一：單棟房屋模型簡化
步驟11‧‧‧結構分析
步驟12‧‧‧投影面產生
步驟13‧‧‧投影面簡化
步驟14‧‧‧投影面重組
步驟15‧‧‧特徵結構處理
20‧‧‧流程二：區域房屋模型簡化
步驟21‧‧‧平面分析
步驟22‧‧‧高差分析
步驟23‧‧‧合併運算

Claims (4)

  1. 一種在一特定材料上成長化合物半導體之變晶層結構，係包括：配置於一矽基板上之一成核層，其中該成核層係為砷化鎵(GaAs)成核層，其厚度係為100nm以下；以及緊鄰配置於該砷化鎵(GaAs)成核層上之數個漸變層，其中該數個漸變層係包括至少一為銻砷化鎵(GaAsSb)與銻磷化鎵(GaPSb)漸變層，該數個漸變層之總厚度係介於5nm~2000nm之間。
  2. 依申請專利範圍第1項所述之在一特定材料上成長化合物半導體之變晶層結構，其中，該成核層係可進一步為砷化鋁鎵(AlxGa1-xAs)、磷化鋁鎵(AlxGa1-xP)、砷磷化鋁鎵(AlxGa1-xPyAs1-y)、銻磷化鎵(GaPSb)或銻磷化鋁鎵(AlxGa1-xPySb1-y)，於其中x係為0x1，y係為0<y1，且磷之含量不為0，其厚度為100nm以下。
  3. 依申請專利範圍第1項所述之在一特定材料上成長化合物半導體之變晶層結構，其中，該數個漸變層中至少之一係進一步包含鋁，並且可為單層或多層不同銻成分漸增之銻砷化鋁鎵(AlxGa1-xAsySb1-y)或銻磷化鋁鎵(AlxGa1-xPySb1-y)，於其中x係為0x1，y係為0y<1。
  4. 依申請專利範圍第1項所述之在一特定材料上成長化合物半導體之變晶層結構，其中，該成核層與該漸變層之成長方式係可為分子束磊晶法或有機金屬氣相磊晶法，並且不限於同一種成長方式完成，其可為同一種方式或為互相搭配方式完成之。
TW101113873A 2012-04-18 2012-04-18 Used in the integration of compound semiconductor components in silicon or germanium substrate crystal structure TWI497569B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101113873A TWI497569B (zh) 2012-04-18 2012-04-18 Used in the integration of compound semiconductor components in silicon or germanium substrate crystal structure
US13/834,100 US20130277713A1 (en) 2012-04-18 2013-03-15 As/Sb Compound Semiconductors Grown on Si or Ge Substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101113873A TWI497569B (zh) 2012-04-18 2012-04-18 Used in the integration of compound semiconductor components in silicon or germanium substrate crystal structure

Publications (2)

Publication Number Publication Date
TW201344753A TW201344753A (zh) 2013-11-01
TWI497569B true TWI497569B (zh) 2015-08-21

Family

ID=49379287

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101113873A TWI497569B (zh) 2012-04-18 2012-04-18 Used in the integration of compound semiconductor components in silicon or germanium substrate crystal structure

Country Status (2)

Country Link
US (1) US20130277713A1 (zh)
TW (1) TWI497569B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508550B2 (en) * 2015-04-28 2016-11-29 International Business Machines Corporation Preparation of low defect density of III-V on Si for device fabrication
EP3133046A1 (en) * 2015-08-17 2017-02-22 IMEC vzw Al-poor barrier for ingaas semiconductor structure
TWI772587B (zh) 2018-12-28 2022-08-01 晶元光電股份有限公司 半導體元件
CN110061105B (zh) * 2019-04-10 2020-09-01 江西圆融光电科技有限公司 Led制备方法及led
US12094760B2 (en) * 2020-11-04 2024-09-17 International Business Machines Corporation High-transparency semiconductor-metal interfaces
CN113809172A (zh) * 2021-09-14 2021-12-17 中国电子科技集团公司第五十五研究所 一种硅基异质集成的InAlAs基HEMT结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4963949A (en) * 1988-09-30 1990-10-16 The United States Of America As Represented Of The United States Department Of Energy Substrate structures for InP-based devices
TW200832687A (en) * 2007-01-30 2008-08-01 Univ Nat Taiwan Ambient light sensor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304290A (ja) * 1992-04-28 1993-11-16 Nec Corp オーミック電極
US20020190270A1 (en) * 2001-06-18 2002-12-19 Motorola, Inc. Semiconductor structure for spacial power combining and method of fabrication
US6888179B2 (en) * 2003-04-17 2005-05-03 Bae Systems Information And Electronic Systems Integration Inc GaAs substrate with Sb buffering for high in devices
US20090078308A1 (en) * 2007-09-24 2009-03-26 Emcore Corporation Thin Inverted Metamorphic Multijunction Solar Cells with Rigid Support
US20080217652A1 (en) * 2006-10-24 2008-09-11 Keh-Yung Cheng Growth of AsSb-Based Semiconductor Structures on InP Substrates Using Sb-Containing Buffer Layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4963949A (en) * 1988-09-30 1990-10-16 The United States Of America As Represented Of The United States Department Of Energy Substrate structures for InP-based devices
TW200832687A (en) * 2007-01-30 2008-08-01 Univ Nat Taiwan Ambient light sensor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Yoshitaka Okada et al.，"Growth of GaAs and AlGaAs on Si Substrates by Atomic Hydrogen-Assisted MBE (H-MBE) for Solar Cell Applications"，IEEE，1994年，Vol.2，pp.1701-1704(1994/12/09) *

Also Published As

Publication number Publication date
US20130277713A1 (en) 2013-10-24
TW201344753A (zh) 2013-11-01

Similar Documents

Publication Publication Date Title
TWI497569B (zh) Used in the integration of compound semiconductor components in silicon or germanium substrate crystal structure
JP5627649B2 (ja) 窒化物半導体結晶層の製造方法
JP5117588B2 (ja) 窒化物半導体結晶層の製造方法
TWI285436B (en) Solar cell with superlattice structure and fabricating method thereof
US9799737B2 (en) Method for forming group III/V conformal layers on silicon substrates
US10367065B2 (en) Device isolation for III-V substrates
US9105464B2 (en) Semiconductor structure with rare earth oxide
TW201344758A (zh) 半導體裝置及其製造方法
JP2011518443A (ja) シリコン上にバッファ層構造を形成する方法および当該方法により形成された構造
US9780173B2 (en) High aspect ratio trapping semiconductor with uniform height and isolated from bulk substrate
US20140264375A1 (en) Lattice mismatched heterojunction structures and devices made therefrom
TWI407575B (zh) A semiconductor device, a method for manufacturing the same, and a solar battery
JP2010225870A (ja) 半導体素子
JP6322044B2 (ja) Ｉｉｉ−ｖ族デバイスおよびその製造方法
KR20170095912A (ko) 잔류 변형의 상쇄균형화를 제공하는 ｉｉｉ족-ｖ족 재료와 규소 웨이퍼 사이의 재료 계면의 에피텍셜 성장 방법
CN210349843U (zh) 一种应用于高电子迁移率晶体管的缓冲层结构和材料结构
US8846503B1 (en) Self-aligned and lateral-assembly method for integrating heterogeneous material structures on the same plane
JPH098285A (ja) ヘテロ接合半導体デバイス
TW202201798A (zh) 半導體結構及具有半導體結構的高電子遷移率電晶體裝置
Loke et al. In0. 3Ga0. 7As heterojunction bipolar transistor grown on GeSi substrate for high-frequency application
CN109473525A (zh) 一种氮化镓基发光二极管外延片及其制作方法
TWI472028B (zh) 具有成核層以防止iii-v族材料在ｉｖ族或ｉｖ－ｉｖ族材料上的介面充電的半導體結構
TWI495099B (zh) 具高電流增益之異質接面雙極電晶體結構及其製程方法
CN115548146B (zh) 一种激光电池及其制备方法
US20140057385A1 (en) Iii-v photovoltaic element and fabrication method

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees