JP2010016390A - グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス - Google Patents

グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス Download PDF

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Abstract

【課題】緩和III−Ｖ族またはII−VI族マテリアルオンインシュレータの製造方法の提供。
【解決手段】緩和Ｓｉ１−ｙＧｅｙ層１０４を有する半導体構造の形成プロセスは、第１の基板上へのグレーデッドＳｉ１−ｘＧｅｘバッファ層１０２の堆積であって、前記Ｇｅ濃度ｘはゼロから値ｙまで増加するものである堆積、緩和Ｓｉ１−ｙＧｅｙ層１０４の堆積、前記緩和Ｓｉ１−ｙＧｅｙ層１０４中にイオンを導入して第１のヘテロ構造を規定、前記第１のヘテロ構造を第２の基板１０８に接合して第２のヘテロ構造を規定、および前記導入されたイオンの領域での前記第２のヘテロ構造の分割であって、前記緩和Ｓｉ１−ｙＧｅｙ層１０４の表層部分は前記第２の基板上１０８に残るものである分割を含む。
【選択図】図１Ｂ

Description

（優先権情報）
本出願は、２０００年８月１６日に提出された仮出願第６０／２２５，６６６号からの優先権を主張する。
本発明は、種々のエレクトロニクスまたはオプトエレクトロニクス用途向けの緩和Ｓｉ１−ｘＧｅｘオンインシュレータ（ＳＧＯＩ）汎用基板の製造、および単結晶のIII−Ｖ族またはII−VI族マテリアルオンインシュレータ基板の製造に関する。
緩和Ｓｉ１−ｘＧｅｘオンインシュレータ（ＳＧＯＩ）は、従来のＳＯＩ技術とディスラプティブＳｉＧｅ技術との、二つの先進的な技術のもつ効果を組み合わせたものであるためきわめて有望な技術である。ＳＯＩ構成によって絶縁性基板に伴う種々の利点がもたらされる、すなわち寄生容量の低減、アイソレーションの促進、およびショートチャネル効果の低減等である。高移動度の歪みＳｉＭＯＳデバイス、歪みＳｉ１−ｘＧｅｘＭＯＳデバイス、または歪みＧｅＭＯＳデバイスをＳＧＯＩ基板上に作製することができる。
また、その他のIII−Ｖ族オプトエレクトロニクスデバイスについても、そのIII−Ｖ族材料と緩和Ｓｉ１−ｘＧｅｘとの格子定数を一致させることによってＳＧＯＩ基板に集積することができる。例えば、ｘが１もしくは１に近い、Ｓｉ１−ｘＧｅｘオンインシュレータ上にＧａＡｓ層を成長させることができる。ＳＧＯＩは、高速かつ低消費電力のエレクトロニクスまたはオプトエレクトロニクス用途向けの究極のプラットフォームとして機能し得る。
先行技術においてＳＧＯＩは数種の方法により作製されている。ある方法では、酸素注入によるセパレーション（ＳＩＭＯＸ）技術を用いてＳＧＯＩが作製される。大量の酸素注入によって高濃度の酸素がＳｉ１−ｘＧｅｘ層に埋め込まれ、次いで高温（例えば、１３５０℃）アニールによってこの層が埋め込み酸化膜（ＢＯＸ）層に変換されていた。例えば、非特許文献１および非特許文献２を参照されたい。一つの大きな問題点として、生じたＳｉ１−ｘＧｅｘ膜およびＢＯＸの品質の問題がある。さらに、高温アニール時のＧｅの偏析によって最大のＧｅ組成が低い値に制限されてしまうことがある。
特許文献１および特許文献２に、従来のＳｉオンインシュレータ（ＳＯＩ）基板を可とう性基板として用いた、第２の方法が記載されている。このプロセスでは、最初に歪みＳｉ１−ｘＧｅｘ層が薄いＳＯＩ基板上に堆積される。アニール処理によって、歪みは下層のシリコン薄膜に移り、表層のＳｉ１−ｘＧｅｘ膜を緩和させる。最終構造は緩和ＳｉＧｅ／歪みＳｉ／インシュレータとなり、理想的なＳＧＯＩ構造ではない。構造中のシリコン層は不要であり、該シリコン層上に形成されたデバイスの性能を劣化させる可能性がある。例えば、この歪みＳｉ上に寄生バックチャネルが形成される、あるいは歪みＳｉとＳｉＧｅ層との間のバンドギャップのオフセットのために望ましくない電子の閉じ込めが生じる可能性がある。
特許文献３および特許文献４に、同様のＳＧＯＩ構造すなわち歪み層／緩和ＳｉＧｅ／Ｓｉ／インシュレータ構造の形成についての記載がある。この構造は、ウェハ接合およびＰ＋＋層をエッチング停止層に用いたエッチバックプロセスによって作製されている。上記構造におけるシリコン層の存在はＳｉインシュレータウェハの接合を容易にするためのものであるが、理想的なＳＧＯＩ基板のためには不要なものである。この場合も、このシリコン層はその上に形成されたデバイスの性能を劣化させる可能性がある。例えば、この歪みＳｉ上に寄生バックチャネルが形成される、あるいは歪みＳｉとＳｉＧｅ層との間のバンドギャップのオフセットのために望ましくない電子の閉じ込めが生じる可能性がある。さらに、この特許に記載された第１のグレーデッドＳｉ１−ｙＧｅｙ層のｙ値が０．２より大きい場合は、前述の構造中のＰ＋＋エッチング停止層は実際には用をなさない。特許文献５に記載されているように、ｙが０．２より大きい場合のＳｉ１−ｙＧｅｙは、ＫＯＨおよびＴＭＡＨの両方に対してきわめて良好なエッチング停止層となることが研究実験結果から明らかにされている。したがって、ＫＯＨではこの特許に記載されている第１のグレーデッドＳｉ１−ｙＧｅｙ層および第２の緩和ＳｉＧｅ層を除去することができない。
その他の試みとして、ＳＯＩ（シリコンオンインシュレータ）基板上に堆積された非晶質Ｓｉ１−ｘＧｅｘ層の再結晶がある。この場合も理想的なＳＧＯＩ基板とはならず、シリコン層は不要であってその上に形成されたデバイスの性能を劣化させる可能性がある。非特許文献３を参照されたい。生じたＳｉＧｅ膜の緩和および生じた構造の品質が主眼となっている。
米国特許第５，４６１，２４３号明細書 米国特許第５，７５９，８９８号明細書 米国特許第５，９０６，９５１号明細書 米国特許第６，０５９，８９５号明細書 国際公開第第ＷＯ９９／５３５３９号パンフレット
２０００年発行のＭｉｚｕｎｏらによるＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、Ｖｏｌ．２１、Ｎｏ．５、２３０〜２３２頁 １９９９年発行のＩｓｈｉｌａｗａらによるＡｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．７５、Ｎｏ．７、９８３〜９８５頁 ２０００年発行のＹｅｏらによるＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、Ｖｏｌ．２１、Ｎｏ．４、１６１〜１６３頁
以上から、簡単な緩和ＳＧＯＩ基板の作製方法、高品質のＳＧＯＩおよびその他のIII−Ｖ族マテリアルオンインシュレータの作製方法、および広範囲の材料を転写する方法が必要である。
本発明により、広範囲の高品質材料を作製するための改良された方法が提供される。特に、緩和Ｓｉ１−ｘＧｅｘオンインシュレータ（ＳＧＯＩ）基板またはＧａＡｓオンインシュレータなどの緩和III−Ｖ族またはII−VI族マテリアルオンインシュレータについて述べる。高品質な単結晶の、緩和ＳｉＧｅ層、緩和Ｇｅ層、または他の緩和III−Ｖ族材料層を、グレーデッドＳｉ１−ｘＧｅｘエピタキシャル成長法を用いてシリコン基板上に成長させる。上記層の薄膜が、ウェハ接合および水素イオン注入を用いたウェハ分割によって酸化膜付ハンドルウェハに転写される。本発明ではグレーデッドＳｉ１−ｘＧｅｘバッファ構造が使用されており、それによってプロセスの簡素化および改良がなされている。
また本発明によって、広範囲のデバイス材料を安価なシリコン基板に集積することを可能にする方法が提供される。例えば、この方法によって広範囲のＧｅ濃度を有するＳｉ１−ｘＧｅｘオンインシュレータの作製が可能になると共に、ＧａＡｓ，ＡｌＡｓ，ＺｎＳｅ、およびＩｎＧａＰなどの多くのIII−Ｖ族またはII−VI族材料のマテリアルオンインシュレータの作製が可能になる。本発明のグレーデッドＳｉ１−ｘＧｅｘバッファの使用により、転位欠陥がほとんどない、高品質な材料の作製および転写が可能になる。一例においては、グレーデッドバッファ中の所定領域が自然エッチング停止層としての働きをする、ＳｉＧｅ構造を用いてＳＧＯＩが作製される。
本発明は、単結晶半導体層を作製するプロセスおよび方法を提供するものである。典型的な一実施形態では、グレーデッドＳｉ１−ｘＧｅｘ（ｘは０からｙまで増加する）を第１のシリコン基板上に堆積し、次いで緩和Ｓｉ１−ｙＧｅｙ層、薄い歪みＳｉ１−ｚＧｅｚ層、および別の緩和Ｓｉ１−ｙＧｅｙ層を堆積する。この後、水素イオンを歪みＳｉ１−ｚＧｅｚ層中に導入する。緩和Ｓｉ１−ｙＧｅｙ層を第２の酸化膜付基板に接合する。アニール処理によって接合対を歪みＳｉ層の位置で分割し、それによって第２の緩和Ｓｉ１−ｙＧｅｙ層を前記第２の基板上に残す。
別の典型的実施形態では、Ｇｅ濃度ｘが０から１まで増加する、グレーデッドＳｉ１−ｘＧｅｘが第１のシリコン基板上に堆積される。この後、緩和ＧａＡｓ層を緩和Ｇｅバッファ上に堆積する。ＧａＡｓの格子定数はＧｅに近いので、ＧａＡｓは、転位欠陥がほとんどない、高い品質を備えている。水素イオンは緩和ＧａＡｓ層中に選択された深さで導入される。緩和ＧａＡｓ層は第２の酸化膜付基板に接合される。アニール処理によって接合対を水素イオンリッチ層の位置で分割し、それによって緩和ＧａＡｓ層の上部を前記第２の基板上に残す。
本発明によるＳＧＯＩ基板の作製プロセスを示すブロック図である。 本発明によるＳＧＯＩ基板の作製プロセスを示すブロック図である。 本発明によるＳＧＯＩ基板の作製プロセスを示すブロック図である。 接合後の状態のウェハ対の赤外線透過像（２Ａ）及び分割後の最終のＳＧＯＩ基板の赤外線透過像（２Ｂ）である。 埋め込み酸化膜の表面に転写されたＳｉＧｅ層のＴＥＭ断面図である。 表面粗さを表す、転写されたＳＧＯＩ基板のＡＦＭ像である。 本発明による種々の典型的実施形態の半導体構造のブロック図である。 本発明による種々の典型的実施形態の半導体構造のブロック図である。 本発明による種々の典型的実施形態の半導体構造のブロック図である。 本発明による種々の典型的実施形態の半導体構造のブロック図である。
層転写によってＳＧＯＩを作成するプロセスの一例を述べる。実験は２段階で行った。第１段階では、ヘテロエピタキシャルＳｉＧｅ層がグレーデッドエピタキシャル成長法により形成される。４インチのＳｉ（１００）ドナーウェハ１００を出発基板として、リニアなステップ式の組成をもつグレーデッドＳｉ１−ｘＧｅｘバッファ１０２が、ＣＶＤを用いてＧｅ濃度をゼロから２５％まで増加させることにより堆積される。次いで、図１Ａに示すように、最終のＧｅ組成を有する、２．５μｍの緩和Ｓｉ０．７５Ｇｅ０．２５キャップ層１０４が堆積される。
緩和ＳｉＧｅキャップ層は、グレーデッドバッファがＳｉと緩和ＳｉＧｅ間の格子不整合を吸収するため、転位欠陥密度がきわめて低い（１×１０ ６ ／ｃｍ２）、高い品質を備えている。この高品質のＳｉＧｅの薄層が最終のＳＧＯＩ構造に転写される。成長後の状態の緩和ＳｉＧｅ層の表面は、グレーデッド層の界面での不整転位によって生成される下地の歪み場のために、約１１ｎｍ乃至１５ｎｍの大きな面粗度を示す。このため、化学的機械的研磨（ＣＭＰ）により表面が平滑化される。第２段階では、ドナーウェハに水素イオンを注入して（１００ｋｅＶ、５×１０１６Ｈ＋／ｃｍ２）埋め込み水素リッチ層を形成する。変性ＲＣＡ溶液中での表面洗浄工程の後、図１Ｂに示すように、このウェハを室温で酸化膜１０６付Ｓｉハンドルウェハ１０８に接合する。
ウェハ接合は主要な工程の一つであり、後続の次工程での層転写に耐えるために接合エネルギは十分に強くなくてはならない。良好な接合を行うには、平坦な表面および高い親水性表面が接合前に必要である。一方、最終の接合構造中の埋め込み酸化膜は、その上に作製される最終のデバイスに影響を及ぼすために、良好な電気的性質を有することが要求される。従来のＳｉ膜転写では、通常ドナーウェハ表面の熱酸化膜がＨ＋注入およびウェハ接合前に使用されて、完成後のシリコンオンインシュレータ構造中の埋め込み酸化膜となっている。
Ｓｉドナーウェハの熱酸化膜は、良好な電気的性質および平坦な表面を有し、かつハンドルウェハにきわめてよく接合することから、上記要求を全て満たしている。しかし、Ｓｉと異なり、ＳｉＧｅ膜の酸化は劣悪な熱酸化膜品質の原因となり、さらに酸化時のＧｅの偏析もＳｉＧｅ膜の劣化をもたらす。したがって、ＳｉＧｅの熱酸化膜はＳＧＯＩの作製にとって適当でない。典型的な一実施形態では、ＳｉＧｅ膜は酸化膜付Ｓｉハンドルウェハに直接接合される。ハンドルウェハ中の高品質の熱酸化膜が最終のＳＧＯＩ構造中の埋め込み酸化膜となる。
ＣＭＰ工程後平坦な表面が得られると、ＳｉＧｅウェハは洗浄工程に供せられる。Ｓｉと比較した場合のＳｉＧｅ膜の難しさの一つに、ＲＣＡ１溶液中のＮＨ４ＯＨによってＳｉよりもＧｅが速くエッチングされるため、標準的なＲＣＡ洗浄ではＳｉＧｅ表面が粗面になってしまうことがある。粗面になると、ハンドルウェハとの接合時に接触領域が減少するので、結合が弱くなる。本典型的実施形態では、Ｈ２ＳＯ４／Ｈ２Ｏ２溶液をＲＣＡ１の替わりに用いており、この溶液は後続の接合後の炉中アニールのための洗浄プロセスの要求を満たすものである。Ｈ２ＳＯ４−Ｈ２Ｏ２洗浄後のＳｉＧｅ表面はＲＣＡ１に比べて良好な表面粗さを示している。
この修正された洗浄手順の後、ＳｉＧｅウェハを希釈ＨＦ溶液中に浸責して古い自然酸化膜を除去する。この後、このウェハをＤＩウォータ(DI water)中で十分にリンスして、高活性の、新鮮な新自然酸化膜層を形成することにより表面を親水性にする。スピン乾燥の後、ＳｉＧｅウェハは室温で酸化膜付ハンドルウェハに接合され、その後６００℃で３時間アニールされる。アニールの間に接合対は埋め込み水素リッチ層に沿って二枚のシートに分割され、薄い緩和Ｓｉ０．７５Ｇｅ０．２５膜１１０がハンドルウェハに転写されて、図１Ｂに示すような、ＳＧＯＩ基板１１２が得られる。最終の８５０℃アニールによりＳｉ０．７５Ｇｅ０．２５とＳｉＯ２との結合が強化される。この後、図１Ｃに示すように、デバイス層１１４がＳＧＯＩ基板１１２上に加工形成される。
図２Ａおよび２Ｂは、それぞれ結合後の状態のウェハ対および分割後の最終のＳＧＯＩ基板の赤外線透過像である。転写後の状態のＳＧＯＩ基板の表面を調べるために、透過電子顕微鏡（ＴＥＭ）および原子間力顕微鏡（ＡＦＭ）を使用した。図３のＴＥＭ断面図は、５５０ｎｍの埋め込み酸化膜（ＢＯＸ）の表面に転写された約６４０ｎｍのＳＩＧｅ層を示したものである。また、損傷深さ約１００ｎｍの表面損傷が分割表面において明確に観察される。
図４に、ＡＦＭによる、転写後の状態のＳＧＯＩの５×５μｍ２の範囲における１１．３ｎｍの表面粗さを示す。このデータは、スマートカット(smart‐cut)プロセスによる転写後の状態のシリコン膜のデータと同様であり、約１００ｎｍの表面層を最終のＣＭＰ工程で除去する必要があることを示唆している。
ＳｉＧｅ膜の転写後、薄い緩和ＳｉＧｅ膜のみを取り除くと、このドナーウェハは再びドナーウェハとして使用することができる。この汎用ＳＧＯＩ基板を出発基板にして、図１Ｃに示すように、一つ以上のデバイス層を表面に成長させることによって種々のデバイス構造を実現することができる。このＳＧＯＩ基板の表面に歪みＳｉ層を成長させ、次いで歪みＳｉチャネルデバイスを作製することにより、電気的評価が向上する。
接合強度は本発明のプロセスにとって重要なものである。種々の条件下での接合前のＳｉＧｅ膜の表面粗さを調べるためにＡＦＭ測定を実施した。成長後の状態の緩和ＳｉＧｅ層の表面は約１１ｎｍ乃至１５ｎｍの大きい面粗度を有しているため、平滑な表面および良好な接合強度を得るために要するＳｉＧｅ表面の研磨時間はどの程度か、を調べるための実験を行った。数枚の同一形状の緩和Ｓｉ０．７５Ｇｅ０．２５膜付の４インチＳｉウェハを、異なる時間毎に最適化された研磨条件でＣＭＰ処理した。ＡＦＭを用いて、１０μｍ×１０μｍの範囲で測定した表面微小粗さＲＭＳは、２分、４分、および６分間ＣＭＰ処理されたウェハに対して、それぞれ５．５Å，４．５Å、および３．８Åであった。同一形状のハンドルウェハへの接合後、評価した接合強度はＲＭＳの減少にしたがって増加していた。良好な強度を得るためには６分のＣＭＰ時間が必要である。
別の実験では、緩和Ｓｉ０．７５Ｇｅ０．２５膜の付いた二つの同一形状の４インチＳｉウェハを８分間ＣＭＰ処理した。Ｈ２ＳＯ４：Ｈ２Ｏ２溶液中の２回の洗浄工程および希釈ＨＦ溶液中での一回の洗浄工程の後、一方のウェハを新しいＨ２ＳＯ４：Ｈ２Ｏ２（３：１）溶液中に、他方のウェハを新しいＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ（１：１：５）すなわち従来のＲＣＡ１溶液中に、共に１５分間浸責させた。それによって得られたウェハをＡＦＭを用いて評価した。Ｈ２ＳＯ４：Ｈ２Ｏ２溶液処理後のウェハは１μｍ×１μｍの範囲で２Åの表面粗さＲＭＳを示し、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ処理後のウェハは４．４Åを示した。明らかに、従来のＲＣＡ洗浄はＳｉＧｅ表面を著しく粗面にし、Ｈ２ＳＯ４：Ｈ２Ｏ２をＳｉＧｅ洗浄用に用いるべきである。
さらに別の実験では、洗浄手順は接合前に最適化される。ＳｉＧｅウェハを酸化膜付ハンドルウェハに直接接合する（ＳｉＧｅと酸化膜との接合）ために、数種の異なる洗浄手順を評価した。Ｈ２ＳＯ４：Ｈ２Ｏ２（２〜４：１）溶液処理後のＤＩウォータリンスおよびスピン乾燥によって良好な接合強度が得られることが明らかになった。あるいは、ＳｉＧｅウェハ上に酸化膜層を堆積した後その酸化膜層をＣＭＰ処理してもよい。この場合、ＳｉＧｅ／酸化膜が酸化膜付ハンドルウェハに接合される、すなわち酸化膜と酸化膜との接合になる。種々の洗浄手順の中で、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ洗浄およびＤＩウォータリンス後の、希釈ＨＦ処理、ＤＩウォータリンス、およびスピン乾燥によってきわめて良好な接合強度が得られることが判明した。
図５は、本発明による半導体構造５００の典型的一実施形態のブロック図である。グレーデッドＳｉ１−ｘＧｅｘバッファ層５０４をシリコン基板５０２上に成長させる。この場合Ｇｅ濃度ｘはゼロから値ｙまでステップ式に増加し、ｙは０から１までのある選択された値を有する。この後、第２の緩和Ｓｉ１−ｙＧｅｙ層５０６を堆積し、この層に水素イオンを、注入エネルギを調整することによって選択された深さで注入して、埋め込み水素リッチ層５０８を形成する。このウェハを洗浄し、酸化膜付ハンドルウェハ５１０に接合する。５００〜６００℃のアニール処理によって、この接合対を水素リッチ層５０８の位置で分割する。この結果、緩和Ｓｉ１−ｙＧｅｙ層５０６の上部が酸化膜付ハンドルウェハ上に残り、ＳＧＯＩ基板が形成される。以上の記述には、ｙ＝１の場合のＧｅオンインシュレータの作製も含まれている。
接合前のウェハ洗浄工程において、標準的なシリコン表面用のＲＣＡ洗浄が一部修正される。標準のＲＣＡ１溶液中のＮＨ４ＯＨによってＳｉよりも速くＧｅがエッチングされるため、ＳｉＧｅ表面は粗くなり接合が弱くなる。Ｈ２ＳＯ４／Ｈ２Ｏ２溶液がＲＣＡ１の替わりに使用され、この溶液は後続の接合後の炉中アニールのための洗浄プロセスの要求を満たすものである。Ｈ２ＳＯ４／Ｈ２Ｏ２洗浄後のＳｉＧｅ表面はＲＣＡ１洗浄に比べて良好な表面粗さを示した。修正ＲＣＡ洗浄の後、ウェハは別の新鮮なＨ２ＳＯ４／Ｈ２Ｏ２溶液に１０乃至２０分間浸責される。Ｈ２ＳＯ４／Ｈ２Ｏ２処理によってＳｉＧｅ表面は親水性にされる。ＤＩウォータでのリンスおよびスピン乾燥後、ＳｉＧｅウェハは直ちに室温で酸化膜付ハンドルウェハに接合され、次いでウェハ分割のために５００〜６００℃でアニールされる。
図６は半導体構造６００の別の典型的実施形態のブロック図である。構造６００は、シリコン基板６０２上に成長させたグレーデッドＳｉ１−ｘＧｅｘバッファ層６０４を含み、この場合Ｇｅ濃度ｘはゼロから１まで増加する。この後、緩和純Ｇｅ層６０６およびＧａＡｓ層などのIII−Ｖ族材料層６０８をＧｅ層上にエピタキシャル成長させる。このＧａＡｓ層６０８中に水素イオンを、注入エネルギを調整することによって選択された深さで注入して、埋め込み水素リッチ層６１０を形成する。このウェハを洗浄して、酸化膜付ハンドルウェハ６１２に接合する。アニール処理によって、この接合対を水素リッチ層６１０の位置で分割する。この結果、ＧａＡｓ層６０８の上部が酸化膜付ハンドルウェハ上に残り、ＧａＡｓオンインシュレータ基板が形成される。
図７は半導体構造７００のさらに別の典型的実施形態のブロック図である。グレーデッドＳｉ１−ｘＧｅｘバッファ層７０４をシリコン基板７０２上に成長させる。この場合Ｇｅ濃度ｘはゼロから選択値ｙまで増加し、ｙは０．２より小さい。ｚが０．２から０．２５までの範囲の、第２の緩和Ｓｉ１−ｚＧｅｚバッファ層７０６を堆積させる。グレーデッドＳｉ１−ｘＧｅｘバッファ層７０４中に水素イオンを選択された深さで注入して、層７０４内に埋め込み水素リッチ層７０８を形成する。このウェハを洗浄して、酸化膜付ハンドルウェハ７１０に接合する。５００〜６００℃のアニール処理によって、この接合対を水素リッチ層７０８の位置で分割する。
この結果、グレーデッドＳｉ１−ｘＧｅｘバッファ層７０４の上部および緩和Ｓｉ１−ｚＧｅｚバッファ層７０６が酸化膜付ハンドルウェハ７１０上に残る。この後、残ったグレーデッドＳｉ１−ｘＧｅｘバッファ層７０４をＫＯＨまたはＴＭＡＨのいずれかによって選択的にエッチングする。ＫＯＨおよびＴＭＡＨは、ｘが０．２より小さい場合はＳｉ１−ｘＧｅｘを高速でエッチングするが、ｘが０．２より大きい場合はエッチング速度はきわめて遅くなる。したがって、グレーデッドＳｉ１−ｘＧｅｘバッファ層７０４を選択的にエッチングして、緩和Ｓｉ１−ｚＧｅｚ層７０６を絶縁性基板７１０上に残すことで、緩和ＳＧＯＩ基板を形成することができる。このプロセスにおいては、最終のＳＧＯＩ構造上の緩和Ｓｉ１−ｚＧｅｚ膜７０６の厚さは膜成長によって規定される。このことはいくつかのアプリケーションにおいて望ましいことである。
図８は半導体構造８００のさらに別の典型的実施形態のブロック図である。グレーデッドＳｉ１−ｘＧｅｘバッファ層８０４をシリコン基板８０２上に成長させる。この場合Ｇｅ濃度ｘはゼロから、０から１までのある選択された値ｙまで増加する。第２の緩和Ｓｉ１−ｙＧｅｙ層８０６を堆積させ、続いて歪みＳｉ１−ｚＧｅｚ層８０８および別の緩和Ｓｉ１−ｙＧｅｙ層８１０を堆積させる。層８０６，８０８、および８１０の厚さ、および値ｚは、Ｓｉ１−ｚＧｅｚ層８０８が平衡歪み状態下にあり、一方Ｓｉ１−ｙＧｅｙ層８０６および８１０は緩和状態のままであるように選択される。一つのオプションとして、歪みＳｉ１−ｚＧｅｚ層８０８中に水素イオンを導入して、水素リッチ層８１２を形成することも可能である。このウェハを洗浄して、酸化膜付ハンドルウェハ８１４に接合する。この後、接合対は歪みＳｉ１−ｚＧｅｚ層８０８に沿って分離される。
層は歪みによって脆弱になるため、分離時にこの層に沿って割れが伝播する。分離は種々の方法によって実施可能であり、例えば、機械的力を用いたり、前述と同じく水素導入時の５００〜６００℃のアニール処理によって行うことができる。例えば、共に本願に援用して引用する、米国特許第６，０３３，９７４号および第６，１８４，１１１号を参照されたい。この結果、緩和Ｓｉ１−ｙＧｅｙ層８１０が酸化膜付ハンドルウェハ上に残り、緩和ＳＧＯＩ基板が形成される。層８０６，８０８、および８１０の厚さ、および値ｚは、Ｓｉ１−ｚＧｅｚ層８０８中に望ましい量の転位が存在し、一方表層のＳｉ１−ｙＧｅｙ層８１０は緩和状態のままで、高品質を有し、かつ転位欠陥がほとんどないように選択される。
この後、Ｓｉ１−ｚＧｅｚ層８０８中の転位欠陥は、後続のイオン導入工程において水素トラップセンターとして作用する。水素イオンは、イオン注入、イオン拡散、または電解充電(electrolytic charging)によるドリフトなどの、種々の方法により導入される。ｚの値は、残ったＳｉ１−ｚＧｅｚ層８０８をＫＯＨまたはＴＭＡＨによって選択的にエッチングすることができるように選択される。層８０６および８１０は、グレーデッドＳｉ１−ｘＧｅｘバッファ層８０４中のＧｅ濃度ｘがゼロから１まで増加するという条件下で、例えば純Ｇｅ、またはある種のIII−Ｖ族材料などの、他の材料であってもよい。
全てのセミコンダクタオンインシュレータ基板が前述の方法によって得られた後、さらに種々のデバイス層をこの基板表面に成長させることができる。再成長の前に、ＣＭＰを用いて表面の研磨を行うことも可能である。
いくつかの好適な実施形態に関連して本発明を図示および説明したが、本発明の範囲内で発明の形態および細部に種々の変更、省略、および追加を行うことができる。
以下、本発明の有利な態様を示す。
１．緩和Ｓｉ １−ｙ Ｇｅ ｙ 層を有する半導体構造の形成プロセスは、
第１の基板上へのグレーデッドＳｉ １−ｘ Ｇｅ ｘ バッファ層の堆積であって、前記Ｇｅ濃度ｘはゼロから値ｙまで増加するものである堆積、
緩和Ｓｉ １−ｙ Ｇｅ ｙ 層の堆積、
前記緩和Ｓｉ １−ｙ Ｇｅ ｙ 層中にイオンを導入して第１のヘテロ構造を規定、
前記第１のヘテロ構造を第２の基板に接合して第２のヘテロ構造を規定、
および前記導入されたイオンの領域での前記第２のヘテロ構造の分割であって、前記緩和Ｓｉ １−ｙ Ｇｅ ｙ 層の表層部分は前記第２の基板上に残るものである分割、を含むことを特徴とするプロセス。
２．上項１のプロセスはさらに、前記緩和Ｓｉ １−ｙ Ｇｅ ｙ 層の前記堆積工程の後、少なくとも一つのデバイス層または複数の集積回路デバイスを形成することを含むことを特徴とするプロセス。
３．上項２のプロセスにおいて、前記少なくとも一つのデバイス層は、歪みＳｉ、ｗ≠ｙである歪みＳｉ １−ｗ Ｇｅ ｗ 、歪みＧｅ、ＧａＡｓ、ＡｌＡｓ、ＺｎＳｅ、およびＩｎＧａＰの内の少なくとも一つを含むことを特徴とするプロセス。
４．上項１のプロセスはさらに、前記イオン導入工程前に絶縁層を形成することを特徴とするプロセス。
５．上項１のプロセスはさらに、前記イオン導入工程前に前記緩和Ｓｉ １−ｙ Ｇｅ ｙ 層を平坦化することを含むことを特徴とするプロセス。
６．上項１のプロセスにおいて、前記イオンは水素のＨ ＋ イオンまたはＨ ２＋ イオンを含むことを特徴とするプロセス。
７．上項１のプロセスはさらに、前記イオン導入工程後に前記緩和Ｓｉ １−ｙ Ｇｅ ｙ 層を平坦化することを含むことを特徴とするプロセス。
８．上項１のプロセスはさらに、前記接合工程前に、前記第１のヘテロ構造と前記第２の基板とを洗浄することを含むことを特徴とするプロセス。
９．上項１のプロセスにおいて、前記第２のヘテロ構造はアニールによって分割されることを特徴とするプロセス。
１０．上項１のプロセスにおいて、前記第２のヘテロ構造はアニールおよびアニール後の機械的力によって分割されることを特徴とするプロセス。
１１．上項１のプロセスはさらに、前記分割工程後、前記緩和Ｓｉ １−ｙ Ｇｅ ｙ 層の残部の表層部分を除去することを含むことを特徴とするプロセス。
１２．上項１のプロセスはさらに、前記分割工程後、少なくとも一つのデバイス層または複数の集積回路デバイスを形成することを含むことを特徴とするプロセス。
１３．上項１２のプロセスにおいて、前記少なくとも一つのデバイス層は、緩和Ｓｉ １−ｙ Ｇｅ ｙ 、歪みＳｉ、歪みＳｉ １−ｗ Ｇｅ ｗ 、歪みＧｅ，ＧａＡｓ，ＡｌＡｓ，ＺｎＳｅ、およびＩｎＧａＰの内の少なくとも一つを含むことを特徴とするプロセス。
１４．上項１のプロセスはさらに、前記分割工程後、残りの第１のヘテロ構造を再利用することを含むことを特徴とするプロセス。
１５．上項１のプロセスにおいて、前記第１の基板は単結晶シリコンを含むことを特徴とするプロセス。
１６．半導体層の形成プロセスは、
第１の基板上へのグレーデッドＳｉ １−ｘ Ｇｅ ｘ バッファ層の堆積であって、前記Ｇｅ濃度ｘはゼロから１まで増加するものである堆積、
緩和Ｇｅ層の堆積、
格子定数がＧｅにほぼ近い、別の材料を含む単結晶半導体層の形成、
前記半導体層中にイオンを導入して第１のヘテロ構造を規定、
前記第１のヘテロ構造を第２の基板に接合して第２のヘテロ構造を規定、
および前記導入されたイオンの領域での前記第２のヘテロ構造の分割であって、前記半導体層の表層部分は前記第２の基板上に残るものである分割、を含むことを特徴とするプロセス。
１７．上項１６のプロセスにおいて、前記半導体層は、ＧａＡｓ，ＡｌＡｓ，ＺｎＳｅ、およびＩｎＧａＰの内の一つを含むことを特徴とするプロセス。
１８．上項１６のプロセスはさらに、前記半導体層の前記形成工程後、少なくとも一つのデバイス層または複数の集積回路デバイスを形成することを含むことを特徴とするプロセス。
１９．上項１６のプロセスはさらに、前記イオン導入工程前に絶縁層を形成することを含むことを特徴とするプロセス。
２０．上項１６のプロセスはさらに、前記イオン導入工程前に前記半導体層を平坦化することを含むことを特徴とするプロセス。
２１．上項１６のプロセスにおいて、前記イオンは水素のＨ ＋ イオンまたはＨ ２＋ イオンを含むことを特徴とするプロセス。
２２．上項１６のプロセスはさらに、前記イオン導入工程後に前記半導体層を平坦化するステップを含むことを特徴とするプロセス。
２３．上項１６のプロセスはさらに、前記接合工程前に、前記第１のヘテロ構造と前記第２の基板とを洗浄することを含むことを特徴とするプロセス。
２４．上項１６のプロセスにおいて、前記第２のヘテロ構造はアニールによって分割されることを特徴とするプロセス。
２５．上項１６のプロセスにおいて、前記第２のヘテロ構造はアニールおよびアニール後の機械的力によって分割されることを特徴とするプロセス。
２６．上項１６のプロセスはさらに、前記分割工程後、前記第３の半導体層の残部の表層部分を除去することを含むことを特徴とするプロセス。
２７．上項１６のプロセスはさらに、前記分割工程後、少なくとも一つのデバイス層または複数の集積回路デバイスを形成することを含むことを特徴とするプロセス。
２８．上項１６のプロセスはさらに、前記分割工程後、残りの第１のヘテロ構造を再利用することを含むことを特徴とするプロセス。
２９．上項１６のプロセスにおいて、前記第１の基板は単結晶シリコンを含むことを特徴とするプロセス。
３０．緩和Ｓｉ １−ｚ Ｇｅ ｚ 層を有する半導体構造の形成プロセスは、
第１の基板上へのグレーデッドＳｉ １−ｘ Ｇｅ ｘ バッファ層の堆積であって、前記Ｇｅ濃度ｘはゼロからある選択値ｙまで増加し、ｙは０．２より小さいものである堆積、
緩和Ｓｉ １−ｚ Ｇｅ ｚ 層の堆積であって、ｚは０．２から０．２５までの範囲にある堆積、
前記緩和Ｓｉ １−ｙ Ｇｅ ｙ バッファ層中にイオンを導入して第１のヘテロ構造を規定、
前記第１のヘテロ構造を第２の基板に接合して第２のヘテロ構造を規定、
前記導入されたイオンの領域での前記第２のヘテロ構造の分割であって、第１のグレーデッドＳｉ １−ｘ Ｇｅ ｘ 層の上部および前記緩和Ｓｉ １−ｚ Ｇｅ ｚ 層は前記第２の基板上に残るものである分割、
および前記グレーデッドＳｉ １−ｘ Ｇｅ ｘ 層の残部の選択的エッチングであって、前記緩和Ｓｉ １−ｚ Ｇｅ ｚ 層は前記第２の基板上に残るものである選択的エッチング、を含むことを特徴とするプロセス。
３１．上項３０のプロセスはさらに、前記緩和Ｓｉ １−ｚ Ｇｅ ｚ 層の前記形成工程の後、少なくとも一つのデバイス層または複数の集積回路デバイスを形成することを含むことを特徴とするプロセス。
３２．上項３１のプロセスにおいて、前記少なくとも一つのデバイス層は、一つ以上の、歪みＳｉ、ｗ≠ｚである歪みＳｉ １−ｗ Ｇｅ ｗ 、および歪みＧｅを含むことを特徴とするプロセス。
３３．上項３０のプロセスはさらに、前記イオン導入工程前に絶縁層を形成することを特徴とするプロセス。
３４．上項３０のプロセスはさらに、前記イオン導入工程前に前記緩和Ｓｉ １−ｚ Ｇｅ ｚ 層を平坦化することを含むことを特徴とするプロセス。
３５．上項３０のプロセスにおいて、前記イオンは水素のＨ ＋ イオンまたはＨ ２＋ イオンを含むことを特徴とするプロセス。
３６．上項３０のプロセスはさらに、前記イオン導入工程後に前記緩和Ｓｉ １−ｚ Ｇｅ ｚ 層を平坦化することを含むことを特徴とするプロセス。
３７．上項３０のプロセスはさらに、前記接合工程前に、前記第１のヘテロ構造および前記第２の基板の両方を洗浄することを含むことを特徴とするプロセス。
３８．上項３０のプロセスにおいて、前記第２のヘテロ構造はアニールによって分割されることを特徴とするプロセス。
３９．上項３０のプロセスはさらに、前記エッチング工程後に、前記第２の緩和Ｓｉ １−ｚ Ｇｅ ｚ 層を平坦化することを含むことを特徴とするプロセス。
４０．上項３０のプロセスはさらに、前記エッチング工程後、少なくとも一つのデバイス層または複数の集積回路デバイスを形成することを含むことを特徴とするプロセス。
４１．半導体層の形成プロセスは、
第１の基板上へのグレーデッドＳｉ １−ｘ Ｇｅ ｘ バッファ層の堆積であって、前記Ｇｅ濃度ｘはゼロから値ｙまで増加するものである堆積、
緩和Ｓｉ １−ｙ Ｇｅ ｙ 層の堆積、
歪みまたは欠陥層の堆積、
緩和層の堆積、
前記歪みまたは欠陥層中にイオンを導入して第１のヘテロ構造を規定、
前記第１のヘテロ構造を第２の基板に接合して第２のヘテロ構造を規定、
および前記歪みまたは欠陥層の領域での前記第２のヘテロ構造の分割であって、前記緩和層は前記第２の基板上に残るものである分割、を含むことを特徴とするプロセス。
４２．上項４１のプロセスにおいて、前記歪みまたは欠陥層は、ｚ≠ｙである歪みＳｉ １−ｚ Ｇｅ ｚ 、または他のIII−Ｖ族材料のいずれかを含むことを特徴とするプロセス。
４３．上項４１のプロセスにおいて、前記緩和層または前記歪みまたは欠陥層は、ｗがｙに近いもしくは等しいものである緩和Ｓｉ １−ｗ Ｇｅ ｗ 、または、ｙが１に等しい場合に、Ｇｅ，ＧａＡｓ，ＡｌＡｓ，ＺｎＳｅ、およびＩｎＧａＰの内の一つのいずれかを含むことを特徴とするプロセス。
４４．上項４１のプロセスはさらに、前記緩和層の前記堆積工程後、少なくとも一つのデバイス層または複数の集積回路デバイスを形成することを含むことを特徴とするプロセス。
４５．上項４１のプロセスはさらに、前記イオン導入工程前に絶縁層を形成することを特徴とするプロセス。
４６．上項４１のプロセスはさらに、前記イオン導入工程前に前記緩和層を平坦化することを含むことを特徴とするプロセス。
４７．上項４１のプロセスにおいて、前記イオンは水素のＨ ＋ イオンまたはＨ ２＋ イオンを含むことを特徴とするプロセス。
４８．上項４１のプロセスはさらに、前記イオン導入工程後に前記緩和層を平坦化することを含むことを特徴とするプロセス。
４９．上項４１のプロセスはさらに、前記接合工程前に、前記第１のヘテロ構造と前記第２の基板とを洗浄することを含むことを特徴とするプロセス。
５０．上項４１のプロセスにおいて、前記第２のヘテロ構造はアニールによって分割されることを特徴とするプロセス。
５１．上項４１のプロセスはさらに、前記分割工程後、前記歪みまたは欠陥層の両残部の一方、および前記緩和層の表層部分を除去することを含むことを特徴とするプロセス。
５２．上項４１のプロセスはさらに、前記分割工程後、少なくとも一つのデバイス層または複数の集積回路デバイスを形成することを含むことを特徴とするプロセス。
５３．上項４１のプロセスはさらに、平坦化後、残りの第１のヘテロ構造を後続のプロセスのために再利用することを含むことを特徴とするプロセス。
５４．半導体構造は、
第１の半導体基板、
ｘは０．１乃至１である、第２の緩和Ｓｉ １−ｘ Ｇｅ ｘ 層、
およびＧａＡｓ，ＡｌＡｓ，ＺｎＳｅ、およびＩｎＧａＰの内の少なくとも一つ、またはｙ≠ｘである歪みＳｉ １−ｙ Ｇｅ ｙ を含む第３の層、を含むことを特徴とする半導体構造。
５５．半導体構造は、
単結晶シリコン基板を含む第１の基板、
第２の、前記Ｇｅ濃度ｘはゼロから値ｙまで増加するものである、グレーデッドＳｉ １−ｘ Ｇｅ ｘ バッファ層、
第３の、緩和Ｓｉ １−ｙ Ｇｅ ｙ 層、
第４の、ｚ≠ｙである歪みＳｉ １−ｚ Ｇｅ ｚ 層または他のIII−Ｖ族もしくはII−VI族材料のいずれかを含む、歪みまたは欠陥層、
および第５の、ｗがｙに近いもしくは等しいものである緩和Ｓｉ １−ｗ Ｇｅ ｗ 、または、ｙが１に等しい場合に、Ｇｅ，ＧａＡｓ，ＡｌＡｓ，ＺｎＳｅ、およびＩｎＧａＰの内の少なくとも一つのいずれかを含む緩和層、を含むことを特徴とする半導体構造。

Claims (1)

  1. 緩和Ｓｉ１−ｙＧｅｙ層を有する半導体構造の形成プロセスは、
    第１の基板上へのグレーデッドＳｉ１−ｘＧｅｘバッファ層の堆積であって、前記Ｇｅ濃度ｘはゼロから値ｙまで増加するものである堆積、
    緩和Ｓｉ１−ｙＧｅｙ層の堆積、
    前記緩和Ｓｉ１−ｙＧｅｙ層中にイオンを導入して第１のヘテロ構造を規定、
    前記第１のヘテロ構造を第２の基板に接合して第２のヘテロ構造を規定、
    および前記導入されたイオンの領域での前記第２のヘテロ構造の分割であって、前記緩和Ｓｉ１−ｙＧｅｙ層の表層部分は前記第２の基板上に残るものである分割、を含むことを特徴とするプロセス。
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