JP2000124325A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 素子分離領域の酸化膜厚を減少させず、また
ゲート材料のパターンニングの際にゲート材料の表面に
高低差が生じることなく異なるしきい値電圧を有する複
数のＭＯＳＦＥＴを同一の半導体基板上に形成する。 【解決手段】 ゲート電極９にはリンとヒ素が注入さ
れ、ゲート電極８にはヒ素のみが注入されている。ゲー
ト電極９は、ゲート電極８よりも不純物濃度が大きいた
めゲート電極９のゲート酸化膜５側に発生する空乏層の
幅はゲート電極８の場合よりも小さくなる。しきい値電
圧はゲート酸化膜５の膜厚とゲート電極８、９に発生す
る空乏層の幅の和により決定されるため、ゲート電極９
を有するＭＯＳＦＥＴのしきい値電圧はゲート電極８を
有するＭＯＳＦＥＴのしきい値電圧よりも低くなる。
ゲート材料のパターンニングの際にゲート材料の表面に
高低差が生じることなく異なるしきい値電圧を有する複
数のＭＯＳＦＥＴを同一の半導体基板上に形成する。 【解決手段】 ゲート電極９にはリンとヒ素が注入さ
れ、ゲート電極８にはヒ素のみが注入されている。ゲー
ト電極９は、ゲート電極８よりも不純物濃度が大きいた
めゲート電極９のゲート酸化膜５側に発生する空乏層の
幅はゲート電極８の場合よりも小さくなる。しきい値電
圧はゲート酸化膜５の膜厚とゲート電極８、９に発生す
る空乏層の幅の和により決定されるため、ゲート電極９
を有するＭＯＳＦＥＴのしきい値電圧はゲート電極８を
有するＭＯＳＦＥＴのしきい値電圧よりも低くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にしきい値電圧が異なる複数のＭ
ＯＳＦＥＴが同一半導体基板上に形成された半導体装置
およびその製造方法に関する。
の製造方法に関し、特にしきい値電圧が異なる複数のＭ
ＯＳＦＥＴが同一半導体基板上に形成された半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】一般的に、ＭＯＳＦＥＴでは、ゲート酸
化膜を薄くしてしきい値電圧を小さくすると動作速度は
速くなるがオフ電流やゲートダイレクトトンネル電流が
増加し、ゲート酸化膜を厚くしてしきい値電圧を大きく
すると動作速度は遅くなるがオフ電流やゲートダイレク
トトンネル電流は減少する。ここで、ゲートダイレクト
トンネル電流とは、ゲート電極に電圧を印加した場合
に、ゲート電極からゲート酸化膜を介してチャネルに流
れる電流のことである。
化膜を薄くしてしきい値電圧を小さくすると動作速度は
速くなるがオフ電流やゲートダイレクトトンネル電流が
増加し、ゲート酸化膜を厚くしてしきい値電圧を大きく
すると動作速度は遅くなるがオフ電流やゲートダイレク
トトンネル電流は減少する。ここで、ゲートダイレクト
トンネル電流とは、ゲート電極に電圧を印加した場合
に、ゲート電極からゲート酸化膜を介してチャネルに流
れる電流のことである。
【０００３】そのため、半導体装置の回路を構成するＭ
ＯＳＦＥＴを設計する際には、半導体装置に要求される
仕様、特性等を考慮して、最も適した膜厚のゲート酸化
膜を有するＭＯＳＦＥＴを使用する必要がある。そのた
めには、ゲート酸化膜の膜厚が異なる複数種類のＭＯＳ
ＦＥＴを同一半導体基板上に設けなければならない。
ＯＳＦＥＴを設計する際には、半導体装置に要求される
仕様、特性等を考慮して、最も適した膜厚のゲート酸化
膜を有するＭＯＳＦＥＴを使用する必要がある。そのた
めには、ゲート酸化膜の膜厚が異なる複数種類のＭＯＳ
ＦＥＴを同一半導体基板上に設けなければならない。
【０００４】また、消費電力の低減等を目的として電源
電圧の低電圧化が行われているため、異なる電源電圧に
よって動作する複数の回路が同一の半導体基板上に形成
される場合がある。このような半導体装置では、それぞ
れの回路を構成するＭＯＳＦＥＴのしきい値電圧を印加
される電源電圧に適した値に設定しなければならない。
そのため、ゲート酸化膜の膜厚が異なる複数のＭＯＳＦ
ＥＴを同一半導体基板上に形成する必要が発生する。
電圧の低電圧化が行われているため、異なる電源電圧に
よって動作する複数の回路が同一の半導体基板上に形成
される場合がある。このような半導体装置では、それぞ
れの回路を構成するＭＯＳＦＥＴのしきい値電圧を印加
される電源電圧に適した値に設定しなければならない。
そのため、ゲート酸化膜の膜厚が異なる複数のＭＯＳＦ
ＥＴを同一半導体基板上に形成する必要が発生する。
【０００５】例えば、図９に示す回路は、電源電圧が
１.８Ｖの回路と、電源電圧が１.２Ｖの回路が接続され
たものである。この回路は、ｐチャネルＭＯＳＦＥＴ３
２とｎチャネルＭＯＳＦＥＴ３３とから構成されるイン
バータと、ｐチャネルＭＯＳＦＥＴ３４とｎチャネルＭ
ＯＳＦＥＴ３５とから構成されるインバータとが接続さ
れたものである。ここで、ｐチャネルＭＯＳＦＥＴ３２
のソース電極は１．８Ｖの電源電圧に接続され、ｐチャ
ネルＭＯＳＦＥＴ３４のソース電極は１．２Ｖの電源電
圧に接続されている。
１.８Ｖの回路と、電源電圧が１.２Ｖの回路が接続され
たものである。この回路は、ｐチャネルＭＯＳＦＥＴ３
２とｎチャネルＭＯＳＦＥＴ３３とから構成されるイン
バータと、ｐチャネルＭＯＳＦＥＴ３４とｎチャネルＭ
ＯＳＦＥＴ３５とから構成されるインバータとが接続さ
れたものである。ここで、ｐチャネルＭＯＳＦＥＴ３２
のソース電極は１．８Ｖの電源電圧に接続され、ｐチャ
ネルＭＯＳＦＥＴ３４のソース電極は１．２Ｖの電源電
圧に接続されている。
【０００６】入力端子３０から入力された、ロウレベル
が０Ｖ、ハイレベルが１．８Ｖの信号は、ｐチャネルＭ
ＯＳＦＥＴ３２とｎチャネルＭＯＳＦＥＴ３３により構
成されているインバータにより論理反転される。そし
て、論理反転された信号は、ｐチャネルＭＯＳＦＥＴ３
４とｎチャネルＭＯＳＦＥＴ３５により構成されている
インバータにより再度論理反転されるとともにハイレベ
ルが１．２Ｖの信号として出力端子３１から出力され
る。
が０Ｖ、ハイレベルが１．８Ｖの信号は、ｐチャネルＭ
ＯＳＦＥＴ３２とｎチャネルＭＯＳＦＥＴ３３により構
成されているインバータにより論理反転される。そし
て、論理反転された信号は、ｐチャネルＭＯＳＦＥＴ３
４とｎチャネルＭＯＳＦＥＴ３５により構成されている
インバータにより再度論理反転されるとともにハイレベ
ルが１．２Ｖの信号として出力端子３１から出力され
る。
【０００７】このように、異なる電源電圧により駆動さ
れる回路を構成するＭＯＳＦＥＴを最適に動作させるた
めは、しきい値電圧をそれぞれ異なる値に設定しなけれ
ばならない。そして、しきい値電圧を異なる値に設定す
るためには、それぞれのＭＯＳＦＥＴのゲート酸化膜の
膜厚およびゲート長を各ＭＯＳＦＥＴのホットキャリア
寿命を考慮して別々にしなければならない。
れる回路を構成するＭＯＳＦＥＴを最適に動作させるた
めは、しきい値電圧をそれぞれ異なる値に設定しなけれ
ばならない。そして、しきい値電圧を異なる値に設定す
るためには、それぞれのＭＯＳＦＥＴのゲート酸化膜の
膜厚およびゲート長を各ＭＯＳＦＥＴのホットキャリア
寿命を考慮して別々にしなければならない。
【０００８】例えば、１.８Ｖの電源電圧で動作するｎ
チャネルＭＯＳＦＥＴ３３のゲート酸化膜の膜厚を３５
Å、ゲート長を０.１８μｍ、１.２Ｖの電源電圧で動作
するｎチャネルＭＯＳＦＥＴ３５のゲート酸化膜の膜厚
を２５Å、ゲート長を０.１３μｍというように、同一
半導体基板上のＭＯＳＦＥＴにおいて、ゲート酸化膜
厚、ゲート長を異なる値に設定する。ここで、同一半導
体基板上のＭＯＳＦＥＴのゲート長を異なる値とするこ
とは、ゲートのパターニングを行う際の寸法を変えれば
いいため特に困難なことではない。しかし、ゲート酸化
膜の膜厚を異なる値とすることは、ゲート長を異なる値
とすることと比較して簡単なことではない。
チャネルＭＯＳＦＥＴ３３のゲート酸化膜の膜厚を３５
Å、ゲート長を０.１８μｍ、１.２Ｖの電源電圧で動作
するｎチャネルＭＯＳＦＥＴ３５のゲート酸化膜の膜厚
を２５Å、ゲート長を０.１３μｍというように、同一
半導体基板上のＭＯＳＦＥＴにおいて、ゲート酸化膜
厚、ゲート長を異なる値に設定する。ここで、同一半導
体基板上のＭＯＳＦＥＴのゲート長を異なる値とするこ
とは、ゲートのパターニングを行う際の寸法を変えれば
いいため特に困難なことではない。しかし、ゲート酸化
膜の膜厚を異なる値とすることは、ゲート長を異なる値
とすることと比較して簡単なことではない。
【０００９】従来の半導体装置の製造方法では、ゲート
酸化膜の膜厚が異なる２種類のＭＯＳＦＥＴを同一半導
体基板上に形成するためにマルチオキサイドプロセスが
用いられている。
酸化膜の膜厚が異なる２種類のＭＯＳＦＥＴを同一半導
体基板上に形成するためにマルチオキサイドプロセスが
用いられている。
【００１０】このマルチオキサイドプロセスを用いた従
来の半導体装置の製造方法を図１０〜図１７を参照して
説明する。
来の半導体装置の製造方法を図１０〜図１７を参照して
説明する。
【００１１】先ず、図１０に示すように、ｐ型シリコン
基板１表面上に素子分離領域２および厚さ１００Åの犠
牲酸化膜３を形成する。そして、犠牲酸化膜３を通して
ｐウェル注入およびゲートボロンの注入を行う。
基板１表面上に素子分離領域２および厚さ１００Åの犠
牲酸化膜３を形成する。そして、犠牲酸化膜３を通して
ｐウェル注入およびゲートボロンの注入を行う。
【００１２】次に、図１１に示すように、犠牲酸化膜３
をエッチング除去する。このエッチング除去の際に、犠
牲酸化膜３を完全に除去するためには、犠牲酸化膜３の
膜厚よりも深くエッチング除去を行うオーバーエッチン
グが行われる。ここで、オーバエッチ量を１００％とす
ると、素子分離領域２の表面はｐウェル４の表面より１
００Åだけ深くエッチングされてしまうことになる。
をエッチング除去する。このエッチング除去の際に、犠
牲酸化膜３を完全に除去するためには、犠牲酸化膜３の
膜厚よりも深くエッチング除去を行うオーバーエッチン
グが行われる。ここで、オーバエッチ量を１００％とす
ると、素子分離領域２の表面はｐウェル４の表面より１
００Åだけ深くエッチングされてしまうことになる。
【００１３】ここで、図１０に示した工程におけるｐウ
ェル注入によりｐ型シリコン基板１の表面には、ｐウェ
ル４が形成されている。
ェル注入によりｐ型シリコン基板１の表面には、ｐウェ
ル４が形成されている。
【００１４】そして、図１２に示すように、膜厚３５Å
の第１ゲート酸化膜２１を、素子分離領域２およびｐウ
ェル４の表面に形成する。
の第１ゲート酸化膜２１を、素子分離領域２およびｐウ
ェル４の表面に形成する。
【００１５】そして、図１３に示すように、ゲート酸化
膜の膜厚を３５ÅとするＭＯＳＦＥＴを形成する領域の
第１ゲート酸化膜２１の表面にレジスト２７を形成し
て、第１ゲート酸化膜２１をエッチング除去する。この
ことにより、レジスト２７が形成されている部分の第１
ゲート酸化膜２１は３５Åの厚さのまま維持される。し
かし、このエッチング除去の際にも、素子分離領域２の
表面も再度エッチング除去されてしまうこととなる。
膜の膜厚を３５ÅとするＭＯＳＦＥＴを形成する領域の
第１ゲート酸化膜２１の表面にレジスト２７を形成し
て、第１ゲート酸化膜２１をエッチング除去する。この
ことにより、レジスト２７が形成されている部分の第１
ゲート酸化膜２１は３５Åの厚さのまま維持される。し
かし、このエッチング除去の際にも、素子分離領域２の
表面も再度エッチング除去されてしまうこととなる。
【００１６】次に、膜厚２５Åの第２ゲート酸化膜２２
を、薄い膜厚のゲート酸化膜を有するＭＯＳＦＥＴを形
成する領域上に形成する。そして、レジスト２７を除去
する。
を、薄い膜厚のゲート酸化膜を有するＭＯＳＦＥＴを形
成する領域上に形成する。そして、レジスト２７を除去
する。
【００１７】そして、図１５に示すように、ゲート電極
の材料となるポリシリコン６を成長させ、ポリシリコン
６にリン（Ｐ）を注入する。
の材料となるポリシリコン６を成長させ、ポリシリコン
６にリン（Ｐ）を注入する。
【００１８】そして、図１６に示すように、ポリシリコ
ン６をパターンニングした後にエッチング除去してゲー
ト電極２８、２９をそれぞれ形成した後に、ヒ素（Ａ
ｓ）をゲート電極２８、２９およびそれぞれのＭＯＳＦ
ＥＴのソース領域／ドレイン領域となる部分に注入す
る。
ン６をパターンニングした後にエッチング除去してゲー
ト電極２８、２９をそれぞれ形成した後に、ヒ素（Ａ
ｓ）をゲート電極２８、２９およびそれぞれのＭＯＳＦ
ＥＴのソース領域／ドレイン領域となる部分に注入す
る。
【００１９】このことにより、図１７に示すように、ゲ
ート電極２８、２９には不純物としてリンとヒ素が注入
され、それぞれのＭＯＳＦＥＴにはソース領域（ドレイ
ン領域）１０が形成される。
ート電極２８、２９には不純物としてリンとヒ素が注入
され、それぞれのＭＯＳＦＥＴにはソース領域（ドレイ
ン領域）１０が形成される。
【００２０】このような製造方法により、図１７に示す
ように、ゲート酸化膜の膜厚が異なる２種類のＭＯＳＦ
ＥＴが同一のｐ型シリコン基板１上に形成されることと
なる。
ように、ゲート酸化膜の膜厚が異なる２種類のＭＯＳＦ
ＥＴが同一のｐ型シリコン基板１上に形成されることと
なる。
【００２１】しかし、このマルチオキサイドプロセスで
は、厚いゲート酸化膜を形成後に、薄いゲート酸化膜領
域上の酸化膜をエッチング除去し、その後に再酸化して
薄いゲート酸化膜を形成する方法が用いられている。
は、厚いゲート酸化膜を形成後に、薄いゲート酸化膜領
域上の酸化膜をエッチング除去し、その後に再酸化して
薄いゲート酸化膜を形成する方法が用いられている。
【００２２】そのため、薄いゲート酸化膜領域上の酸化
膜をエッチング除去する際に、素子分離上の酸化膜もエ
ッチングされてしまうため、素子分離領域の酸化膜厚が
減少するという問題点がある。
膜をエッチング除去する際に、素子分離上の酸化膜もエ
ッチングされてしまうため、素子分離領域の酸化膜厚が
減少するという問題点がある。
【００２３】素子分離領域は、その深さが深ければ深い
ほど素子の分離性を高くすることができるが、素子分離
領域の酸化膜厚が減少すると素子の分離性を確保するこ
とができなくなってしまう。そのため、ゲート酸化膜の
膜厚の種類が多くなると、場合によっては半導体装置の
製造が不可能となってしまう。
ほど素子の分離性を高くすることができるが、素子分離
領域の酸化膜厚が減少すると素子の分離性を確保するこ
とができなくなってしまう。そのため、ゲート酸化膜の
膜厚の種類が多くなると、場合によっては半導体装置の
製造が不可能となってしまう。
【００２４】また、ゲート電極を形成するためにはポリ
シリコンをパターンニングした後にエッチング除去する
が、ゲート酸化膜の膜厚に差がある場合にはポリシリコ
ン表面に高低差ができてしまい、露光装置によるパター
ンニングの際にフォーカスエラーが発生し、ゲート長、
ゲート幅等のゲート寸法に誤差が生じてしまう。
シリコンをパターンニングした後にエッチング除去する
が、ゲート酸化膜の膜厚に差がある場合にはポリシリコ
ン表面に高低差ができてしまい、露光装置によるパター
ンニングの際にフォーカスエラーが発生し、ゲート長、
ゲート幅等のゲート寸法に誤差が生じてしまう。
【００２５】
【発明が解決しようとする課題】上述した従来の半導体
装置では、同一半導体基板上に異なるしきい値電圧のＭ
ＯＳＦＥＴを構成する場合に、下記のような問題点があ
った。 （１）ゲート酸化膜を形成する度に素子分離領域もエッ
チング除去され、素子分離領域の酸化膜厚が減少してし
まう。 （２）ゲート材料のパターンニングの際にフォーカスエ
ラーが発生しゲート寸法に誤差が生じてしまう。
装置では、同一半導体基板上に異なるしきい値電圧のＭ
ＯＳＦＥＴを構成する場合に、下記のような問題点があ
った。 （１）ゲート酸化膜を形成する度に素子分離領域もエッ
チング除去され、素子分離領域の酸化膜厚が減少してし
まう。 （２）ゲート材料のパターンニングの際にフォーカスエ
ラーが発生しゲート寸法に誤差が生じてしまう。
【００２６】本発明の目的は、素子分離領域の酸化膜厚
を減少させることなく、またゲート材料のパターンニン
グの際にゲート材料の表面に高低差が生じることなく、
異なるしきい値電圧を有する複数のＭＯＳＦＥＴが同一
の半導体基板上に形成された半導体装置およびその製造
方法を提供することである。
を減少させることなく、またゲート材料のパターンニン
グの際にゲート材料の表面に高低差が生じることなく、
異なるしきい値電圧を有する複数のＭＯＳＦＥＴが同一
の半導体基板上に形成された半導体装置およびその製造
方法を提供することである。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、ゲート電極が半導体材料に
より形成されている同一導電型チャネルの複数のＭＯＳ
ＦＥＴが同一半導体基板上に形成されている半導体装置
において、前記各ＭＯＳＦＥＴのゲート電極を形成して
いる前記半導体材料の不純物濃度が設定しようとするし
きい値電圧によってそれぞれ異なることを特徴とする。
に、本発明の半導体装置は、ゲート電極が半導体材料に
より形成されている同一導電型チャネルの複数のＭＯＳ
ＦＥＴが同一半導体基板上に形成されている半導体装置
において、前記各ＭＯＳＦＥＴのゲート電極を形成して
いる前記半導体材料の不純物濃度が設定しようとするし
きい値電圧によってそれぞれ異なることを特徴とする。
【００２８】本発明は、設定しようとするしきい値電圧
に基づいてＭＯＳＦＥＴのゲート電極の不純物濃度が異
なるようにしたものである。不純物濃度が大きいゲート
電極のゲート酸化膜側に発生する空乏層の幅は不純物濃
度の低いゲート電極の場合よりも小さくなる。しきい値
電圧はゲート酸化膜の膜厚とゲート電極に発生する空乏
層の幅の和により決定されるため、高い不純物濃度のゲ
ート電極を有するＭＯＳＦＥＴのしきい値電圧は、低い
不純物濃度のゲート電極を有するＭＯＳＦＥＴのしきい
値電圧よりも低くなる。
に基づいてＭＯＳＦＥＴのゲート電極の不純物濃度が異
なるようにしたものである。不純物濃度が大きいゲート
電極のゲート酸化膜側に発生する空乏層の幅は不純物濃
度の低いゲート電極の場合よりも小さくなる。しきい値
電圧はゲート酸化膜の膜厚とゲート電極に発生する空乏
層の幅の和により決定されるため、高い不純物濃度のゲ
ート電極を有するＭＯＳＦＥＴのしきい値電圧は、低い
不純物濃度のゲート電極を有するＭＯＳＦＥＴのしきい
値電圧よりも低くなる。
【００２９】したがって、本発明では、素子分離領域の
酸化膜厚を減少させず、またゲート材料のパターンニン
グの際にゲート材料の表面に高低差が生じることなく異
なるしきい値電圧を有する複数のＭＯＳＦＥＴを同一の
半導体基板上に形成することができる。
酸化膜厚を減少させず、またゲート材料のパターンニン
グの際にゲート材料の表面に高低差が生じることなく異
なるしきい値電圧を有する複数のＭＯＳＦＥＴを同一の
半導体基板上に形成することができる。
【００３０】また、本発明の他の半導体装置は、前記同
一導電型チャネルの複数のＭＯＳＦＥＴが、ｎチャネル
ＭＯＳＦＥＴである。
一導電型チャネルの複数のＭＯＳＦＥＴが、ｎチャネル
ＭＯＳＦＥＴである。
【００３１】また、本発明の他の半導体装置は、前記同
一導電型チャネルの複数のＭＯＳＦＥＴがｎチャネルＭ
ＯＳＦＥＴの場合に、前記半導体材料に注入されている
不純物がヒ素またはリンまたは、ヒ素およびリンであ
る。
一導電型チャネルの複数のＭＯＳＦＥＴがｎチャネルＭ
ＯＳＦＥＴの場合に、前記半導体材料に注入されている
不純物がヒ素またはリンまたは、ヒ素およびリンであ
る。
【００３２】また、本発明の他の半導体装置は、前記同
一導電型チャネルの複数のＭＯＳＦＥＴが、ｐチャネル
ＭＯＳＦＥＴである。
一導電型チャネルの複数のＭＯＳＦＥＴが、ｐチャネル
ＭＯＳＦＥＴである。
【００３３】また、本発明の他の半導体装置は、前記同
一導電型チャネルの複数のＭＯＳＦＥＴがｐチャネルＭ
ＯＳＦＥＴの場合に、前記半導体材料に注入されている
不純物がボロンである。
一導電型チャネルの複数のＭＯＳＦＥＴがｐチャネルＭ
ＯＳＦＥＴの場合に、前記半導体材料に注入されている
不純物がボロンである。
【００３４】また、本発明の他の半導体装置は、前記半
導体材料がシリコンである。
導体材料がシリコンである。
【００３５】上記目的を達成するために、本発明の半導
体装置の製造方法は、半導体基板表面上に素子分離領域
およびウェルを形成する処理と、前記素子分離領域およ
び前記ウェルの表面にゲート酸化膜を形成する処理と、
ゲート電極を形成するための半導体材料を前記ゲート酸
化膜および前記素子分離領域の表面に成長させる処理
と、高いしきい値電圧を設定しようとするＭＯＳＦＥＴ
を形成しようとする前記半導体材料上の領域にイオン注
入を阻止する膜を形成する処理と、第１の不純物を前記
半導体材料に注入した後に前記イオン注入を阻止する膜
を除去する処理と、前記半導体材料のパターンニングお
よびエッチング除去を行ない第１および第２のゲート電
極をそれぞれ形成する処理と、第２の不純物を前記第１
と第２のゲート電極およびソース領域／ドレイン領域と
なる部分に注入する処理とから構成されている。
体装置の製造方法は、半導体基板表面上に素子分離領域
およびウェルを形成する処理と、前記素子分離領域およ
び前記ウェルの表面にゲート酸化膜を形成する処理と、
ゲート電極を形成するための半導体材料を前記ゲート酸
化膜および前記素子分離領域の表面に成長させる処理
と、高いしきい値電圧を設定しようとするＭＯＳＦＥＴ
を形成しようとする前記半導体材料上の領域にイオン注
入を阻止する膜を形成する処理と、第１の不純物を前記
半導体材料に注入した後に前記イオン注入を阻止する膜
を除去する処理と、前記半導体材料のパターンニングお
よびエッチング除去を行ない第１および第２のゲート電
極をそれぞれ形成する処理と、第２の不純物を前記第１
と第２のゲート電極およびソース領域／ドレイン領域と
なる部分に注入する処理とから構成されている。
【００３６】本発明は、低いしきい値電圧を設定しよう
とするＭＯＳＦＥＴのゲート電極には第１と第２の不純
物が注入され、高いしきい値電圧を設定しようとするＭ
ＯＳＦＥＴのゲート電極には第２の不純物のみが注入さ
れるようにしたものである。不純物濃度が大きいゲート
電極のゲート酸化膜側に発生する空乏層の幅は不純物濃
度の低いゲート電極の場合よりも小さくなる。しきい値
電圧はゲート酸化膜の膜厚とゲート電極に発生する空乏
層の幅の和により決定されるため、高い不純物濃度のゲ
ート電極を有するＭＯＳＦＥＴのしきい値電圧は、低い
不純物濃度のゲート電極を有するＭＯＳＦＥＴのしきい
値電圧よりも低くなる。
とするＭＯＳＦＥＴのゲート電極には第１と第２の不純
物が注入され、高いしきい値電圧を設定しようとするＭ
ＯＳＦＥＴのゲート電極には第２の不純物のみが注入さ
れるようにしたものである。不純物濃度が大きいゲート
電極のゲート酸化膜側に発生する空乏層の幅は不純物濃
度の低いゲート電極の場合よりも小さくなる。しきい値
電圧はゲート酸化膜の膜厚とゲート電極に発生する空乏
層の幅の和により決定されるため、高い不純物濃度のゲ
ート電極を有するＭＯＳＦＥＴのしきい値電圧は、低い
不純物濃度のゲート電極を有するＭＯＳＦＥＴのしきい
値電圧よりも低くなる。
【００３７】したがって、本発明の半導体装置の製造方
法によれば、素子分離領域の酸化膜厚を減少させず、ま
たゲート材料のパターンニングの際にゲート材料の表面
に高低差が生じることなく異なるしきい値電圧を有する
複数のＭＯＳＦＥＴを同一の半導体基板上に形成するこ
とができる。
法によれば、素子分離領域の酸化膜厚を減少させず、ま
たゲート材料のパターンニングの際にゲート材料の表面
に高低差が生じることなく異なるしきい値電圧を有する
複数のＭＯＳＦＥＴを同一の半導体基板上に形成するこ
とができる。
【００３８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３９】図１から図６は本発明の一実施形態の半導
体装置の製造工程を示す断面図である。図１０から図１
７中と同番号は同じ構成要素を示す。
体装置の製造工程を示す断面図である。図１０から図１
７中と同番号は同じ構成要素を示す。
【００４０】先ず、図１に示すように、ｐ型シリコン基
板１表面上に素子分離領域２および厚さ１００Åの犠牲
酸化膜３を形成する。そして、犠牲酸化膜３を通してｐ
ウェル注入およびゲートボロンの注入を行う。次に、図
２に示すように、犠牲酸化膜３をエッチング除去する。
ここまでは、従来の半導体装置の製造方法と同じであ
る。
板１表面上に素子分離領域２および厚さ１００Åの犠牲
酸化膜３を形成する。そして、犠牲酸化膜３を通してｐ
ウェル注入およびゲートボロンの注入を行う。次に、図
２に示すように、犠牲酸化膜３をエッチング除去する。
ここまでは、従来の半導体装置の製造方法と同じであ
る。
【００４１】次に、図３に示すように、膜厚２５Åのゲ
ート酸化膜５を素子分離領域２およびｐウェル４の表面
に形成する。
ート酸化膜５を素子分離領域２およびｐウェル４の表面
に形成する。
【００４２】そして、図４に示すように、ポリシリコン
６をゲート酸化膜５および素子分離領域２の表面に成長
させた後に、しきい値電圧を高く設定するＭＯＳＦＥＴ
を形成しようとする領域上にレジスト７を形成する。そ
して、ゲート電極の不純物となるリンをポリシリコン６
に注入する。ここで、リンの注入を阻止するためにレジ
スト７を用いているが、窒化膜等のイオン注入を阻止す
ることができる膜であればレジスト７の代わりとして用
いることができる。
６をゲート酸化膜５および素子分離領域２の表面に成長
させた後に、しきい値電圧を高く設定するＭＯＳＦＥＴ
を形成しようとする領域上にレジスト７を形成する。そ
して、ゲート電極の不純物となるリンをポリシリコン６
に注入する。ここで、リンの注入を阻止するためにレジ
スト７を用いているが、窒化膜等のイオン注入を阻止す
ることができる膜であればレジスト７の代わりとして用
いることができる。
【００４３】そして、図５に示すように、レジスト７を
除去した後に、ポリシリコン６のパターンニングおよび
エッチング除去によりゲート電極８、９をそれぞれ形成
する。そして、ヒ素をゲート電極８、９およびそれぞれ
のＭＯＳＦＥＴのソース領域／ドレイン領域となる部分
に注入する。
除去した後に、ポリシリコン６のパターンニングおよび
エッチング除去によりゲート電極８、９をそれぞれ形成
する。そして、ヒ素をゲート電極８、９およびそれぞれ
のＭＯＳＦＥＴのソース領域／ドレイン領域となる部分
に注入する。
【００４４】このことにより、図６に示すように、本実
施形態の半導体装置が完成する。本実施形態の半導体装
置におけるＭＯＳＦＥＴでは、ゲート電極８にはヒ素の
みが注入され、ゲート電極９にはリンとヒ素が注入され
ている。つまり、本実施形態の半導体装置におけるＭＯ
ＳＦＥＴは、ゲート酸化膜の膜厚はそれぞれ同じである
が、ゲート電極の不純物濃度が異なっている。
施形態の半導体装置が完成する。本実施形態の半導体装
置におけるＭＯＳＦＥＴでは、ゲート電極８にはヒ素の
みが注入され、ゲート電極９にはリンとヒ素が注入され
ている。つまり、本実施形態の半導体装置におけるＭＯ
ＳＦＥＴは、ゲート酸化膜の膜厚はそれぞれ同じである
が、ゲート電極の不純物濃度が異なっている。
【００４５】次に、ゲート電極に電圧を印加した場合
の、ゲート電極の不純物濃度と空乏層の幅の関係を図７
を参照して説明する。
の、ゲート電極の不純物濃度と空乏層の幅の関係を図７
を参照して説明する。
【００４６】図７に示すＭＯＳＦＥＴは、ｐウェル４７
の表面部分にソース領域４４、ドレイン領域４３がそれ
ぞれ形成され、これらの領域の間のウェル上にゲート酸
化膜４２が形成され、このゲート酸化膜４２の上にゲー
ト電極４０が形成されている。そして、ゲート電極４０
にはゲート電圧Ｖｇが印加され、ｐウェル４７はグラン
ド電位に接続されている。また、ｐウェル４７のドレイ
ン領域４３とソース領域４４に挟まれた領域は、反転層
（チャネル）４６となっている。さらに、ｐウェル４７
のソース領域４４、ドレイン領域４３および反転層４６
の周囲は空乏層４５となっている。また、反転層４６を
形成するためのゲート電圧Ｖｇをゲート電極４０に印加
した場合、ゲート電極４０のゲート酸化膜４２と接して
いる側の一部は空乏層４１となっている。
の表面部分にソース領域４４、ドレイン領域４３がそれ
ぞれ形成され、これらの領域の間のウェル上にゲート酸
化膜４２が形成され、このゲート酸化膜４２の上にゲー
ト電極４０が形成されている。そして、ゲート電極４０
にはゲート電圧Ｖｇが印加され、ｐウェル４７はグラン
ド電位に接続されている。また、ｐウェル４７のドレイ
ン領域４３とソース領域４４に挟まれた領域は、反転層
（チャネル）４６となっている。さらに、ｐウェル４７
のソース領域４４、ドレイン領域４３および反転層４６
の周囲は空乏層４５となっている。また、反転層４６を
形成するためのゲート電圧Ｖｇをゲート電極４０に印加
した場合、ゲート電極４０のゲート酸化膜４２と接して
いる側の一部は空乏層４１となっている。
【００４７】次に、ゲート電極４０の不純物濃度と空乏
層４１の幅の関係を図８のグラフに示す。
層４１の幅の関係を図８のグラフに示す。
【００４８】空乏層４１の幅ｔdepは、図８に示される
ように、ゲート電極４０の不純物濃度が大きくなればな
るほど狭くなる。そして、ＭＯＳＦＥＴのしきい値電圧
は、ゲート酸化膜の膜厚ｔoxにより決定されるが、実際
にはゲート酸化膜の膜厚ｔoxに空乏層４１の幅ｔdepを
加算した値ｔox＋ｔdepによって決定される。
ように、ゲート電極４０の不純物濃度が大きくなればな
るほど狭くなる。そして、ＭＯＳＦＥＴのしきい値電圧
は、ゲート酸化膜の膜厚ｔoxにより決定されるが、実際
にはゲート酸化膜の膜厚ｔoxに空乏層４１の幅ｔdepを
加算した値ｔox＋ｔdepによって決定される。
【００４９】よって、図６に示した半導体装置では、ゲ
ート電極９の不純物濃度はゲート電極８の不純物濃度よ
りも大きくなっているため、ゲート電極９の空乏層の幅
はゲート電局８の空乏層の幅よりも狭くなる。従って、
ゲート酸化膜５にかかる実効電界は、ゲート電極９と比
較してゲート電極８の方が小さくなる。その結果、ゲー
ト電極８、９を有する２つのＭＯＳＦＥＴは同じ膜厚の
ゲート酸化膜５を有しているにもかかわらず、ゲート電
極８を有するＭＯＳＦＥＴのゲート酸化膜５の膜厚は電
気的に厚くなるのでゲートトンネル電流は小さくなる。
また、同じチャネル濃度を有している場合において、ゲ
ート電極８を有するＭＯＳＦＥＴのしきい値電圧は、ゲ
ート電極９を有するＭＯＳＦＥＴのしきい値電圧よりも
高くなる。
ート電極９の不純物濃度はゲート電極８の不純物濃度よ
りも大きくなっているため、ゲート電極９の空乏層の幅
はゲート電局８の空乏層の幅よりも狭くなる。従って、
ゲート酸化膜５にかかる実効電界は、ゲート電極９と比
較してゲート電極８の方が小さくなる。その結果、ゲー
ト電極８、９を有する２つのＭＯＳＦＥＴは同じ膜厚の
ゲート酸化膜５を有しているにもかかわらず、ゲート電
極８を有するＭＯＳＦＥＴのゲート酸化膜５の膜厚は電
気的に厚くなるのでゲートトンネル電流は小さくなる。
また、同じチャネル濃度を有している場合において、ゲ
ート電極８を有するＭＯＳＦＥＴのしきい値電圧は、ゲ
ート電極９を有するＭＯＳＦＥＴのしきい値電圧よりも
高くなる。
【００５０】そのため、本実施形態の半導体装置におけ
るＭＯＳＦＥＴでは、ゲート酸化膜の膜厚が同一でもゲ
ート電極に注入する不純物濃度を変化させることにより
設定するしきい値電圧を変化させることができる。
るＭＯＳＦＥＴでは、ゲート酸化膜の膜厚が同一でもゲ
ート電極に注入する不純物濃度を変化させることにより
設定するしきい値電圧を変化させることができる。
【００５１】また、ゲート酸化膜の厚さが同じでもゲー
ト電極９のゲート酸化膜の空乏層の幅を厚くすることが
できるとゲート酸化膜の厚さが実効的に厚くなるため、
ゲート酸化膜にかかる電界が小さくなるのでゲート電極
９に高い電圧をかけてもゲート酸化膜の寿命に関しては
問題が生じない。
ト電極９のゲート酸化膜の空乏層の幅を厚くすることが
できるとゲート酸化膜の厚さが実効的に厚くなるため、
ゲート酸化膜にかかる電界が小さくなるのでゲート電極
９に高い電圧をかけてもゲート酸化膜の寿命に関しては
問題が生じない。
【００５２】また、素子分離領域２がエッチングされる
のは図２に示した犠牲酸化膜３をエッチング除去する場
合のみであるため、設定するしきい値電圧の種類が増加
してもこれ以上素子分離領域２がエッチングされること
はない。
のは図２に示した犠牲酸化膜３をエッチング除去する場
合のみであるため、設定するしきい値電圧の種類が増加
してもこれ以上素子分離領域２がエッチングされること
はない。
【００５３】本実施形態では、ゲート電極の材料として
ポリシリコンを用いた場合について説明したが、ゲート
電極の材料としてはポリシリコンに限定されるものでは
なく、単結晶シリコン、アモルファスシリコン、ゲルマ
ニウム、シリコンゲルマ（ＳｉＧｅ）、ガリウムヒ素
（ＧａＡｓ）等の他の半導体材料を用いた場合にも同様
に適用することができる。
ポリシリコンを用いた場合について説明したが、ゲート
電極の材料としてはポリシリコンに限定されるものでは
なく、単結晶シリコン、アモルファスシリコン、ゲルマ
ニウム、シリコンゲルマ（ＳｉＧｅ）、ガリウムヒ素
（ＧａＡｓ）等の他の半導体材料を用いた場合にも同様
に適用することができる。
【００５４】本実施形態では、ｎチャネルＭＯＳＦＥＴ
を半導体基板上に形成する場合を用いて説明したが、本
発明はこれに限定されるものではなく、ｐチャネルＭＯ
ＳＦＥＴを半導体基板上に形成する場合にも同様に本発
明を適用することができるものである。
を半導体基板上に形成する場合を用いて説明したが、本
発明はこれに限定されるものではなく、ｐチャネルＭＯ
ＳＦＥＴを半導体基板上に形成する場合にも同様に本発
明を適用することができるものである。
【００５５】また、ｎチャネルＭＯＳＦＥＴを形成する
場合のゲート電極に注入する不純物としてはアンチモン
（Ｓｂ）、ｐチャネルＭＯＳＦＥＴを形成する場合のゲ
ート電極に注入する不純物としては、例えばボロン、イ
ンジウム（Ｉｎ）等が考えられる。
場合のゲート電極に注入する不純物としてはアンチモン
（Ｓｂ）、ｐチャネルＭＯＳＦＥＴを形成する場合のゲ
ート電極に注入する不純物としては、例えばボロン、イ
ンジウム（Ｉｎ）等が考えられる。
【００５６】ｎチャネルＭＯＳＦＥＴの不純物としてア
ンチモン（Ｓｂ）を用いた場合、活性化率が低いので低
不純物濃度の制御性が良くゲートポリシリコンの電極の
空乏層の幅を厚くしたい場合に効果的である。また、ｐ
チャネルＭＯＳＦＥＴの不純物としてインジウム（Ｉ
ｎ）を用いた場合、活性化率が低いので低不純物濃度の
制御性が良くゲートポリシリコンの電極の空乏層の幅を
厚くしたい場合に効果的である。
ンチモン（Ｓｂ）を用いた場合、活性化率が低いので低
不純物濃度の制御性が良くゲートポリシリコンの電極の
空乏層の幅を厚くしたい場合に効果的である。また、ｐ
チャネルＭＯＳＦＥＴの不純物としてインジウム（Ｉ
ｎ）を用いた場合、活性化率が低いので低不純物濃度の
制御性が良くゲートポリシリコンの電極の空乏層の幅を
厚くしたい場合に効果的である。
【００５７】
【発明の効果】以上説明したように、本発明は、素子分
離領域の酸化膜厚を減少させることなく、またゲート材
料のパターンニングの際にゲート材料の表面に高低差が
生じることなく異なるしきい値電圧を有する複数のＭＯ
ＳＦＥＴを同一の半導体基板上に形成することができる
という効果を有する。
離領域の酸化膜厚を減少させることなく、またゲート材
料のパターンニングの際にゲート材料の表面に高低差が
生じることなく異なるしきい値電圧を有する複数のＭＯ
ＳＦＥＴを同一の半導体基板上に形成することができる
という効果を有する。
【図１】本発明の一実施形態の半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図７】ＭＯＳＦＥＴのゲート電極に電圧を印加した場
合の状態を示す図である。
合の状態を示す図である。
【図８】ゲート電極４０の不純物濃度と空乏層４１の幅
の関係を示したグラフである。
の関係を示したグラフである。
【図９】電源電圧の異なる論理回路の回路図である。
【図１０】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１１】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１２】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１３】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１４】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１５】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１６】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１７】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
１ ｐ型シリコン基板 ２ 素子分離領域 ３ 犠牲酸化膜 ４ ｐウェル ５ ゲート酸化膜 ６ ポリシリコン ７ レジスト ８、９ ゲート電極 １０ ソース領域（ドレイン領域） ２１ 第１ゲート酸化膜 ２２ 第２ゲート酸化膜 ２７ レジスト ２８、２９ ゲート電極 ３０ 入力端子 ３１ 出力端子 ３２ ｐチャネルＭＯＳＦＥＴ ３３ ｎチャネルＭＯＳＦＥＴ ３４ ｐチャネルＭＯＳＦＥＴ ３５ ｎチャネルＭＯＳＦＥＴ ４０ ゲート電極 ４１ 空乏層 ４２ ゲート酸化膜 ４３ ドレイン領域 ４４ ソース領域 ４５ 空乏層 ４６ 反転層（チャネル） ４７ ｐウェル
Claims (14)
- 【請求項１】 ゲート電極が半導体材料により形成され
ている同一導電型チャネルの複数のＭＯＳＦＥＴが同一
半導体基板上に形成されている半導体装置において、 前記各ＭＯＳＦＥＴのゲート電極を形成している前記半
導体材料の不純物濃度が設定しようとするしきい値電圧
によってそれぞれ異なることを特徴とする半導体装置。 - 【請求項２】 前記同一導電型チャネルの複数のＭＯＳ
ＦＥＴが、ｎチャネルＭＯＳＦＥＴである請求項１記載
の半導体装置。 - 【請求項３】 前記半導体材料に注入されている不純物
がヒ素である請求項２記載の半導体装置。 - 【請求項４】 前記半導体材料に注入されている不純物
がリンである請求項２記載の半導体装置。 - 【請求項５】 前記半導体材料に注入されている不純物
がヒ素およびリンである請求項２記載の半導体装置。 - 【請求項６】 前記半導体材料に注入されている不純物
がアンチモンである請求項２記載の半導体装置。 - 【請求項７】 前記同一導電型チャネルの複数のＭＯＳ
ＦＥＴが、ｐチャネルＭＯＳＦＥＴである請求項１記載
の半導体装置。 - 【請求項８】 前記半導体材料に注入されている不純物
がボロンである請求項７記載の半導体装置。 - 【請求項９】 前記半導体材料に注入されている不純物
がインジウムである請求項７記載の半導体装置。 - 【請求項１０】 前記半導体材料がシリコンである請求
項１から９のいずれか１項記載の半導体装置。 - 【請求項１１】 半導体基板表面上に素子分離領域およ
びウェルを形成する処理と、 前記素子分離領域および前記ウェルの表面にゲート酸化
膜を形成する処理と、ゲート電極を形成するための半導
体材料を前記ゲート酸化膜および前記素子分離領域の表
面に成長させる処理と、 高いしきい値電圧を設定しようとするＭＯＳＦＥＴを形
成しようとする前記半導体材料上の領域にイオン注入を
阻止する膜を形成する処理と、 第１の不純物を前記半導体材料に注入した後に前記イオ
ン注入を阻止する膜を除去する処理と、 前記半導体材料のパターンニングおよびエッチング除去
を行ない第１および第２のゲート電極をそれぞれ形成す
る処理と、 第２の不純物を前記第１と第２のゲート電極およびソー
ス領域／ドレイン領域となる部分に注入する処理とから
構成されている半導体装置の製造方法。 - 【請求項１２】 形成しようとするＭＯＳＦＥＴがｎチ
ャネルＭＯＳＦＥＴである場合、前記第１および第２の
不純物が、ヒ素またはリンまたはアンチモンのいずれか
である請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 形成しようとするＭＯＳＦＥＴがｐチ
ャネルＭＯＳＦＥＴである場合、前記第１および第２の
不純物がボロンまたはインジウムのいずれかである請求
項１１記載の半導体装置の製造方法。 - 【請求項１４】 前記半導体材料がシリコンである請求
項１１から１３のいずれか１項記載の半導体装置の製造
方法。
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