JP2004103855A - 基板及びその製造方法 - Google Patents
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Abstract
【課題】半導体層の下に部分的な絶縁層を有する基板の製造方法を提供する。
【解決手段】第１基板１０ｃを作成した後に該第１基板１０ｃを第２基板２０に結合させて結合基板３０を作成し、その後、結合基板３０を分離層１５の部分で分割する。第１基板１０ｃの作製工程では、基板上に部分的な絶縁層１２ａを形成し、部分的な絶縁層１２ａの間の領域には単結晶シリコン層１３を成長させ、部分的な絶縁層１２ａの上には多結晶シリコン層１４を成長させ、その後、該基板にイオンを注入することにより、該基板の内部に分離層１５を形成する。
【選択図】図１Ｇ
【解決手段】第１基板１０ｃを作成した後に該第１基板１０ｃを第２基板２０に結合させて結合基板３０を作成し、その後、結合基板３０を分離層１５の部分で分割する。第１基板１０ｃの作製工程では、基板上に部分的な絶縁層１２ａを形成し、部分的な絶縁層１２ａの間の領域には単結晶シリコン層１３を成長させ、部分的な絶縁層１２ａの上には多結晶シリコン層１４を成長させ、その後、該基板にイオンを注入することにより、該基板の内部に分離層１５を形成する。
【選択図】図１Ｇ
Description
【０００１】
【発明の属する技術分野】
本発明は、基板及びその製造方法に係り、特に、内部に部分的な絶縁層を有する基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁層上に半導体層を有する基板が注目されている。このような基板は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板又はＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板と呼ばれる。後者は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板のうち半導体体層がシリコンで構成される基板である。Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板及びＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板は、共にＳＯＩ基板と呼ばれる。
【０００３】
ＳＯＩ基板の１つとして、半導体層或いはシリコン層の下の全体領域ではなく、部分的な領域にのみ絶縁層を有する基板が提案されている。これに関連する技術が特許第２７９４７０２号公報（半導体装置の製造方法）に開示されている。特許第２７９４７０２号公報に開示された製造方法では、第１基板としてのＮ−シリコン基板上にＮ＋層を形成し、そのＮ＋層上に熱酸化膜（ＳｉＯ２）を形成し、その後、熱酸化膜の不要部分を除去する。これにより、Ｎ＋層上に部分的に熱酸化膜が残る。その後、露出しているＮ＋層上にエピタキシャル層を成長させる。このとき、部分的な熱酸化膜上にはポリシリコン層が形成される。次いで、第１基板の主表面を研磨してエピタキシャル層及びポリシリコン層を同じ高さにし、その後、この第１基板の主表面側を第２基板に接合して最終基板を得る。このような最終基板は、第１基板で構成される部分の下に部分的に埋め込み絶縁層（熱酸化膜）を有する基板となり、この第１基板で構成される部分に半導体デバイスが形成される。
【０００４】
【特許文献１】
特許第２７９４７０２号公報
【発明が解決しようとする課題】
特許第２７９４７０２号公報に開示された製造方法では、製造される最終基板において、デバイスを形成すべき部分が第１基板そのものであるので、その厚さが非常に厚く、一般的なＳＯＩ基板の優位性を享受することが難しい。すなわち、特許第２７９４７０２号公報に開示された製造方法によって得られる基板では、低消費電力、高速動作といったＳＯＩ基板の優位性を十分に発揮することができない。
【０００５】
また、特許第２７９４７０２号公報に開示された製造方法では、第１基板と第２基板との接合の前に、エピタキシャル層及びポリシリコン層が表面に混在する第１基板を研磨する。しかしながら、この研磨工程による第１基板の表面の平坦化には限界があると考えられる。すなわち、研磨条件をエピタキシャル層に適合させるとポリシリコン層の平坦性が得られず、逆に、研磨条件をポリシリコン層に適合させるとエピタキシャル層の平坦性が得られない。更に、エピタキシャル層とポリシリコン層との間に段差が生じることも懸念される。
【０００６】
エピタキシャル層及びポリシリコン層が表面に混在する第１基板の表面の平坦性が低いと、第１基板を第２基板に接合させる際に接合不良が生じ易い。このような接合不良があると、高品質のデバイスを形成するための妨げとなる。
【０００７】
本発明は、上記の考察を基礎としてなされたものであり、その１つの目的は、半導体層の下に部分的な絶縁層を有する基板についてＳＯＩ基板としての優位性を保証することにある。
【０００８】
本発明の他の目的は、２枚の基板を結合する工程を経て製造される基板の品質を高めることにある。
【０００９】
【課題を解決するための手段】
本発明に係る基板の製造方法は、半導体領域上に部分的な絶縁層を有し、前記部分的な絶縁層の上及び前記部分的な絶縁層の間のうち少なくとも前記部分的な絶縁層の間に半導体層を有する第１基板を作製する工程と、前記第１基板に対してその表面を通してイオンを注入して前記部分的な絶縁層よりも深い位置に分離層を形成する工程と、前記分離層が形成された前記第１基板の表面に第２基板を結合させて結合基板を作製する工程と、前記結合基板を前記分離層の部分で分割する工程とを含む。
【００１０】
本発明の好適な実施の形態によれば、前記方法は、前記第１基板に前記第２基板を結合させる前に、前記第１基板の表面を平坦化する工程を更に含むことが好ましい。
【００１１】
本発明の好適な実施の形態によれば、前記第１基板を作製する工程では、前記部分的な絶縁層の間の他、前記部分的な絶縁層の上にも半導体層を有する第１基板を作製することが好ましい。
【００１２】
本発明の好適な実施の形態によれば、前記第１基板を作製する工程では、前記部分的な絶縁層の間には単結晶半導体層を形成し、前記部分的な絶縁層の上には非単結晶半導体層を形成することが好ましい。
【００１３】
本発明の好適な実施の形態によれば、前記半導体領域は、エピタキシャル成長法により基板上に形成された半導体層であることが好ましい。
【００１４】
本発明の好適な実施の形態によれば、前記第２基板は、例えば、少なくとも前記第１基板に結合させるべき面が絶縁体で構成されていることが好ましい。
【００１５】
本発明の好適な実施の形態によれば、前記方法は、前記第１基板の表面の全体に、前記第２基板に結合させるべき結合層を形成する工程を更に含むことが好ましい。
【００１６】
本発明の好適な実施の形態によれば、前記方法は、前記結合層を形成する工程の後であって前記結合基板を作製する工程の前に、前記結合層の表面を平坦化する工程を更に含むことが好ましい。
【００１７】
本発明の好適な実施の形態によれば、前記方法は、前記第１基板を作製する工程の後であって前記結合層を形成する工程の前に、前記第１基板の表面を平坦化する工程を更に含むことが好ましい。
【００１８】
本発明の好適な実施の形態によれば、前記結合層を形成する工程では、前記結合層として、全面にわたって実質的に一様な構造を有する層を形成することが好ましい。
【００１９】
本発明の好適な実施の形態によれば、前記結合層を形成する工程では、前記結合層として、例えば、多結晶半導体層、非晶質半導体層又は絶縁層を形成することが好ましい。前記結合層として絶縁層を形成する場合、該絶縁層は、例えば酸化膜であることが好ましい。酸化膜は、例えば、ＣＶＤ法によって形成することが好ましい。
【００２０】
本発明の好適な実施の形態によれば、前記第１基板を作製する工程は、前記部分的な絶縁層の上には層が成長しない条件で前記部分的な絶縁層の間に単結晶半導体層を成長させる第１成長工程と、前記単結晶半導体層の上に更に単結晶半導体層を成長させるとともに前記部分的な絶縁層の上には非単結晶半導体層を成長させる第２成長工程とを含むことが好ましい。ここで、前記第１成長工程では、前記部分的な絶縁層の厚さよりも厚く前記単結晶半導体層を成長させることが好ましい。或いは、前記第１成長工程では、その後に実施される前記第２成長工程において形成される前記非単結晶半導体層が前記部分的な絶縁層上の領域内に収まるように、前記単結晶半導体層を成長させることが好ましい。
【００２１】
本発明の好適な実施の形態によれば、前記イオンは、例えば、水素又はヘリウムを含むことが好ましい。
【００２２】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００２３】
［第１の実施の形態］
図１Ａ〜図１Ｉは、本発明の第１の実施の形態に係る基板製造方法を説明するための図である。図１Ａに示す工程では、単結晶シリコン基板（シード基板）１１を準備する。ここで、単結晶シリコン基板１１として、表面に単結晶シリコンのエピタキシャル成長層を有する基板を使用してもよい。
【００２４】
次いで、図１Ｂに示す工程では、単結晶シリコン基板１１上に絶縁層としてのＳｉＯ２層１２を形成する。ＳｉＯ２層１２は、例えば熱酸化法により形成することができ、熱酸化法によれば、良質のＳｉＯ２層を形成することができる。
【００２５】
図１Ｃに示す工程では、ＳｉＯ２層１２をパタニングして部分的なＳｉＯ２層１２ａを形成する。ここで、部分的なＳｉＯ２層とは、少なくとも一部の領域において単結晶シリコン基板１１或いは下地の半導体領域（例えば、単結晶シリコン基板１１として、表面にエピタキシャル成長シリコン層を有する基板を採用した場合には、当該シリコン層）が露出するように形成されたＳｉＯ２層をいう。ＳｉＯ２層１２は、例えば、ＳｉＯ２層１２上にマスク材を形成した後にリソグラフィー工程（レジスト塗布、露光、現像、エッチング）により該マスク材をパタニングして開口部を形成し、該開口部の底に露出しているＳｉＯ２層１２をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等によりエッチングすることによりパタニングすることができる。
【００２６】
この工程により、単結晶シリコン基板１１の上に部分的なＳｉＯ２層（絶縁層）１２ａを有する第１基板１０が形成される。
【００２７】
なお、図１Ｂ及び図１Ｃに示す工程に代えて、例えば、部分的なＳｉＯ２層１２ａを形成すべき領域以外をマスクパターンで覆い、露出部分にのみＳｉＯ２層１２ａを形成する工程を採用してもよい。
【００２８】
図１Ｄに示す工程では、第１基板１０の部分的なＳｉＯ２層１２ａの間の領域に露出している単結晶シリコン基板（半導体領域）１１上にエピタキシャル成長法により単結晶シリコン層（半導体層）１３を成長させる。このとき、部分的な絶縁層１２ａの上には多結晶シリコン層（非単結晶半導体層）１４が形成されうる。ただし、部分的な絶縁層１２ａの上に多結晶シリコン層１４が形成されない条件で単結晶シリコン基板１１上に単結晶シリコン層１３を成長させてもよい。
【００２９】
典型的には、単結晶シリコン層１３と多結晶シリコン層１４とは成長速度が異なるので、単結晶シリコン層１３と多結晶シリコン層１４との間には段差が生じ得る。また、単結晶シリコン層１３、多結晶シリコン層１４の各表面には、それぞれ凹凸が形成され得る。
【００３０】
図１Ｅに示す工程では、図１Ｄに示す第１基板１０ａの表面を研磨或いは研削等により平坦化し、平坦な表面を有する第１基板１０ｂを作製する。
【００３１】
図１Ｆに示す工程では、第１基板１０ｂの表面を通して第１基板１０ｂの部分的なＳｉＯ２層（絶縁層）１２ａよりも深い位置に水素イオン又はヘリウムイオン等のイオンを注入して、部分的なＳｉＯ２層１２ａ及び単結晶シリコン層１３の下面から下方に離隔した位置に分離層１５としてのイオン注入層を形成する。これにより、部分的なＳｉＯ２層１２ａ及び単結晶シリコン層１３の下には、元の単結晶シリコン基板１１の表面部分が単結晶シリコン層１６として残り、その下に分離層１５が形成され、その下に元の単結晶シリコン基板１１の主要部分（表面部分以外）が単結晶シリコン部１１ａとして残る。ここで、このようなイオン注入工程は、図１Ｅに示す工程よりも前に実施することもできる。
【００３２】
図１Ｇに示す工程では、図１Ｆに示す第１基板１０ｃの表面（単結晶シリコン層１３及び多結晶シリコン層１４が露出している面）に第２基板（ハンドル基板）２０を結合させて、結合基板（はり合わせ基板）３０を形成する。なお、結合に先立って、第１基板１０の表面に熱酸化法等によりＳｉＯ２層（絶縁層）を形成してもよい。この際、４００℃以上の熱酸化処理工程を必要とする場合には、イオン注入の工程前にその熱酸化処理工程を行う。第２基板２０としては、典型的には、単結晶シリコン基板又はその表面にＳｉＯ２層等の絶縁層を形成した基板を採用することができる。しかしながら、第２基板２０は、それ以外の基板、例えば、絶縁性基板（例えば、ガラス基板等）であってもよい。
【００３３】
図１Ｈに示す工程では、結合基板３０を分離層１５の部分で切断することにより２枚の基板に分割する。この分割は、結合基板３０に熱処理を施すことによっても実施することができる。或いは、この分割は、流体を使って行うこともできる。流体を使う方法としては、例えば、流体（液体又は気体）の噴流を形成してこれを分離層１５に打ち込む方法や、流体の静圧を利用する方法等が好適である。前者の方法において、流体として水を利用する方法は、ウォータージェット法と呼ばれる。或いは、この分割は、固体の楔等の部材を分離層１５に挿入することによっても実施することができる。
【００３４】
ここで、上記のような分割方法の他、第１基板１０ｃをその裏面（露出面）から研削、研磨し、絶縁層１２ａ上に所定厚の単結晶シリコン層を残す研削・研磨方法を採用してもよい。なお、この場合、必ずしも分離層１５を形成する必要はない。
【００３５】
図１Ｉに示す工程では、第２基板２０の単結晶シリコン層１６上に残っている分離層１５ｂをエッチング液等を使って除去する。このとき、単結晶シリコン層１６をエッチングストップ層として利用すればよい。その後、必要に応じて、水素アニール工程、研磨工程等の平坦化工程を実施して基板表面を平坦化してもよい。
【００３６】
以上の方法により、図２に示すような半導体基板（部分ＳＯＩ基板）４０が得られる。図２に示す半導体基板４０は、表面に薄い単結晶シリコン層（第１半導体層）１６を有し、その下に部分的なＳｉＯ２層（絶縁層）１２ａ及び単結晶シリコン層（第２半導体層）１３を有する。ここで、薄い単結晶シリコン層とは、一般的な半導体基板に比べて薄いことを意図した表現であり、単結晶シリコン層（第１半導体層）１６の厚さは、ＳＯＩ基板としての優位性を発揮する上で、例えば、１０μｍ以下が好ましく、５ｎｍ〜２μｍの範囲が更に好ましい。
【００３７】
半導体基板４０のうち部分的なＳｉＯ２層（絶縁層）１２ａを埋め込み絶縁層として有する領域（ＳＯＩ領域）４１は、全領域に埋め込み絶縁膜を有するＳＯＩ基板と同様の特性を有する。また、半導体基板４０のうち部分的な絶縁層１２ａを有しない領域（非ＳＯＩ領域）４２、すなわち、単結晶シリコン層１６の下に単結晶シリコン層１３を有する領域４２は、通常のシリコン基板とほぼ同様の特性を有する。
【００３８】
ここで、単結晶シリコン基板１１として、表面に単結晶シリコンのエピタキシャル成長層を有する基板を使用した場合には、領域４２は、エピタキシャルシリコン層を表面に有するシリコン基板とほぼ同様の特性を有する。この場合において、単結晶シリコン層１３は、エピタキシャル成長法により形成された単結晶シリコン層１６を下地としてエピタキシャル成長法により形成される層であるため、単結晶シリコン層１６と単結晶シリコン層１３との界面には殆ど欠陥が生じない。したがって、この半導体基板４０を使用する場合、ＳＯＩ領域に形成するデバイスよりも深い構造を有するデバイス（例えば、トレンチキャパシタ）を非ＳＯＩ領域に形成する場合においても、高品位のデバイスを形成することができる。
【００３９】
この実施の形態によって製造され得る半導体基板４０は、例えば、ＳＯＩ領域４１には論理回路を形成し、非ＳＯＩ領域４２にはトレンチ型キャパシタを有するＤＲＡＭを形成するアプリケーションに有用である。或いは、この半導体基板４０は、ＳＯＩ領域４１にはＤＲＡＭのメモリセルトランジスタや論理回路を形成し、非ＳＯＩ領域４２にはＤＲＡＭのメモリセルキャパシタを形成するアプリケーションに有用である。ＤＲＡＭを形成するために使用される半導体基板４０におけるＳＯＩ領域及び非ＳＯＩ領域の単結晶シリコン層の厚さの一例を挙げると、ＳＯＩ領域では約１００ｎｍ、非ＳＯＩ領域では数ミクロン〜１０ミクロン程度である。
【００４０】
図１Ｇに示す工程（結合工程）に先立って第１基板１０ｃの表面に絶縁層２１を形成した場合、又は、第２基板２０として表面に絶縁層２１を有する第２基板２０を採用した場合は、最終的に図３に示すような半導体基板５０が得られる。図３に示す半導体基板５０は、単結晶シリコン層（第１半導体層）１６の下に部分的な絶縁層１２ａを有し、その下に隣接して又は離隔して全面の絶縁層２１を有する基板となる。なお、図１Ｄ又は図１Ｅに示す成長工程又は平坦化工程において、部分的な絶縁層１２ａが表面に露出するように製造条件を決定した場合には、部分的な絶縁層１２ａの下に隣接する全面の絶縁層２１が配置される。部分的な絶縁層１２ａを有しない領域は、部分的な絶縁層１２ａを有する領域に対して厚いＳＯＩ層（以下、このような領域を厚ＳＯＩ領域と呼ぶ）を有する。このような構造によれば、部分的な絶縁層１２ａを有しない領域に形成されるデバイスについても、バルクシリコンから誘電分離することができる。
【００４１】
以上のように、イオン注入法により第１基板に分離層を形成した後に該第１基板と第２基板を結合させて結合基板を作成し、次いで、該結合基板を該分離層の部分で分割することにより部分的な絶縁層を内部に有し、その上に薄いＳＯＩ層を有するＳＯＩ基板を作製することができる。そして、このようなＳＯＩ層は、分割工程を通して薄化されているので、通常のＳＯＩ基板のＳＯＩ層とほぼ同様の特性を有する。
【００４２】
［実施例］
以下、本発明の第１の実施の形態の好適な実施例を挙げる。
【００４３】
（実施例１）
まず、比抵抗１０〜２０Ω・ｃｍのＰ型又はＮ型の第１の単結晶Ｓｉ基板１１を準備した（図１Ａに示す工程に相当）。次いで、基板１１の表面に熱酸化法等により２００ｎｍ厚のＳｉＯ２層１２を形成した（図１Ｂに示す工程に相当）。なお、ＳｉＯ２層１２の形成に先立って、基板１１の表面に、単結晶シリコン層をエピタキシャル成長させてもよい。このようなエピタキシャル層は、典型的には３００〜４００ｎｍの厚さであるが、３００ｎｍ以下又は４００ｎｍ以上であってもよい。
【００４４】
次いで、ＳｉＯ２層１２上にマスク材（ＳｉＮ等が好適）を堆積して、その上に更にレジストを塗布し、非ＳＯＩ領域（あるいは厚ＳＯＩ領域）とする領域に開口が形成されるように、これらを順にパタニングした（図１Ｃに示す工程に相当）。なお、ここでは、第１基板と第２基板とを結合させる結合法を用いるので、パタニングは、正常なパターンの鏡像が形成されるように行う必要が有る。
【００４５】
ここで、ＳｉＯ２層１２上にマスク材を堆積しない場合には、ＳｉＯ２層１２上にレジストを塗布しこれをパタニングしてレジストパターンを形成し、その後、レジストパターンの開口部を通してＳｉＯ２層１２をエッチングして、単結晶シリコン基板１１の表面を部分的に露出させる。
【００４６】
一方、ＳｉＯ２層１２上にマスク材を堆積する場合には、その上にレジストを塗布しこれをパターンしてレジストパターンを形成し、その後、レジストパターンの開口部を通してマスク材をエッチングして、マスク材をパタニングする。次いで、マスク材の開口部を通して、単結晶シリコン基板１１の表面が露出するまでＳｉＯ２層１２をエッチングして、ＳｉＯ２層１２をパタニングする。その際、必要に応じて、マスク材のパタニングの後、ＳｉＯ２層１２のパタニングの前にレジストを剥離してもよい。
【００４７】
レジスト及びマスク材を除去すると、部分的に単結晶シリコン基板１１の表面が表出した第１基板１０が得られた。
【００４８】
次いで、エピタキシャル成長工程を実施することにより、単結晶シリコン基板１１の表面が露出した領域上にエピタキシャルＳｉ層１３が形成され、これと同時にＳｉＯ２層１２ａ上に多結晶Ｓｉ層１４が形成された（図１Ｄに示す工程に相当）。ここで、エピタキシャルＳｉ層１３の厚さは、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、５ミクロンとすることができる。
【００４９】
次いで、基板の表面を研磨して平滑化した（図１Ｅに示す工程に相当）。この研磨工程として、ＣＭＰ工程を実施してもよい。ここで、研磨工程における研磨ダメージを除去するために洗浄工程及び／又はエッチング工程を更に実施してもよい。
【００５０】
次いで、単結晶シリコン基板１１中の所定位置にイオンが注入されるように投影飛程を設定して第１基板１０ｂに対してその表面を通してイオンを注入した（図１Ｆに示す工程に相当）。これにより、分離層として機能するイオン注入層１５が、微小気泡層（ｍｉｃｒｏｃａｖｉｔｙ ｌａｙｅｒ）或いは注入イオン種高濃度層として形成された。このイオン注入工程は、例えば、３６０ｋｅＶで５×１０１６ｃｍ−２の水素イオン（Ｈ＋）を注入することにより実施することができ、この場合の投影飛程は、約３．３ミクロンである。また、このイオン注入工程は、通常のイオン注入装置ではなく、プラズマ装置を利用して複数枚の基板に対して一括して実施してもよい。この場合、注入するイオンは、Ｈ＋よりもＨ２＋の方が効率が良い場合もある。
【００５１】
次いで、第１基板１０ｃの表面と別に用意した第２のＳｉ基板２０の表面とを重ね合わせ、接触させた後、温度３００℃で１０時間の熱処理をし、第１基板１０ｃと第２基板２０との結合強度を向上させた（図１Ｇに示す工程に相当）。これにより、結合基板３０が得られた。ここで、重ね合わせの前に、Ｎ２又はＯ２プラズマ処理等の前処理を第１基板及び第２基板に施すことにより、結合強度を向上させることができた。なお、結合強度の向上のための熱処理は必須ではなく、省略可能である。
【００５２】
第１基板１０ｃの表面及び第２基板２０の表面の少なくとも一方の上に酸化膜を形成した場合には、エピタキシャルＳｉ層１３を成長させた領域は、非ＳＯＩ領域ではなく厚ＳＯＩ領域となる（図３参照）。厚ＳＯＩ領域のシリコン膜厚は、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、１０ミクロンとすることができる。
【００５３】
上記のような酸化膜を形成しない場合には、部分的なＳｉＯ２層が存在しない領域は、ＳＯＩ構造にはならず、単結晶シリコン基板又はエピタキシャルシリコン基板（単結晶シリコン基板として表面にエピタキシャルシリコン層を有する基板を使用した場合）とほぼ同じ構造になる（図２参照）。
【００５４】
次いで、結合基板３０に４００℃で１０時間の熱処理を施すことにより、結合基板３０をイオン注入層１５の部分で２分割した（図１Ｈに示す工程に相当）。その結果、元々第１基板１０に形成されていた多結晶シリコン層１４、部分的なＳｉＯ２層１２ａ、エピタキシャルＳｉ層１３、単結晶シリコン層１６、及び多孔質Ｓｉ層１５の一部１５ｂが、第２基板２０側に移設された。第１基板１１ａの表面には多孔質Ｓｉ層１５ａのみが残った。
【００５５】
このような分割工程では、熱処理に代えて、結合基板３０の周辺部の隙間（２枚の基板１０ｃ、２０のベベリングで構成された隙間）に流体（液体又は気体）又は固体くさびを挿入する方法、結合基板３０に引っ張り力やせん断力等の機械的な力を印加する方法、結合基板３０に超音波を印加する方法等を採用することもできる。
【００５６】
更には、結合基板を分割せずに、結合基板を構成する２枚の基板のうち第１基体１０ｃの裏面側から分離層１５までを研削、研磨、エッチング等で除去してもよい。
【００５７】
次いで、第２基板２０上の最表面に移設された分離層１５ｂをＣＭＰ等の研磨又はエッチングにより除去するとともに表面を平坦化した（図１Ｉに示す工程に相当）。次いで、水素アニール処理等の平坦化工程を実施してもよい。或いは、分離層１５ｂが残留したままの状態で水素アニールを実施してもよい。
【００５８】
以上の工程により、部分的な絶縁層１２ａ及びそれらの間の単結晶Ｓｉ層１３の上に０．２μｍの厚みを持った単結晶Ｓｉ層１６を有する半導体基板が得られた。形成された単結晶Ｓｉ層１６の膜厚を面内全面について１００点を測定したところ、膜厚の均一性は２０１ｎｍ±５ｎｍであった。
【００５９】
透過電子顕微鏡による断面観察の結果、単結晶Ｓｉ層１６には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認された。
【００６０】
形成された基板１４０の表面粗さを原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍであり、通常市販されているＳｉウエハと同等であった。
【００６１】
なお、上記の製造方法において、単結晶シリコン基板１１に代えて、表面に例えばＳｉＧｅ、ＧａＡｓ、ＳｉＣ、Ｃ等を有する基板を採用してもよい。この場合、基板の表面（部分的な絶縁層の間の領域）上に成長させる層は、その下地の材料と同一材料で形成することが好ましい。
【００６２】
第２基板としては、例えば、シリコン基板の他、石英、サファイア、セラミック、カーボン、ＳｉＣ等からなる基板を採用することもできる。
【００６３】
（実施例２）
実施例１の方法で製造した図２に示す構造を有する半導体基板の非ＳＯＩ領域に、トレンチキャパシタを有するＤＲＡＭを形成し、ＳＯＩ領域に、論理回路を含む他のデバイスを形成した。ここで、露光工程において、露光ショットの全域が投影光学系の深度内に収まり、局所的な焦点ずれ（基板表面の凹凸に起因する焦点ずれ）は起こらなかった。非ＳＯＩ領域には、十分な厚さの単結晶シリコン層が形成されているので、トレンチキャパシタを形成する上で何ら障害がなかった。
【００６４】
なお、上記の半導体基板は、ＤＲＡＭを混載した集積回路以外の集積回路の形成にも有効である。
【００６５】
［第２の実施の形態］
図４Ａ〜図４Ｊは、本発明の第２の実施の形態に係る基板製造方法を説明するための図である。図４Ａに示す工程では、単結晶シリコン基板（シード基板）１１１を準備する。ここで、単結晶シリコン基板１１１として、表面に単結晶シリコンのエピタキシャル成長層を有する基板を使用してもよい。
【００６６】
次いで、図４Ｂに示す工程では、単結晶シリコン基板１１１上に絶縁層としてのＳｉＯ２層１１２を形成する。ＳｉＯ２層１１２は、例えば熱酸化法により形成することができ、熱酸化法によれば、良質のＳｉＯ２層を形成することができる。
【００６７】
図４Ｃに示す工程では、ＳｉＯ２層１１２をパタニングして部分的なＳｉＯ２層１１２ａを形成する。ここで、部分的なＳｉＯ２層とは、少なくとも一部の領域において単結晶シリコン基板１１１或いは下地の半導体領域（例えば、単結晶シリコン基板１１１として、表面にエピタキシャル成長シリコン層を有する基板を採用した場合には、当該シリコン層）が露出するように形成されたＳｉＯ２層をいう。ＳｉＯ２層１１２は、例えば、ＳｉＯ２層１１２上にマスク材を形成した後にリソグラフィー工程（レジスト塗布、露光、現像、エッチング）により該マスク材をパタニングして開口部を形成し、該開口部の底に露出しているＳｉＯ２層１１２をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等によりエッチングすることによりパタニングすることができる。
【００６８】
この工程により、単結晶シリコン基板１１１の上に部分的なＳｉＯ２層（絶縁層）１１２ａを有する第１基板１１０が形成される。
【００６９】
なお、図４Ｂ及び図４Ｃに示す工程に代えて、例えば、部分的なＳｉＯ２層１１２ａを形成すべき領域以外をマスクパターンで覆い、露出部分にのみＳｉＯ２層１１２ａを形成する工程を採用してもよい。
【００７０】
図４Ｄに示す工程では、第１基板１１０の部分的なＳｉＯ２層１１２ａの間の領域に露出している単結晶シリコン基板（半導体領域）１１１上にエピタキシャル成長法により単結晶シリコン層（半導体層）１１３を成長させる。このとき、部分的な絶縁層１１２ａの上には多結晶シリコン層（非単結晶半導体層）１１４が形成されうる。ただし、部分的な絶縁層１１２ａの上に多結晶シリコン層１１４が形成されない条件で単結晶シリコン基板１１１上に単結晶シリコン層１１３を成長させてもよい。
【００７１】
典型的には、単結晶シリコン層１１３と多結晶シリコン層１１４とは成長速度が異なるので、単結晶シリコン層１１３と多結晶シリコン層１１４との間には段差が生じ得る。また、単結晶シリコン層１１３、多結晶シリコン層１１４の各表面には、それぞれ凹凸が形成され得る。
【００７２】
図４Ｅに示す工程では、単結晶シリコン層１１３及び多結晶シリコン層１１４、すなわち第１基板１１０ａの全面に、第２基板と結合させるべき結合層（第２層）１１５を形成する。結合層は、続く平坦化工程における平坦化を容易にするために、実質的に一様な構造（一様に研磨することができる構造）を有することが好ましい。結合層１１５は、半導体層であってもよいし、半導体材料以外の材料からなる層であってもよいが、結合層１１５としては、例えば、多結晶シリコン層、非晶質シリコン層、酸化膜（例えば、ＣＶＤ法等によるＳｉＯ２層）、ＰＳＧ層、ＢＰＳＧ層等の絶縁層が好適である。ここで、結合層１１５として、ＳｉＯ２層を形成する場合、そのＳｉＯ２層の形成は、熱酸化法によってもよいが、ＣＶＤ法による方が好ましい。これは、熱酸化法では、下地の形状がＳｉＯ２層の表面形状に強く反映されるが、ＣＶＤ法によれば、下地の段差形状が緩和され易いからである。
【００７３】
結合層１１５を形成することにより、第１基板１１０ｂの表面を平坦化することができる。これは、続く結合工程（はり合わせ工程）における第１基板と第２基板との結合強度及び結合の容易性の向上に寄与する。また、結合層１１５の形成は、最終的に活性層となる部分（単結晶シリコン基板１１１の表層部分であって後述の単結晶シリコン層１１６）を、第１基板に結合される第２基板から遠ざけるためにも有効である。
【００７４】
ここで、第１基板１１０ｂの表面の平坦性をより向上させるために、結合層１１５を形成する前に、単結晶シリコン層１１３及び多結晶シリコン層１１４が混在する第１基板１１０ａ（図４Ｄ参照）の表面を研磨或いは研削等により平坦化することが好ましい。この場合、結合層１１５の形成後の平坦化工程を実施しない場合においても、表面平坦性の高い第１基板を得ることができる。
【００７５】
図４Ｆに示す工程（平坦化工程）は、第１基板１１ｂ（図４Ｅ参照）の表面の凹凸が許容できない場合に実施する工程であり、第１基板１１０ｂの表面を研磨或いは研削等により平坦化する。このように、結合層１１５の表面を平坦化することにより、続く結合工程（はり合わせ工程）における第１基板と第２基板との結合強度及び結合の容易性を更に向上させることができる。
【００７６】
なお、図４Ｅに示す結合層の形成工程を実施することなく、図４Ｄに示す状態の基板、すなわち、単結晶シリコン層１１３及び多結晶シリコン層１１４が混在する第１基板１１０ａの表面を平坦化する工程を実施し、その後直ちに第１基板を第２基板に結合させることは好ましくない場合がある。すなわち、単結晶シリコン層１１３及び多結晶シリコン層１１４が混在する第１基板１１０ａの表面に対して平坦化工程を実施しても高い平坦性を得ることが難しい。例えば、単結晶シリコン層１１３の平坦化に適合した平坦化工程を実施すると、多結晶シリコン層１１４については高い平坦性が得られず、逆に、多結晶シリコン層１１４の平坦化に適合した平坦化工程を実施すると、単結晶シリコン層１１３については高い平坦性が得られない。しかも、単結晶シリコン層１１３と多結晶シリコン層１１４との間に段差が形成される可能性もある。
【００７７】
図４Ｇに示す工程では、第１基板１１０ｃの表面を通して第１基板１１０ｃの部分的なＳｉＯ２層１１２ａよりも深い位置に水素イオン又はヘリウムイオン等のイオンを注入して、部分的なＳｉＯ２層１１２ａ及び単結晶シリコン層１３の下面から下方に離隔した位置に分離層１１６としてのイオン注入層を形成する。これにより、部分的なＳｉＯ２層１１２ａ及び単結晶シリコン層１１３の下には、元の単結晶シリコン基板１１１の表面部分が単結晶シリコン層１１７として残り、その下に分離層１１６が形成され、その下に元の単結晶シリコン基板１１１の主要部分（表面部分以外）が単結晶シリコン部１１１ａとして残る。ここで、このようなイオン注入工程は、図４Ｆに示す工程よりも前に実施することもできる。
【００７８】
図４Ｈに示す工程では、図４Ｇに示す第１基板１１０ｄの結合層１１５ａに第２基板（ハンドル基板）１２０を結合させて、結合基板（はり合わせ基板）１３０を形成する。なお、結合に先立って、第１基板１１０ｄの表面に、更に熱酸化法等によりＳｉＯ２層（絶縁層）を形成してもよい（結合層１１５がＳｉＯ２層等の絶縁膜であるときは、この限りでない）。この際、４００℃以上の熱酸化処理工程を必要とする場合には、イオン注入の工程前にその熱酸化処理工程を行う。第２基板１２０としては、典型的には、単結晶シリコン基板又はその表面にＳｉＯ２層等の絶縁層を形成した基板を採用することができる。しかしながら、第２基板１２０は、それ以外の基板、例えば、絶縁性基板（例えば、ガラス基板等）であってもよい。
【００７９】
図４Ｉに示す工程では、結合基板１３０を分離層１１６の部分で切断することにより２枚の基板に分割する。この分割は、例えば、結合基板１３０に熱処理を施すことによっても実施することができる。或いは、この分割は、流体を使って行うこともできる。流体を使う方法としては、例えば、流体（液体又は気体）の噴流を形成してこれを分離層１１６に打ち込む方法や、流体の静圧を利用する方法等が好適である。前者の方法において、流体として水を利用する方法は、ウォータージェット法と呼ばれる。或いは、この分割は、固体の楔等の部材を分離層１１６に挿入することによっても実施することができる。
【００８０】
ここで、上記のような分割方法の他、第１基板１１０ｄをその裏面（露出面）から研削、研磨し、絶縁層１１２ａ上に所定厚の単結晶シリコン層を残す研削・研磨方法を採用してもよい。なお、この場合、必ずしも分離層１１６を形成する必要はない。
【００８１】
図４Ｊに示す工程では、第２基板１２０の単結晶シリコン層１１７上に残っている分離層１１６ｂをエッチング液等を使って除去する。このとき、単結晶シリコン層１１７をエッチングストップ層として利用すればよい。その後、必要に応じて、水素アニール工程、研磨工程等の平坦化工程を実施して基板表面を平坦化してもよい。
【００８２】
以上の方法により、図５に示すような半導体基板（部分ＳＯＩ基板）１４０が得られる。図５に示す半導体基板１４０は、表面に薄い単結晶シリコン層（第１半導体層）１１７を有し、その下に部分的なＳｉＯ２層（絶縁層）１１２ａ及び単結晶シリコン層（第２半導体層）１１３を有する。ここで、薄い単結晶シリコン層とは、一般的な半導体基板に比べて薄いことを意図した表現であり、単結晶シリコン層（第１半導体層）１１７の厚さは、ＳＯＩ基板としての優位性を発揮する上で、例えば、１０μｍ以下が好ましく、５ｎｍ〜２μｍの範囲が更に好ましい。
【００８３】
半導体基板１４０のうち部分的なＳｉＯ２層（絶縁層）１１２ａを埋め込み絶縁層として有する領域（ＳＯＩ領域）１４１は、全領域に埋め込み絶縁膜を有するＳＯＩ基板と同様の特性を有する。また、半導体基板１４０のうち部分的な絶縁層１１２ａを有しない領域（非ＳＯＩ領域）１４２、すなわち、単結晶シリコン層１１７の下に単結晶シリコン層１１３を有する領域１４２は、通常のシリコン基板とほぼ同様の特性を有する。
【００８４】
ここで、単結晶シリコン基板１１１として、表面に単結晶シリコンのエピタキシャル成長層を有する基板を使用した場合には、領域１４２は、エピタキシャルシリコン層を表面に有するシリコン基板とほぼ同様の特性を有する。この場合において、単結晶シリコン層１１３は、エピタキシャル成長法により形成された単結晶シリコン層１１７を下地としてエピタキシャル成長法により形成される層であるため、単結晶シリコン層１１７と単結晶シリコン層１１３との界面には殆ど欠陥が生じない。したがって、この半導体基板１４０を使用する場合、ＳＯＩ領域に形成するデバイスよりも深い構造を有するデバイス（例えば、トレンチキャパシタ）を非ＳＯＩ領域に形成する場合においても、高品位のデバイスを形成することができる。
【００８５】
この実施の形態によって製造され得る半導体基板１４０は、例えば、ＳＯＩ領域１４１には論理回路を形成し、非ＳＯＩ領域１４２にはトレンチ型キャパシタを有するＤＲＡＭを形成するアプリケーションに有用である。或いは、この半導体基板１４０は、ＳＯＩ領域１４１にはＤＲＡＭのメモリセルトランジスタや論理回路を形成し、非ＳＯＩ領域１４２にはＤＲＡＭのメモリセルキャパシタを形成するアプリケーションに有用である。ＤＲＡＭを形成するために使用される半導体基板４０におけるＳＯＩ領域及び非ＳＯＩ領域の単結晶シリコン層の厚さの一例を挙げると、ＳＯＩ領域では約１００ｎｍ、非ＳＯＩ領域では数ミクロン〜１０ミクロン程度である。
【００８６】
図４Ｈに示す工程（分割工程）に先立って第１基板１１０ｄの表面に絶縁層１２１を形成した場合、又は、第２基板１２０として表面に絶縁層１２１を有する第２基板１２０を採用した場合は、最終的に図６に示すような半導体基板１５０が得られる。図６に示す半導体基板１５０は、単結晶シリコン層（第１半導体層）１１７の下に部分的な絶縁層１１２ａを有し、その下に離隔して全面の絶縁層１２１を有する基板となる。
【００８７】
以上のように、この実施の形態によれば、結合工程の前に第１基板の表面に結合層を形成することにより、第１基板の表面の平坦性を向上させ、第２基板との結合を容易にすることができる。
【００８８】
［実施例］
以下、本発明の第２の実施の形態の好適な実施例を挙げる。
【００８９】
（実施例１）
まず、比抵抗１０〜２０Ω・ｃｍのＰ型又はＮ型の第１の単結晶Ｓｉ基板１１１を準備した（図４Ａに示す工程に相当）。次いで、基板１１１の表面に熱酸化法等により２００ｎｍ厚のＳｉＯ２層１１２を形成した（図４Ｂに示す工程に相当）。なお、ＳｉＯ２層１１２の形成に先立って、基板１１１の表面に、単結晶シリコン層をエピタキシャル成長させてもよい。このようなエピタキシャル層は、典型的には３００〜４００ｎｍの厚さであるが、３００ｎｍ以下又は４００ｎｍ以上であってもよい。
【００９０】
次いで、酸化膜上にマスク材（ＳｉＮ等が好適）を堆積して、その上に更にレジストを塗布し、非ＳＯＩ領域（あるいは厚ＳＯＩ領域）とする領域に開口が形成されるように、これらを順にパタニングした（図４Ｃに示す工程に相当）。なお、ここでは、第１基板と第２基板とを結合させる結合法を用いるので、パタニングは、正常なパターンの鏡像が形成されるように行う必要が有る。
【００９１】
ここで、ＳｉＯ２層１１２上にマスク材を堆積しない場合には、ＳｉＯ２層１１２上にレジストを塗布しこれをパタニングしてレジストパターンを形成し、その後、レジストパターンの開口部を通してＳｉＯ２層１１２をエッチングして、単結晶シリコン基板１１１の表面を部分的に露出させる。
【００９２】
一方、ＳｉＯ２層１１２上にマスク材を堆積する場合には、その上にレジストを塗布しこれをパターンしてレジストパターンを形成し、その後、レジストパターンの開口部を通してマスク材をエッチングして、マスク材をパタニングする。次いで、マスク材の開口部を通して、単結晶シリコン基板１１１の表面が露出するまでＳｉＯ２層１１２をエッチングして、ＳｉＯ２層１１２をパタニングする。その際、必要に応じて、マスク材のパタニングの後、ＳｉＯ２層１１２のパタニングの前にレジストを剥離してもよい。
【００９３】
レジスト及びマスク材を除去すると、部分的に単結晶シリコン基板１１１１の表面が表出した第１基板１１０が得られた。
【００９４】
次いで、エピタキシャル成長工程を実施することにより、単結晶シリコン基板１１１の表面が露出した領域上にエピタキシャルＳｉ層１１３が形成され、これと同時にＳｉＯ２層１１２ａ上に多結晶Ｓｉ層１１４が形成された（図４Ｄに示す工程に相当）。ここで、エピタキシャルＳｉ層１１３の厚さは、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、５ミクロンとすることができる。
【００９５】
次いで、上記の第１基板１１０ａの全面に結合層１１５として３ミクロン厚の多結晶シリコン層を成長させた（図４Ｅに示す工程に相当）。なお、この結合層の膜厚は、要求される第１基板の平坦性等に応じて変更することができる。ここで、結合層１１５としては、多結晶シリコン層の他、例えば、非晶質シリコン層、酸化膜（例えば、ＣＶＤ法等によるＳｉＯ２層）、ＰＳＧ層、ＢＰＳＧ層等の絶縁層が好適である。更に、結合層１１５の上にＳｉＯ２層等の絶縁層を形成してもよい（結合層が絶縁層である場合には、この限りでない）。
【００９６】
次いで、第１基板１１０ｂの表面（結合層１１５）を研磨して平滑化した（図４Ｆに示す工程に相当）。この研磨工程として、ＣＭＰ工程を実施してもよい。ここで、研磨工程における研磨ダメージを除去するために洗浄工程及び／又はエッチング工程を更に実施してもよい。
【００９７】
次いで、単結晶シリコン基板１１１中の所定位置にイオンが注入されるように投影飛程を設定して第１基板１１０ｄに対してその表面を通してイオンを注入した（図４Ｇに示す工程に相当）。これにより、分離層として機能するイオン注入層１１６が、微小気泡層（ｍｉｃｒｏｃａｖｉｔｙ ｌａｙｅｒ）或いは注入イオン種高濃度層として形成された。このイオン注入工程は、例えば、６００ｋｅＶで５×１０１６ｃｍ−２の水素イオン（Ｈ＋）を注入することにより実施することができ、この場合の投影飛程は、約６．３ミクロンである。また、このイオン注入工程は、通常のイオン注入装置ではなく、プラズマ装置を利用して複数枚の基板に対して一括して実施してもよい。この場合、注入するイオンは、Ｈ＋よりもＨ２＋の方が効率が良い場合もある。
【００９８】
次いで、第１基板１１０ｄの表面と別に用意した第２のＳｉ基板１２０の表面とを重ね合わせ、接触させた後、温度３００℃で１０時間の熱処理をし、第１基板１０ｃと第２基板２０との結合強度を向上させた（図４Ｈに示す工程に相当）。これにより、結合基板１３０が得られた。ここで、重ね合わせの前に、Ｎ２又はＯ２プラズマ処理等の前処理を第１基板及び第２基板に施すことにより、結合強度を向上させることができた。なお、結合強度の向上のための熱処理は必須ではなく、省略可能である。
【００９９】
第１基板１１０ｄの表面及び第２基板１２０の表面の少なくとも一方の上に酸化膜を形成した場合、又は、結合層１１７を絶縁層とした場合には、エピタキシャルＳｉ層１１３を成長させた領域は、非ＳＯＩ領域ではなく厚ＳＯＩ領域となる（図６参照）。厚ＳＯＩ領域のシリコン膜厚は、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、１０ミクロンとすることができる。
【０１００】
上記のような酸化膜を形成しない場合には、部分的なＳｉＯ２層が存在しない領域は、ＳＯＩ構造にはならず、単結晶シリコン基板又はエピタキシャルシリコン基板（単結晶シリコン基板として表面にエピタキシャルシリコン層を有する基板を使用した場合）とほぼ同じ構造になる（図５参照）。
【０１０１】
次いで、結合基板１３０に４００℃で１０時間の熱処理を施すことにより、結合基板１３０をイオン注入層１１６の部分で２分割した（図４Ｉに示す工程に相当）。その結果、元々第１基板１１０に形成されていた多結晶シリコン層１１４、部分的なＳｉＯ２層１１２ａ、エピタキシャルＳｉ層１１３、単結晶シリコン層１１７、及び多孔質Ｓｉ層１１６の一部１１６ｂが、第２基板１２０側に移設された。第１基板１１１ａの表面には多孔質Ｓｉ層１１６ａのみが残った。
【０１０２】
このような分割工程では、熱処理に代えて、結合基板１３０の周辺部の隙間（２枚の基板１１０ｄ、１２０のベベリングで構成された隙間）に流体（液体又は気体）又は固体くさびを挿入する方法、結合基板１３０に引っ張り力やせん断力等の機械的な力を印加する方法、結合基板１３０に超音波を印加する方法等を採用することもできる。
【０１０３】
更には、結合基板を分割せずに、結合基板を構成する２枚の基板のうち第１基体１１０ｄの裏面側から分離層１１６までを研削、研磨、エッチング等で除去してもよい。
【０１０４】
次いで、第２基板１２０上の最表面に移設された分離層１１６ｂをＣＭＰ等の研磨又はエッチングにより除去するとともに表面を平坦化した（図４Ｊに示す工程に相当）。次いで、水素アニール処理等の平坦化工程を実施してもよい。或いは、分離層１１６ｂが残留したままの状態で水素アニールを実施してもよい。
【０１０５】
以上の工程により、部分的な絶縁層１１２ａ及びそれらの間の単結晶Ｓｉ層１１３の上に０．２μｍの厚みを持った単結晶Ｓｉ層１１７を有する半導体基板が得られた。形成された単結晶Ｓｉ層１１７の膜厚を面内全面について１００点を測定したところ、膜厚の均一性は２０１ｎｍ±５ｎｍであった。
【０１０６】
透過電子顕微鏡による断面観察の結果、単結晶Ｓｉ層１１７には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認された。
【０１０７】
形成された基板１４０の表面粗さを基板原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍであり、通常市販されているＳｉウエハと同等であった。
【０１０８】
なお、上記の製造方法において、単結晶シリコン基板１１１に代えて、表面に例えばＳｉＧｅ、ＧａＡｓ、ＳｉＣ、Ｃ等を有する基板を採用してもよい。この場合、基板の表面（部分的な絶縁層の間の領域）上に成長させる層は、その下地の材料と同一材料で形成することが好ましい。
【０１０９】
第２基板としては、例えば、シリコン基板の他、石英、サファイア、セラミック、カーボン、ＳｉＣ等からなる基板を採用することもできる。
【０１１０】
（実施例２）
実施例１の方法で製造した図５に示す構造を有する半導体基板の非ＳＯＩ領域に、トレンチキャパシタを有するＤＲＡＭを形成し、ＳＯＩ領域に、論理回路を含む他のデバイスを形成した。ここで、露光工程において、露光ショットの全域が投影光学系の深度内に収まり、局所的な焦点ずれ（基板表面の凹凸に起因する焦点ずれ）は起こらなかった。非ＳＯＩ領域には、十分な厚さの単結晶シリコン層が形成されているので、トレンチキャパシタを形成する上で何ら障害がなかった。
【０１１１】
なお、上記の半導体基板は、ＤＲＡＭを混載した集積回路以外の集積回路の形成にも有効である。
【０１１２】
［第３の実施の形態］
この実施の形態は、第１及び第２の実施の形態の改良例に係り、より具体的には、部分的な絶縁層の間に露出している半導体領域に単結晶シリコン層等の単結晶半導体層を成長させるとともに部分的な絶縁層上に非単結晶半導体層（例えば、多結晶半導体層）を成長させる工程（図１Ｄ、図４Ｄ）の改良例に関する。
【０１１３】
図７は、非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域の縮小を説明する図である。部分的な絶縁層１２ａ（１１２ａ）の間に露出している単結晶シリコン基板１１（１１１）上に単結晶シリコン層１３（１１３）を成長させる際に、典型的には、同時に部分的な絶縁層１２ａ（１１２ａ）の上には多結晶シリコン層１４（１１４）が成長する。このとき、例えば、単結晶シリコン層１３（１１３）の成長速度よりも多結晶シリコン層１４（１１４）の成長速度が速い場合には、多結晶シリコンが部分的な絶縁層１２ａ（１１２ａ）が存在しない領域（すなわち、非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域）Ａ１内に進入し、これにより、非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域が縮小する。図７は、基板の表面において、領域Ａ１が領域Ａ２に縮小した様子を模式的に示している。
【０１１４】
このような非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域の縮小が顕著になると、非ＳＯＩ領域又は厚ＳＯＩ領域を有効に利用することができなくなる。これは、非ＳＯＩ領域又は厚ＳＯＩ領域とＳＯＩ領域との境界領域を大きくする必要性を生じさせ、結果としてデバイスの高集積化を妨げる。
【０１１５】
図８は、第１の実施の形態に従って製造され得る部分ＳＯＩ基板であって、非ＳＯＩ領域が縮小したものを模式的に示している。図８に示す例では、領域Ｄの部分が、縮小した領域である。勿論、領域Ｄの存在がデバイスの高集積化に影響を与えないような応用例も考えられるが、一般的には、このような領域Ｄの存在は好ましくない。
【０１１６】
そこで、この実施の形態では、非ＳＯＩ領域又は厚ＳＯＩ領域の縮小問題を解決するための方法を説明する。なお、ここでは、説明の簡略化のため、図１Ｄ（第１の実施の形態）及び図４Ｄ（第２の実施の形態）に相当する工程（半導体層成長工程）のみを説明する。
【０１１７】
図９Ａは、半導体層成長工程の第１工程（第１成長工程）を示す図、図９Ｂは、半導体層成長工程の第２工程（第２成長工程）を示す図である。この実施の形態の半導体層成長工程を第１の実施の形態に適用する場合、図１Ａ、図１Ｂ、図１Ｃ、図９Ａ、図９Ｂ、図１Ｅ、図１Ｆ、図１Ｇ、図１Ｈ、図１Ｉの順に工程が実施される。一方、この実施の形態の半導体層成長工程を第２の実施の形態に適用する場合、図４Ａ、図４Ｂ、図４Ｃ、図９Ａ、図９Ｂ、図４Ｅ、図４Ｆ、図４Ｇ、図４Ｈ、図４Ｉ、図４Ｊの順に工程が実施される。
【０１１８】
半導体層成長工程の第１工程では、図９Ａに例示的に示すように、部分的な絶縁層１２ａ（１１２ａ）上に多結晶半導体層等の非単結晶半導体層が成長しない条件で、部分的な絶縁層１２ａ（１１２ａ）の間において露出している単結晶シリコン基板（半導体領域）１１（１１１）の表面の上に単結晶シリコン層１３ａ（１１３ａ）をエピタキシャル成長させる。すなわち、第１工程では、部分的な絶縁層１２ａ（１１２ａ）の間に単結晶シリコン層１３ａ（１１３ａ）を選択的に成長させる。
【０１１９】
ここで、単結晶シリコン層１３ａ（１１３ａ）の膜厚は、次工程（図９Ｂ）において単結晶シリコン層１３ａ（１１３ａ）の上に単結晶シリコン層を更に成長させるとともに部分的な絶縁層１２ａ（１１２ａ）の上に多結晶シリコン層を成長させる際に、多結晶シリコンが部分的な絶縁層１２ａ（１１２ａ）上の領域ＩＡ内に収まるように決定される。より具体的な条件を挙げると、例えば、単結晶シリコン層１３ａ（１１３ａ）の膜厚は、部分的な絶縁層１２ａ（１１２ａ）の膜厚よりも厚いことが好ましい。
【０１２０】
半導体層成長工程の第２工程では、図９Ｂに例示的に示すように、部分的な絶縁層１２ａ（１１２ａ）上に多結晶半導体層等の非単結晶半導体層が成長しかつ単結晶シリコン層１３ａ（１１３ａ）を下地として単結晶シリコン層が成長する条件で、多結晶シリコン層１４（１１４）及び単結晶シリコン層１３（１１３）を成長させる。このとき、単結晶シリコン層１３（１１３）は、単結晶シリコン基板１１（１１１）の表面ではなく、単結晶シリコン層１３ａ（１１３ａ）の表面を下地として成長するので、図７及び図８を参照して説明したような縮小問題が起こらず、有効に利用可能な非ＳＯＩ領域又は厚ＳＯＩ領域が確保される。
【０１２１】
なお、単結晶シリコン層１３（１１３）の領域が部分的な絶縁層１２ａ（１１２ａ）上の領域に拡大することは特段の問題を生じさせない。これは、第１基板において、部分的な絶縁層の上に存在する部分は、最終的な部分ＳＯＩ基板（又は、厚ＳＯＩ領域を有するＳＯＩ基板）においては部分的な埋め込み絶縁膜の下方に配置されるので、上記の拡大は、部分的な絶縁層の上部のＳＯＩ領域には影響を与えないからである。
【０１２２】
【発明の効果】
本発明によれば、例えば、半導体層の下に部分的な絶縁層を有する基板についてＳＯＩ基板としての優位性を保証することができる。
【０１２３】
或いは、本発明によれば、例えば、２枚の基板を結合する工程を経て製造される基板の品質を高めることができる。
【図面の簡単な説明】
【図１Ａ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｂ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｃ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｄ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｅ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｆ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｇ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｈ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｉ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図２】本発明の第１の実施の形態に係る基板の構造を示す図である。
【図３】本発明の第１の実施の形態に係る基板の他の構造を示す図である。
【図４Ａ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｂ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｃ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｄ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｅ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｆ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｇ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｈ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｉ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｊ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図５】本発明の第２の実施の形態に係る基板の構造を示す図である。
【図６】本発明の第２の実施の形態に係る基板の他の構造を示す図である。
【図７】非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域の縮小を説明する図である。
【図８】非ＳＯＩ領域となるべき領域の縮小を説明する図である。
【図９Ａ】半導体層成長工程の第１工程（第１成長工程）を示す図である。
【図９Ｂ】半導体層成長工程の第２工程（第２成長工程）を示す図である。
【符号の説明】
１０、１０ａ、１０ｂ、１０ｃ 第１基板
１１，１１ａ 単結晶シリコン基板
１２ ＳｉＯ２層（絶縁層）
１２ａ 部分的なＳｉＯ２層
１３ 単結晶シリコン層
１４ 多結晶シリコン層
１５、１５ａ、１５ｂ 分離層
１６ 単結晶シリコン層
２０ 第２基板
３０ 結合基板
４０ 部分ＳＯＩ基板
５０ ＳＯＩ基板
１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ 第１基板
１１１，１１１ａ 単結晶シリコン基板
１１２ ＳｉＯ２層（絶縁層）
１１２ａ 部分的なＳｉＯ２層
１１３ 単結晶シリコン層
１１４ 多結晶シリコン層
１１５、１１５ａ、結合層
１１６、１１６ａ、１１６ｂ 分離層
１１７ 単結晶シリコン層
１２０ 第２基板
１３０ 結合基板
１４０ 部分ＳＯＩ基板
１５０ ＳＯＩ基板
【発明の属する技術分野】
本発明は、基板及びその製造方法に係り、特に、内部に部分的な絶縁層を有する基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁層上に半導体層を有する基板が注目されている。このような基板は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板又はＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板と呼ばれる。後者は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板のうち半導体体層がシリコンで構成される基板である。Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板及びＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板は、共にＳＯＩ基板と呼ばれる。
【０００３】
ＳＯＩ基板の１つとして、半導体層或いはシリコン層の下の全体領域ではなく、部分的な領域にのみ絶縁層を有する基板が提案されている。これに関連する技術が特許第２７９４７０２号公報（半導体装置の製造方法）に開示されている。特許第２７９４７０２号公報に開示された製造方法では、第１基板としてのＮ−シリコン基板上にＮ＋層を形成し、そのＮ＋層上に熱酸化膜（ＳｉＯ２）を形成し、その後、熱酸化膜の不要部分を除去する。これにより、Ｎ＋層上に部分的に熱酸化膜が残る。その後、露出しているＮ＋層上にエピタキシャル層を成長させる。このとき、部分的な熱酸化膜上にはポリシリコン層が形成される。次いで、第１基板の主表面を研磨してエピタキシャル層及びポリシリコン層を同じ高さにし、その後、この第１基板の主表面側を第２基板に接合して最終基板を得る。このような最終基板は、第１基板で構成される部分の下に部分的に埋め込み絶縁層（熱酸化膜）を有する基板となり、この第１基板で構成される部分に半導体デバイスが形成される。
【０００４】
【特許文献１】
特許第２７９４７０２号公報
【発明が解決しようとする課題】
特許第２７９４７０２号公報に開示された製造方法では、製造される最終基板において、デバイスを形成すべき部分が第１基板そのものであるので、その厚さが非常に厚く、一般的なＳＯＩ基板の優位性を享受することが難しい。すなわち、特許第２７９４７０２号公報に開示された製造方法によって得られる基板では、低消費電力、高速動作といったＳＯＩ基板の優位性を十分に発揮することができない。
【０００５】
また、特許第２７９４７０２号公報に開示された製造方法では、第１基板と第２基板との接合の前に、エピタキシャル層及びポリシリコン層が表面に混在する第１基板を研磨する。しかしながら、この研磨工程による第１基板の表面の平坦化には限界があると考えられる。すなわち、研磨条件をエピタキシャル層に適合させるとポリシリコン層の平坦性が得られず、逆に、研磨条件をポリシリコン層に適合させるとエピタキシャル層の平坦性が得られない。更に、エピタキシャル層とポリシリコン層との間に段差が生じることも懸念される。
【０００６】
エピタキシャル層及びポリシリコン層が表面に混在する第１基板の表面の平坦性が低いと、第１基板を第２基板に接合させる際に接合不良が生じ易い。このような接合不良があると、高品質のデバイスを形成するための妨げとなる。
【０００７】
本発明は、上記の考察を基礎としてなされたものであり、その１つの目的は、半導体層の下に部分的な絶縁層を有する基板についてＳＯＩ基板としての優位性を保証することにある。
【０００８】
本発明の他の目的は、２枚の基板を結合する工程を経て製造される基板の品質を高めることにある。
【０００９】
【課題を解決するための手段】
本発明に係る基板の製造方法は、半導体領域上に部分的な絶縁層を有し、前記部分的な絶縁層の上及び前記部分的な絶縁層の間のうち少なくとも前記部分的な絶縁層の間に半導体層を有する第１基板を作製する工程と、前記第１基板に対してその表面を通してイオンを注入して前記部分的な絶縁層よりも深い位置に分離層を形成する工程と、前記分離層が形成された前記第１基板の表面に第２基板を結合させて結合基板を作製する工程と、前記結合基板を前記分離層の部分で分割する工程とを含む。
【００１０】
本発明の好適な実施の形態によれば、前記方法は、前記第１基板に前記第２基板を結合させる前に、前記第１基板の表面を平坦化する工程を更に含むことが好ましい。
【００１１】
本発明の好適な実施の形態によれば、前記第１基板を作製する工程では、前記部分的な絶縁層の間の他、前記部分的な絶縁層の上にも半導体層を有する第１基板を作製することが好ましい。
【００１２】
本発明の好適な実施の形態によれば、前記第１基板を作製する工程では、前記部分的な絶縁層の間には単結晶半導体層を形成し、前記部分的な絶縁層の上には非単結晶半導体層を形成することが好ましい。
【００１３】
本発明の好適な実施の形態によれば、前記半導体領域は、エピタキシャル成長法により基板上に形成された半導体層であることが好ましい。
【００１４】
本発明の好適な実施の形態によれば、前記第２基板は、例えば、少なくとも前記第１基板に結合させるべき面が絶縁体で構成されていることが好ましい。
【００１５】
本発明の好適な実施の形態によれば、前記方法は、前記第１基板の表面の全体に、前記第２基板に結合させるべき結合層を形成する工程を更に含むことが好ましい。
【００１６】
本発明の好適な実施の形態によれば、前記方法は、前記結合層を形成する工程の後であって前記結合基板を作製する工程の前に、前記結合層の表面を平坦化する工程を更に含むことが好ましい。
【００１７】
本発明の好適な実施の形態によれば、前記方法は、前記第１基板を作製する工程の後であって前記結合層を形成する工程の前に、前記第１基板の表面を平坦化する工程を更に含むことが好ましい。
【００１８】
本発明の好適な実施の形態によれば、前記結合層を形成する工程では、前記結合層として、全面にわたって実質的に一様な構造を有する層を形成することが好ましい。
【００１９】
本発明の好適な実施の形態によれば、前記結合層を形成する工程では、前記結合層として、例えば、多結晶半導体層、非晶質半導体層又は絶縁層を形成することが好ましい。前記結合層として絶縁層を形成する場合、該絶縁層は、例えば酸化膜であることが好ましい。酸化膜は、例えば、ＣＶＤ法によって形成することが好ましい。
【００２０】
本発明の好適な実施の形態によれば、前記第１基板を作製する工程は、前記部分的な絶縁層の上には層が成長しない条件で前記部分的な絶縁層の間に単結晶半導体層を成長させる第１成長工程と、前記単結晶半導体層の上に更に単結晶半導体層を成長させるとともに前記部分的な絶縁層の上には非単結晶半導体層を成長させる第２成長工程とを含むことが好ましい。ここで、前記第１成長工程では、前記部分的な絶縁層の厚さよりも厚く前記単結晶半導体層を成長させることが好ましい。或いは、前記第１成長工程では、その後に実施される前記第２成長工程において形成される前記非単結晶半導体層が前記部分的な絶縁層上の領域内に収まるように、前記単結晶半導体層を成長させることが好ましい。
【００２１】
本発明の好適な実施の形態によれば、前記イオンは、例えば、水素又はヘリウムを含むことが好ましい。
【００２２】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００２３】
［第１の実施の形態］
図１Ａ〜図１Ｉは、本発明の第１の実施の形態に係る基板製造方法を説明するための図である。図１Ａに示す工程では、単結晶シリコン基板（シード基板）１１を準備する。ここで、単結晶シリコン基板１１として、表面に単結晶シリコンのエピタキシャル成長層を有する基板を使用してもよい。
【００２４】
次いで、図１Ｂに示す工程では、単結晶シリコン基板１１上に絶縁層としてのＳｉＯ２層１２を形成する。ＳｉＯ２層１２は、例えば熱酸化法により形成することができ、熱酸化法によれば、良質のＳｉＯ２層を形成することができる。
【００２５】
図１Ｃに示す工程では、ＳｉＯ２層１２をパタニングして部分的なＳｉＯ２層１２ａを形成する。ここで、部分的なＳｉＯ２層とは、少なくとも一部の領域において単結晶シリコン基板１１或いは下地の半導体領域（例えば、単結晶シリコン基板１１として、表面にエピタキシャル成長シリコン層を有する基板を採用した場合には、当該シリコン層）が露出するように形成されたＳｉＯ２層をいう。ＳｉＯ２層１２は、例えば、ＳｉＯ２層１２上にマスク材を形成した後にリソグラフィー工程（レジスト塗布、露光、現像、エッチング）により該マスク材をパタニングして開口部を形成し、該開口部の底に露出しているＳｉＯ２層１２をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等によりエッチングすることによりパタニングすることができる。
【００２６】
この工程により、単結晶シリコン基板１１の上に部分的なＳｉＯ２層（絶縁層）１２ａを有する第１基板１０が形成される。
【００２７】
なお、図１Ｂ及び図１Ｃに示す工程に代えて、例えば、部分的なＳｉＯ２層１２ａを形成すべき領域以外をマスクパターンで覆い、露出部分にのみＳｉＯ２層１２ａを形成する工程を採用してもよい。
【００２８】
図１Ｄに示す工程では、第１基板１０の部分的なＳｉＯ２層１２ａの間の領域に露出している単結晶シリコン基板（半導体領域）１１上にエピタキシャル成長法により単結晶シリコン層（半導体層）１３を成長させる。このとき、部分的な絶縁層１２ａの上には多結晶シリコン層（非単結晶半導体層）１４が形成されうる。ただし、部分的な絶縁層１２ａの上に多結晶シリコン層１４が形成されない条件で単結晶シリコン基板１１上に単結晶シリコン層１３を成長させてもよい。
【００２９】
典型的には、単結晶シリコン層１３と多結晶シリコン層１４とは成長速度が異なるので、単結晶シリコン層１３と多結晶シリコン層１４との間には段差が生じ得る。また、単結晶シリコン層１３、多結晶シリコン層１４の各表面には、それぞれ凹凸が形成され得る。
【００３０】
図１Ｅに示す工程では、図１Ｄに示す第１基板１０ａの表面を研磨或いは研削等により平坦化し、平坦な表面を有する第１基板１０ｂを作製する。
【００３１】
図１Ｆに示す工程では、第１基板１０ｂの表面を通して第１基板１０ｂの部分的なＳｉＯ２層（絶縁層）１２ａよりも深い位置に水素イオン又はヘリウムイオン等のイオンを注入して、部分的なＳｉＯ２層１２ａ及び単結晶シリコン層１３の下面から下方に離隔した位置に分離層１５としてのイオン注入層を形成する。これにより、部分的なＳｉＯ２層１２ａ及び単結晶シリコン層１３の下には、元の単結晶シリコン基板１１の表面部分が単結晶シリコン層１６として残り、その下に分離層１５が形成され、その下に元の単結晶シリコン基板１１の主要部分（表面部分以外）が単結晶シリコン部１１ａとして残る。ここで、このようなイオン注入工程は、図１Ｅに示す工程よりも前に実施することもできる。
【００３２】
図１Ｇに示す工程では、図１Ｆに示す第１基板１０ｃの表面（単結晶シリコン層１３及び多結晶シリコン層１４が露出している面）に第２基板（ハンドル基板）２０を結合させて、結合基板（はり合わせ基板）３０を形成する。なお、結合に先立って、第１基板１０の表面に熱酸化法等によりＳｉＯ２層（絶縁層）を形成してもよい。この際、４００℃以上の熱酸化処理工程を必要とする場合には、イオン注入の工程前にその熱酸化処理工程を行う。第２基板２０としては、典型的には、単結晶シリコン基板又はその表面にＳｉＯ２層等の絶縁層を形成した基板を採用することができる。しかしながら、第２基板２０は、それ以外の基板、例えば、絶縁性基板（例えば、ガラス基板等）であってもよい。
【００３３】
図１Ｈに示す工程では、結合基板３０を分離層１５の部分で切断することにより２枚の基板に分割する。この分割は、結合基板３０に熱処理を施すことによっても実施することができる。或いは、この分割は、流体を使って行うこともできる。流体を使う方法としては、例えば、流体（液体又は気体）の噴流を形成してこれを分離層１５に打ち込む方法や、流体の静圧を利用する方法等が好適である。前者の方法において、流体として水を利用する方法は、ウォータージェット法と呼ばれる。或いは、この分割は、固体の楔等の部材を分離層１５に挿入することによっても実施することができる。
【００３４】
ここで、上記のような分割方法の他、第１基板１０ｃをその裏面（露出面）から研削、研磨し、絶縁層１２ａ上に所定厚の単結晶シリコン層を残す研削・研磨方法を採用してもよい。なお、この場合、必ずしも分離層１５を形成する必要はない。
【００３５】
図１Ｉに示す工程では、第２基板２０の単結晶シリコン層１６上に残っている分離層１５ｂをエッチング液等を使って除去する。このとき、単結晶シリコン層１６をエッチングストップ層として利用すればよい。その後、必要に応じて、水素アニール工程、研磨工程等の平坦化工程を実施して基板表面を平坦化してもよい。
【００３６】
以上の方法により、図２に示すような半導体基板（部分ＳＯＩ基板）４０が得られる。図２に示す半導体基板４０は、表面に薄い単結晶シリコン層（第１半導体層）１６を有し、その下に部分的なＳｉＯ２層（絶縁層）１２ａ及び単結晶シリコン層（第２半導体層）１３を有する。ここで、薄い単結晶シリコン層とは、一般的な半導体基板に比べて薄いことを意図した表現であり、単結晶シリコン層（第１半導体層）１６の厚さは、ＳＯＩ基板としての優位性を発揮する上で、例えば、１０μｍ以下が好ましく、５ｎｍ〜２μｍの範囲が更に好ましい。
【００３７】
半導体基板４０のうち部分的なＳｉＯ２層（絶縁層）１２ａを埋め込み絶縁層として有する領域（ＳＯＩ領域）４１は、全領域に埋め込み絶縁膜を有するＳＯＩ基板と同様の特性を有する。また、半導体基板４０のうち部分的な絶縁層１２ａを有しない領域（非ＳＯＩ領域）４２、すなわち、単結晶シリコン層１６の下に単結晶シリコン層１３を有する領域４２は、通常のシリコン基板とほぼ同様の特性を有する。
【００３８】
ここで、単結晶シリコン基板１１として、表面に単結晶シリコンのエピタキシャル成長層を有する基板を使用した場合には、領域４２は、エピタキシャルシリコン層を表面に有するシリコン基板とほぼ同様の特性を有する。この場合において、単結晶シリコン層１３は、エピタキシャル成長法により形成された単結晶シリコン層１６を下地としてエピタキシャル成長法により形成される層であるため、単結晶シリコン層１６と単結晶シリコン層１３との界面には殆ど欠陥が生じない。したがって、この半導体基板４０を使用する場合、ＳＯＩ領域に形成するデバイスよりも深い構造を有するデバイス（例えば、トレンチキャパシタ）を非ＳＯＩ領域に形成する場合においても、高品位のデバイスを形成することができる。
【００３９】
この実施の形態によって製造され得る半導体基板４０は、例えば、ＳＯＩ領域４１には論理回路を形成し、非ＳＯＩ領域４２にはトレンチ型キャパシタを有するＤＲＡＭを形成するアプリケーションに有用である。或いは、この半導体基板４０は、ＳＯＩ領域４１にはＤＲＡＭのメモリセルトランジスタや論理回路を形成し、非ＳＯＩ領域４２にはＤＲＡＭのメモリセルキャパシタを形成するアプリケーションに有用である。ＤＲＡＭを形成するために使用される半導体基板４０におけるＳＯＩ領域及び非ＳＯＩ領域の単結晶シリコン層の厚さの一例を挙げると、ＳＯＩ領域では約１００ｎｍ、非ＳＯＩ領域では数ミクロン〜１０ミクロン程度である。
【００４０】
図１Ｇに示す工程（結合工程）に先立って第１基板１０ｃの表面に絶縁層２１を形成した場合、又は、第２基板２０として表面に絶縁層２１を有する第２基板２０を採用した場合は、最終的に図３に示すような半導体基板５０が得られる。図３に示す半導体基板５０は、単結晶シリコン層（第１半導体層）１６の下に部分的な絶縁層１２ａを有し、その下に隣接して又は離隔して全面の絶縁層２１を有する基板となる。なお、図１Ｄ又は図１Ｅに示す成長工程又は平坦化工程において、部分的な絶縁層１２ａが表面に露出するように製造条件を決定した場合には、部分的な絶縁層１２ａの下に隣接する全面の絶縁層２１が配置される。部分的な絶縁層１２ａを有しない領域は、部分的な絶縁層１２ａを有する領域に対して厚いＳＯＩ層（以下、このような領域を厚ＳＯＩ領域と呼ぶ）を有する。このような構造によれば、部分的な絶縁層１２ａを有しない領域に形成されるデバイスについても、バルクシリコンから誘電分離することができる。
【００４１】
以上のように、イオン注入法により第１基板に分離層を形成した後に該第１基板と第２基板を結合させて結合基板を作成し、次いで、該結合基板を該分離層の部分で分割することにより部分的な絶縁層を内部に有し、その上に薄いＳＯＩ層を有するＳＯＩ基板を作製することができる。そして、このようなＳＯＩ層は、分割工程を通して薄化されているので、通常のＳＯＩ基板のＳＯＩ層とほぼ同様の特性を有する。
【００４２】
［実施例］
以下、本発明の第１の実施の形態の好適な実施例を挙げる。
【００４３】
（実施例１）
まず、比抵抗１０〜２０Ω・ｃｍのＰ型又はＮ型の第１の単結晶Ｓｉ基板１１を準備した（図１Ａに示す工程に相当）。次いで、基板１１の表面に熱酸化法等により２００ｎｍ厚のＳｉＯ２層１２を形成した（図１Ｂに示す工程に相当）。なお、ＳｉＯ２層１２の形成に先立って、基板１１の表面に、単結晶シリコン層をエピタキシャル成長させてもよい。このようなエピタキシャル層は、典型的には３００〜４００ｎｍの厚さであるが、３００ｎｍ以下又は４００ｎｍ以上であってもよい。
【００４４】
次いで、ＳｉＯ２層１２上にマスク材（ＳｉＮ等が好適）を堆積して、その上に更にレジストを塗布し、非ＳＯＩ領域（あるいは厚ＳＯＩ領域）とする領域に開口が形成されるように、これらを順にパタニングした（図１Ｃに示す工程に相当）。なお、ここでは、第１基板と第２基板とを結合させる結合法を用いるので、パタニングは、正常なパターンの鏡像が形成されるように行う必要が有る。
【００４５】
ここで、ＳｉＯ２層１２上にマスク材を堆積しない場合には、ＳｉＯ２層１２上にレジストを塗布しこれをパタニングしてレジストパターンを形成し、その後、レジストパターンの開口部を通してＳｉＯ２層１２をエッチングして、単結晶シリコン基板１１の表面を部分的に露出させる。
【００４６】
一方、ＳｉＯ２層１２上にマスク材を堆積する場合には、その上にレジストを塗布しこれをパターンしてレジストパターンを形成し、その後、レジストパターンの開口部を通してマスク材をエッチングして、マスク材をパタニングする。次いで、マスク材の開口部を通して、単結晶シリコン基板１１の表面が露出するまでＳｉＯ２層１２をエッチングして、ＳｉＯ２層１２をパタニングする。その際、必要に応じて、マスク材のパタニングの後、ＳｉＯ２層１２のパタニングの前にレジストを剥離してもよい。
【００４７】
レジスト及びマスク材を除去すると、部分的に単結晶シリコン基板１１の表面が表出した第１基板１０が得られた。
【００４８】
次いで、エピタキシャル成長工程を実施することにより、単結晶シリコン基板１１の表面が露出した領域上にエピタキシャルＳｉ層１３が形成され、これと同時にＳｉＯ２層１２ａ上に多結晶Ｓｉ層１４が形成された（図１Ｄに示す工程に相当）。ここで、エピタキシャルＳｉ層１３の厚さは、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、５ミクロンとすることができる。
【００４９】
次いで、基板の表面を研磨して平滑化した（図１Ｅに示す工程に相当）。この研磨工程として、ＣＭＰ工程を実施してもよい。ここで、研磨工程における研磨ダメージを除去するために洗浄工程及び／又はエッチング工程を更に実施してもよい。
【００５０】
次いで、単結晶シリコン基板１１中の所定位置にイオンが注入されるように投影飛程を設定して第１基板１０ｂに対してその表面を通してイオンを注入した（図１Ｆに示す工程に相当）。これにより、分離層として機能するイオン注入層１５が、微小気泡層（ｍｉｃｒｏｃａｖｉｔｙ ｌａｙｅｒ）或いは注入イオン種高濃度層として形成された。このイオン注入工程は、例えば、３６０ｋｅＶで５×１０１６ｃｍ−２の水素イオン（Ｈ＋）を注入することにより実施することができ、この場合の投影飛程は、約３．３ミクロンである。また、このイオン注入工程は、通常のイオン注入装置ではなく、プラズマ装置を利用して複数枚の基板に対して一括して実施してもよい。この場合、注入するイオンは、Ｈ＋よりもＨ２＋の方が効率が良い場合もある。
【００５１】
次いで、第１基板１０ｃの表面と別に用意した第２のＳｉ基板２０の表面とを重ね合わせ、接触させた後、温度３００℃で１０時間の熱処理をし、第１基板１０ｃと第２基板２０との結合強度を向上させた（図１Ｇに示す工程に相当）。これにより、結合基板３０が得られた。ここで、重ね合わせの前に、Ｎ２又はＯ２プラズマ処理等の前処理を第１基板及び第２基板に施すことにより、結合強度を向上させることができた。なお、結合強度の向上のための熱処理は必須ではなく、省略可能である。
【００５２】
第１基板１０ｃの表面及び第２基板２０の表面の少なくとも一方の上に酸化膜を形成した場合には、エピタキシャルＳｉ層１３を成長させた領域は、非ＳＯＩ領域ではなく厚ＳＯＩ領域となる（図３参照）。厚ＳＯＩ領域のシリコン膜厚は、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、１０ミクロンとすることができる。
【００５３】
上記のような酸化膜を形成しない場合には、部分的なＳｉＯ２層が存在しない領域は、ＳＯＩ構造にはならず、単結晶シリコン基板又はエピタキシャルシリコン基板（単結晶シリコン基板として表面にエピタキシャルシリコン層を有する基板を使用した場合）とほぼ同じ構造になる（図２参照）。
【００５４】
次いで、結合基板３０に４００℃で１０時間の熱処理を施すことにより、結合基板３０をイオン注入層１５の部分で２分割した（図１Ｈに示す工程に相当）。その結果、元々第１基板１０に形成されていた多結晶シリコン層１４、部分的なＳｉＯ２層１２ａ、エピタキシャルＳｉ層１３、単結晶シリコン層１６、及び多孔質Ｓｉ層１５の一部１５ｂが、第２基板２０側に移設された。第１基板１１ａの表面には多孔質Ｓｉ層１５ａのみが残った。
【００５５】
このような分割工程では、熱処理に代えて、結合基板３０の周辺部の隙間（２枚の基板１０ｃ、２０のベベリングで構成された隙間）に流体（液体又は気体）又は固体くさびを挿入する方法、結合基板３０に引っ張り力やせん断力等の機械的な力を印加する方法、結合基板３０に超音波を印加する方法等を採用することもできる。
【００５６】
更には、結合基板を分割せずに、結合基板を構成する２枚の基板のうち第１基体１０ｃの裏面側から分離層１５までを研削、研磨、エッチング等で除去してもよい。
【００５７】
次いで、第２基板２０上の最表面に移設された分離層１５ｂをＣＭＰ等の研磨又はエッチングにより除去するとともに表面を平坦化した（図１Ｉに示す工程に相当）。次いで、水素アニール処理等の平坦化工程を実施してもよい。或いは、分離層１５ｂが残留したままの状態で水素アニールを実施してもよい。
【００５８】
以上の工程により、部分的な絶縁層１２ａ及びそれらの間の単結晶Ｓｉ層１３の上に０．２μｍの厚みを持った単結晶Ｓｉ層１６を有する半導体基板が得られた。形成された単結晶Ｓｉ層１６の膜厚を面内全面について１００点を測定したところ、膜厚の均一性は２０１ｎｍ±５ｎｍであった。
【００５９】
透過電子顕微鏡による断面観察の結果、単結晶Ｓｉ層１６には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認された。
【００６０】
形成された基板１４０の表面粗さを原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍであり、通常市販されているＳｉウエハと同等であった。
【００６１】
なお、上記の製造方法において、単結晶シリコン基板１１に代えて、表面に例えばＳｉＧｅ、ＧａＡｓ、ＳｉＣ、Ｃ等を有する基板を採用してもよい。この場合、基板の表面（部分的な絶縁層の間の領域）上に成長させる層は、その下地の材料と同一材料で形成することが好ましい。
【００６２】
第２基板としては、例えば、シリコン基板の他、石英、サファイア、セラミック、カーボン、ＳｉＣ等からなる基板を採用することもできる。
【００６３】
（実施例２）
実施例１の方法で製造した図２に示す構造を有する半導体基板の非ＳＯＩ領域に、トレンチキャパシタを有するＤＲＡＭを形成し、ＳＯＩ領域に、論理回路を含む他のデバイスを形成した。ここで、露光工程において、露光ショットの全域が投影光学系の深度内に収まり、局所的な焦点ずれ（基板表面の凹凸に起因する焦点ずれ）は起こらなかった。非ＳＯＩ領域には、十分な厚さの単結晶シリコン層が形成されているので、トレンチキャパシタを形成する上で何ら障害がなかった。
【００６４】
なお、上記の半導体基板は、ＤＲＡＭを混載した集積回路以外の集積回路の形成にも有効である。
【００６５】
［第２の実施の形態］
図４Ａ〜図４Ｊは、本発明の第２の実施の形態に係る基板製造方法を説明するための図である。図４Ａに示す工程では、単結晶シリコン基板（シード基板）１１１を準備する。ここで、単結晶シリコン基板１１１として、表面に単結晶シリコンのエピタキシャル成長層を有する基板を使用してもよい。
【００６６】
次いで、図４Ｂに示す工程では、単結晶シリコン基板１１１上に絶縁層としてのＳｉＯ２層１１２を形成する。ＳｉＯ２層１１２は、例えば熱酸化法により形成することができ、熱酸化法によれば、良質のＳｉＯ２層を形成することができる。
【００６７】
図４Ｃに示す工程では、ＳｉＯ２層１１２をパタニングして部分的なＳｉＯ２層１１２ａを形成する。ここで、部分的なＳｉＯ２層とは、少なくとも一部の領域において単結晶シリコン基板１１１或いは下地の半導体領域（例えば、単結晶シリコン基板１１１として、表面にエピタキシャル成長シリコン層を有する基板を採用した場合には、当該シリコン層）が露出するように形成されたＳｉＯ２層をいう。ＳｉＯ２層１１２は、例えば、ＳｉＯ２層１１２上にマスク材を形成した後にリソグラフィー工程（レジスト塗布、露光、現像、エッチング）により該マスク材をパタニングして開口部を形成し、該開口部の底に露出しているＳｉＯ２層１１２をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等によりエッチングすることによりパタニングすることができる。
【００６８】
この工程により、単結晶シリコン基板１１１の上に部分的なＳｉＯ２層（絶縁層）１１２ａを有する第１基板１１０が形成される。
【００６９】
なお、図４Ｂ及び図４Ｃに示す工程に代えて、例えば、部分的なＳｉＯ２層１１２ａを形成すべき領域以外をマスクパターンで覆い、露出部分にのみＳｉＯ２層１１２ａを形成する工程を採用してもよい。
【００７０】
図４Ｄに示す工程では、第１基板１１０の部分的なＳｉＯ２層１１２ａの間の領域に露出している単結晶シリコン基板（半導体領域）１１１上にエピタキシャル成長法により単結晶シリコン層（半導体層）１１３を成長させる。このとき、部分的な絶縁層１１２ａの上には多結晶シリコン層（非単結晶半導体層）１１４が形成されうる。ただし、部分的な絶縁層１１２ａの上に多結晶シリコン層１１４が形成されない条件で単結晶シリコン基板１１１上に単結晶シリコン層１１３を成長させてもよい。
【００７１】
典型的には、単結晶シリコン層１１３と多結晶シリコン層１１４とは成長速度が異なるので、単結晶シリコン層１１３と多結晶シリコン層１１４との間には段差が生じ得る。また、単結晶シリコン層１１３、多結晶シリコン層１１４の各表面には、それぞれ凹凸が形成され得る。
【００７２】
図４Ｅに示す工程では、単結晶シリコン層１１３及び多結晶シリコン層１１４、すなわち第１基板１１０ａの全面に、第２基板と結合させるべき結合層（第２層）１１５を形成する。結合層は、続く平坦化工程における平坦化を容易にするために、実質的に一様な構造（一様に研磨することができる構造）を有することが好ましい。結合層１１５は、半導体層であってもよいし、半導体材料以外の材料からなる層であってもよいが、結合層１１５としては、例えば、多結晶シリコン層、非晶質シリコン層、酸化膜（例えば、ＣＶＤ法等によるＳｉＯ２層）、ＰＳＧ層、ＢＰＳＧ層等の絶縁層が好適である。ここで、結合層１１５として、ＳｉＯ２層を形成する場合、そのＳｉＯ２層の形成は、熱酸化法によってもよいが、ＣＶＤ法による方が好ましい。これは、熱酸化法では、下地の形状がＳｉＯ２層の表面形状に強く反映されるが、ＣＶＤ法によれば、下地の段差形状が緩和され易いからである。
【００７３】
結合層１１５を形成することにより、第１基板１１０ｂの表面を平坦化することができる。これは、続く結合工程（はり合わせ工程）における第１基板と第２基板との結合強度及び結合の容易性の向上に寄与する。また、結合層１１５の形成は、最終的に活性層となる部分（単結晶シリコン基板１１１の表層部分であって後述の単結晶シリコン層１１６）を、第１基板に結合される第２基板から遠ざけるためにも有効である。
【００７４】
ここで、第１基板１１０ｂの表面の平坦性をより向上させるために、結合層１１５を形成する前に、単結晶シリコン層１１３及び多結晶シリコン層１１４が混在する第１基板１１０ａ（図４Ｄ参照）の表面を研磨或いは研削等により平坦化することが好ましい。この場合、結合層１１５の形成後の平坦化工程を実施しない場合においても、表面平坦性の高い第１基板を得ることができる。
【００７５】
図４Ｆに示す工程（平坦化工程）は、第１基板１１ｂ（図４Ｅ参照）の表面の凹凸が許容できない場合に実施する工程であり、第１基板１１０ｂの表面を研磨或いは研削等により平坦化する。このように、結合層１１５の表面を平坦化することにより、続く結合工程（はり合わせ工程）における第１基板と第２基板との結合強度及び結合の容易性を更に向上させることができる。
【００７６】
なお、図４Ｅに示す結合層の形成工程を実施することなく、図４Ｄに示す状態の基板、すなわち、単結晶シリコン層１１３及び多結晶シリコン層１１４が混在する第１基板１１０ａの表面を平坦化する工程を実施し、その後直ちに第１基板を第２基板に結合させることは好ましくない場合がある。すなわち、単結晶シリコン層１１３及び多結晶シリコン層１１４が混在する第１基板１１０ａの表面に対して平坦化工程を実施しても高い平坦性を得ることが難しい。例えば、単結晶シリコン層１１３の平坦化に適合した平坦化工程を実施すると、多結晶シリコン層１１４については高い平坦性が得られず、逆に、多結晶シリコン層１１４の平坦化に適合した平坦化工程を実施すると、単結晶シリコン層１１３については高い平坦性が得られない。しかも、単結晶シリコン層１１３と多結晶シリコン層１１４との間に段差が形成される可能性もある。
【００７７】
図４Ｇに示す工程では、第１基板１１０ｃの表面を通して第１基板１１０ｃの部分的なＳｉＯ２層１１２ａよりも深い位置に水素イオン又はヘリウムイオン等のイオンを注入して、部分的なＳｉＯ２層１１２ａ及び単結晶シリコン層１３の下面から下方に離隔した位置に分離層１１６としてのイオン注入層を形成する。これにより、部分的なＳｉＯ２層１１２ａ及び単結晶シリコン層１１３の下には、元の単結晶シリコン基板１１１の表面部分が単結晶シリコン層１１７として残り、その下に分離層１１６が形成され、その下に元の単結晶シリコン基板１１１の主要部分（表面部分以外）が単結晶シリコン部１１１ａとして残る。ここで、このようなイオン注入工程は、図４Ｆに示す工程よりも前に実施することもできる。
【００７８】
図４Ｈに示す工程では、図４Ｇに示す第１基板１１０ｄの結合層１１５ａに第２基板（ハンドル基板）１２０を結合させて、結合基板（はり合わせ基板）１３０を形成する。なお、結合に先立って、第１基板１１０ｄの表面に、更に熱酸化法等によりＳｉＯ２層（絶縁層）を形成してもよい（結合層１１５がＳｉＯ２層等の絶縁膜であるときは、この限りでない）。この際、４００℃以上の熱酸化処理工程を必要とする場合には、イオン注入の工程前にその熱酸化処理工程を行う。第２基板１２０としては、典型的には、単結晶シリコン基板又はその表面にＳｉＯ２層等の絶縁層を形成した基板を採用することができる。しかしながら、第２基板１２０は、それ以外の基板、例えば、絶縁性基板（例えば、ガラス基板等）であってもよい。
【００７９】
図４Ｉに示す工程では、結合基板１３０を分離層１１６の部分で切断することにより２枚の基板に分割する。この分割は、例えば、結合基板１３０に熱処理を施すことによっても実施することができる。或いは、この分割は、流体を使って行うこともできる。流体を使う方法としては、例えば、流体（液体又は気体）の噴流を形成してこれを分離層１１６に打ち込む方法や、流体の静圧を利用する方法等が好適である。前者の方法において、流体として水を利用する方法は、ウォータージェット法と呼ばれる。或いは、この分割は、固体の楔等の部材を分離層１１６に挿入することによっても実施することができる。
【００８０】
ここで、上記のような分割方法の他、第１基板１１０ｄをその裏面（露出面）から研削、研磨し、絶縁層１１２ａ上に所定厚の単結晶シリコン層を残す研削・研磨方法を採用してもよい。なお、この場合、必ずしも分離層１１６を形成する必要はない。
【００８１】
図４Ｊに示す工程では、第２基板１２０の単結晶シリコン層１１７上に残っている分離層１１６ｂをエッチング液等を使って除去する。このとき、単結晶シリコン層１１７をエッチングストップ層として利用すればよい。その後、必要に応じて、水素アニール工程、研磨工程等の平坦化工程を実施して基板表面を平坦化してもよい。
【００８２】
以上の方法により、図５に示すような半導体基板（部分ＳＯＩ基板）１４０が得られる。図５に示す半導体基板１４０は、表面に薄い単結晶シリコン層（第１半導体層）１１７を有し、その下に部分的なＳｉＯ２層（絶縁層）１１２ａ及び単結晶シリコン層（第２半導体層）１１３を有する。ここで、薄い単結晶シリコン層とは、一般的な半導体基板に比べて薄いことを意図した表現であり、単結晶シリコン層（第１半導体層）１１７の厚さは、ＳＯＩ基板としての優位性を発揮する上で、例えば、１０μｍ以下が好ましく、５ｎｍ〜２μｍの範囲が更に好ましい。
【００８３】
半導体基板１４０のうち部分的なＳｉＯ２層（絶縁層）１１２ａを埋め込み絶縁層として有する領域（ＳＯＩ領域）１４１は、全領域に埋め込み絶縁膜を有するＳＯＩ基板と同様の特性を有する。また、半導体基板１４０のうち部分的な絶縁層１１２ａを有しない領域（非ＳＯＩ領域）１４２、すなわち、単結晶シリコン層１１７の下に単結晶シリコン層１１３を有する領域１４２は、通常のシリコン基板とほぼ同様の特性を有する。
【００８４】
ここで、単結晶シリコン基板１１１として、表面に単結晶シリコンのエピタキシャル成長層を有する基板を使用した場合には、領域１４２は、エピタキシャルシリコン層を表面に有するシリコン基板とほぼ同様の特性を有する。この場合において、単結晶シリコン層１１３は、エピタキシャル成長法により形成された単結晶シリコン層１１７を下地としてエピタキシャル成長法により形成される層であるため、単結晶シリコン層１１７と単結晶シリコン層１１３との界面には殆ど欠陥が生じない。したがって、この半導体基板１４０を使用する場合、ＳＯＩ領域に形成するデバイスよりも深い構造を有するデバイス（例えば、トレンチキャパシタ）を非ＳＯＩ領域に形成する場合においても、高品位のデバイスを形成することができる。
【００８５】
この実施の形態によって製造され得る半導体基板１４０は、例えば、ＳＯＩ領域１４１には論理回路を形成し、非ＳＯＩ領域１４２にはトレンチ型キャパシタを有するＤＲＡＭを形成するアプリケーションに有用である。或いは、この半導体基板１４０は、ＳＯＩ領域１４１にはＤＲＡＭのメモリセルトランジスタや論理回路を形成し、非ＳＯＩ領域１４２にはＤＲＡＭのメモリセルキャパシタを形成するアプリケーションに有用である。ＤＲＡＭを形成するために使用される半導体基板４０におけるＳＯＩ領域及び非ＳＯＩ領域の単結晶シリコン層の厚さの一例を挙げると、ＳＯＩ領域では約１００ｎｍ、非ＳＯＩ領域では数ミクロン〜１０ミクロン程度である。
【００８６】
図４Ｈに示す工程（分割工程）に先立って第１基板１１０ｄの表面に絶縁層１２１を形成した場合、又は、第２基板１２０として表面に絶縁層１２１を有する第２基板１２０を採用した場合は、最終的に図６に示すような半導体基板１５０が得られる。図６に示す半導体基板１５０は、単結晶シリコン層（第１半導体層）１１７の下に部分的な絶縁層１１２ａを有し、その下に離隔して全面の絶縁層１２１を有する基板となる。
【００８７】
以上のように、この実施の形態によれば、結合工程の前に第１基板の表面に結合層を形成することにより、第１基板の表面の平坦性を向上させ、第２基板との結合を容易にすることができる。
【００８８】
［実施例］
以下、本発明の第２の実施の形態の好適な実施例を挙げる。
【００８９】
（実施例１）
まず、比抵抗１０〜２０Ω・ｃｍのＰ型又はＮ型の第１の単結晶Ｓｉ基板１１１を準備した（図４Ａに示す工程に相当）。次いで、基板１１１の表面に熱酸化法等により２００ｎｍ厚のＳｉＯ２層１１２を形成した（図４Ｂに示す工程に相当）。なお、ＳｉＯ２層１１２の形成に先立って、基板１１１の表面に、単結晶シリコン層をエピタキシャル成長させてもよい。このようなエピタキシャル層は、典型的には３００〜４００ｎｍの厚さであるが、３００ｎｍ以下又は４００ｎｍ以上であってもよい。
【００９０】
次いで、酸化膜上にマスク材（ＳｉＮ等が好適）を堆積して、その上に更にレジストを塗布し、非ＳＯＩ領域（あるいは厚ＳＯＩ領域）とする領域に開口が形成されるように、これらを順にパタニングした（図４Ｃに示す工程に相当）。なお、ここでは、第１基板と第２基板とを結合させる結合法を用いるので、パタニングは、正常なパターンの鏡像が形成されるように行う必要が有る。
【００９１】
ここで、ＳｉＯ２層１１２上にマスク材を堆積しない場合には、ＳｉＯ２層１１２上にレジストを塗布しこれをパタニングしてレジストパターンを形成し、その後、レジストパターンの開口部を通してＳｉＯ２層１１２をエッチングして、単結晶シリコン基板１１１の表面を部分的に露出させる。
【００９２】
一方、ＳｉＯ２層１１２上にマスク材を堆積する場合には、その上にレジストを塗布しこれをパターンしてレジストパターンを形成し、その後、レジストパターンの開口部を通してマスク材をエッチングして、マスク材をパタニングする。次いで、マスク材の開口部を通して、単結晶シリコン基板１１１の表面が露出するまでＳｉＯ２層１１２をエッチングして、ＳｉＯ２層１１２をパタニングする。その際、必要に応じて、マスク材のパタニングの後、ＳｉＯ２層１１２のパタニングの前にレジストを剥離してもよい。
【００９３】
レジスト及びマスク材を除去すると、部分的に単結晶シリコン基板１１１１の表面が表出した第１基板１１０が得られた。
【００９４】
次いで、エピタキシャル成長工程を実施することにより、単結晶シリコン基板１１１の表面が露出した領域上にエピタキシャルＳｉ層１１３が形成され、これと同時にＳｉＯ２層１１２ａ上に多結晶Ｓｉ層１１４が形成された（図４Ｄに示す工程に相当）。ここで、エピタキシャルＳｉ層１１３の厚さは、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、５ミクロンとすることができる。
【００９５】
次いで、上記の第１基板１１０ａの全面に結合層１１５として３ミクロン厚の多結晶シリコン層を成長させた（図４Ｅに示す工程に相当）。なお、この結合層の膜厚は、要求される第１基板の平坦性等に応じて変更することができる。ここで、結合層１１５としては、多結晶シリコン層の他、例えば、非晶質シリコン層、酸化膜（例えば、ＣＶＤ法等によるＳｉＯ２層）、ＰＳＧ層、ＢＰＳＧ層等の絶縁層が好適である。更に、結合層１１５の上にＳｉＯ２層等の絶縁層を形成してもよい（結合層が絶縁層である場合には、この限りでない）。
【００９６】
次いで、第１基板１１０ｂの表面（結合層１１５）を研磨して平滑化した（図４Ｆに示す工程に相当）。この研磨工程として、ＣＭＰ工程を実施してもよい。ここで、研磨工程における研磨ダメージを除去するために洗浄工程及び／又はエッチング工程を更に実施してもよい。
【００９７】
次いで、単結晶シリコン基板１１１中の所定位置にイオンが注入されるように投影飛程を設定して第１基板１１０ｄに対してその表面を通してイオンを注入した（図４Ｇに示す工程に相当）。これにより、分離層として機能するイオン注入層１１６が、微小気泡層（ｍｉｃｒｏｃａｖｉｔｙ ｌａｙｅｒ）或いは注入イオン種高濃度層として形成された。このイオン注入工程は、例えば、６００ｋｅＶで５×１０１６ｃｍ−２の水素イオン（Ｈ＋）を注入することにより実施することができ、この場合の投影飛程は、約６．３ミクロンである。また、このイオン注入工程は、通常のイオン注入装置ではなく、プラズマ装置を利用して複数枚の基板に対して一括して実施してもよい。この場合、注入するイオンは、Ｈ＋よりもＨ２＋の方が効率が良い場合もある。
【００９８】
次いで、第１基板１１０ｄの表面と別に用意した第２のＳｉ基板１２０の表面とを重ね合わせ、接触させた後、温度３００℃で１０時間の熱処理をし、第１基板１０ｃと第２基板２０との結合強度を向上させた（図４Ｈに示す工程に相当）。これにより、結合基板１３０が得られた。ここで、重ね合わせの前に、Ｎ２又はＯ２プラズマ処理等の前処理を第１基板及び第２基板に施すことにより、結合強度を向上させることができた。なお、結合強度の向上のための熱処理は必須ではなく、省略可能である。
【００９９】
第１基板１１０ｄの表面及び第２基板１２０の表面の少なくとも一方の上に酸化膜を形成した場合、又は、結合層１１７を絶縁層とした場合には、エピタキシャルＳｉ層１１３を成長させた領域は、非ＳＯＩ領域ではなく厚ＳＯＩ領域となる（図６参照）。厚ＳＯＩ領域のシリコン膜厚は、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、１０ミクロンとすることができる。
【０１００】
上記のような酸化膜を形成しない場合には、部分的なＳｉＯ２層が存在しない領域は、ＳＯＩ構造にはならず、単結晶シリコン基板又はエピタキシャルシリコン基板（単結晶シリコン基板として表面にエピタキシャルシリコン層を有する基板を使用した場合）とほぼ同じ構造になる（図５参照）。
【０１０１】
次いで、結合基板１３０に４００℃で１０時間の熱処理を施すことにより、結合基板１３０をイオン注入層１１６の部分で２分割した（図４Ｉに示す工程に相当）。その結果、元々第１基板１１０に形成されていた多結晶シリコン層１１４、部分的なＳｉＯ２層１１２ａ、エピタキシャルＳｉ層１１３、単結晶シリコン層１１７、及び多孔質Ｓｉ層１１６の一部１１６ｂが、第２基板１２０側に移設された。第１基板１１１ａの表面には多孔質Ｓｉ層１１６ａのみが残った。
【０１０２】
このような分割工程では、熱処理に代えて、結合基板１３０の周辺部の隙間（２枚の基板１１０ｄ、１２０のベベリングで構成された隙間）に流体（液体又は気体）又は固体くさびを挿入する方法、結合基板１３０に引っ張り力やせん断力等の機械的な力を印加する方法、結合基板１３０に超音波を印加する方法等を採用することもできる。
【０１０３】
更には、結合基板を分割せずに、結合基板を構成する２枚の基板のうち第１基体１１０ｄの裏面側から分離層１１６までを研削、研磨、エッチング等で除去してもよい。
【０１０４】
次いで、第２基板１２０上の最表面に移設された分離層１１６ｂをＣＭＰ等の研磨又はエッチングにより除去するとともに表面を平坦化した（図４Ｊに示す工程に相当）。次いで、水素アニール処理等の平坦化工程を実施してもよい。或いは、分離層１１６ｂが残留したままの状態で水素アニールを実施してもよい。
【０１０５】
以上の工程により、部分的な絶縁層１１２ａ及びそれらの間の単結晶Ｓｉ層１１３の上に０．２μｍの厚みを持った単結晶Ｓｉ層１１７を有する半導体基板が得られた。形成された単結晶Ｓｉ層１１７の膜厚を面内全面について１００点を測定したところ、膜厚の均一性は２０１ｎｍ±５ｎｍであった。
【０１０６】
透過電子顕微鏡による断面観察の結果、単結晶Ｓｉ層１１７には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認された。
【０１０７】
形成された基板１４０の表面粗さを基板原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍであり、通常市販されているＳｉウエハと同等であった。
【０１０８】
なお、上記の製造方法において、単結晶シリコン基板１１１に代えて、表面に例えばＳｉＧｅ、ＧａＡｓ、ＳｉＣ、Ｃ等を有する基板を採用してもよい。この場合、基板の表面（部分的な絶縁層の間の領域）上に成長させる層は、その下地の材料と同一材料で形成することが好ましい。
【０１０９】
第２基板としては、例えば、シリコン基板の他、石英、サファイア、セラミック、カーボン、ＳｉＣ等からなる基板を採用することもできる。
【０１１０】
（実施例２）
実施例１の方法で製造した図５に示す構造を有する半導体基板の非ＳＯＩ領域に、トレンチキャパシタを有するＤＲＡＭを形成し、ＳＯＩ領域に、論理回路を含む他のデバイスを形成した。ここで、露光工程において、露光ショットの全域が投影光学系の深度内に収まり、局所的な焦点ずれ（基板表面の凹凸に起因する焦点ずれ）は起こらなかった。非ＳＯＩ領域には、十分な厚さの単結晶シリコン層が形成されているので、トレンチキャパシタを形成する上で何ら障害がなかった。
【０１１１】
なお、上記の半導体基板は、ＤＲＡＭを混載した集積回路以外の集積回路の形成にも有効である。
【０１１２】
［第３の実施の形態］
この実施の形態は、第１及び第２の実施の形態の改良例に係り、より具体的には、部分的な絶縁層の間に露出している半導体領域に単結晶シリコン層等の単結晶半導体層を成長させるとともに部分的な絶縁層上に非単結晶半導体層（例えば、多結晶半導体層）を成長させる工程（図１Ｄ、図４Ｄ）の改良例に関する。
【０１１３】
図７は、非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域の縮小を説明する図である。部分的な絶縁層１２ａ（１１２ａ）の間に露出している単結晶シリコン基板１１（１１１）上に単結晶シリコン層１３（１１３）を成長させる際に、典型的には、同時に部分的な絶縁層１２ａ（１１２ａ）の上には多結晶シリコン層１４（１１４）が成長する。このとき、例えば、単結晶シリコン層１３（１１３）の成長速度よりも多結晶シリコン層１４（１１４）の成長速度が速い場合には、多結晶シリコンが部分的な絶縁層１２ａ（１１２ａ）が存在しない領域（すなわち、非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域）Ａ１内に進入し、これにより、非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域が縮小する。図７は、基板の表面において、領域Ａ１が領域Ａ２に縮小した様子を模式的に示している。
【０１１４】
このような非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域の縮小が顕著になると、非ＳＯＩ領域又は厚ＳＯＩ領域を有効に利用することができなくなる。これは、非ＳＯＩ領域又は厚ＳＯＩ領域とＳＯＩ領域との境界領域を大きくする必要性を生じさせ、結果としてデバイスの高集積化を妨げる。
【０１１５】
図８は、第１の実施の形態に従って製造され得る部分ＳＯＩ基板であって、非ＳＯＩ領域が縮小したものを模式的に示している。図８に示す例では、領域Ｄの部分が、縮小した領域である。勿論、領域Ｄの存在がデバイスの高集積化に影響を与えないような応用例も考えられるが、一般的には、このような領域Ｄの存在は好ましくない。
【０１１６】
そこで、この実施の形態では、非ＳＯＩ領域又は厚ＳＯＩ領域の縮小問題を解決するための方法を説明する。なお、ここでは、説明の簡略化のため、図１Ｄ（第１の実施の形態）及び図４Ｄ（第２の実施の形態）に相当する工程（半導体層成長工程）のみを説明する。
【０１１７】
図９Ａは、半導体層成長工程の第１工程（第１成長工程）を示す図、図９Ｂは、半導体層成長工程の第２工程（第２成長工程）を示す図である。この実施の形態の半導体層成長工程を第１の実施の形態に適用する場合、図１Ａ、図１Ｂ、図１Ｃ、図９Ａ、図９Ｂ、図１Ｅ、図１Ｆ、図１Ｇ、図１Ｈ、図１Ｉの順に工程が実施される。一方、この実施の形態の半導体層成長工程を第２の実施の形態に適用する場合、図４Ａ、図４Ｂ、図４Ｃ、図９Ａ、図９Ｂ、図４Ｅ、図４Ｆ、図４Ｇ、図４Ｈ、図４Ｉ、図４Ｊの順に工程が実施される。
【０１１８】
半導体層成長工程の第１工程では、図９Ａに例示的に示すように、部分的な絶縁層１２ａ（１１２ａ）上に多結晶半導体層等の非単結晶半導体層が成長しない条件で、部分的な絶縁層１２ａ（１１２ａ）の間において露出している単結晶シリコン基板（半導体領域）１１（１１１）の表面の上に単結晶シリコン層１３ａ（１１３ａ）をエピタキシャル成長させる。すなわち、第１工程では、部分的な絶縁層１２ａ（１１２ａ）の間に単結晶シリコン層１３ａ（１１３ａ）を選択的に成長させる。
【０１１９】
ここで、単結晶シリコン層１３ａ（１１３ａ）の膜厚は、次工程（図９Ｂ）において単結晶シリコン層１３ａ（１１３ａ）の上に単結晶シリコン層を更に成長させるとともに部分的な絶縁層１２ａ（１１２ａ）の上に多結晶シリコン層を成長させる際に、多結晶シリコンが部分的な絶縁層１２ａ（１１２ａ）上の領域ＩＡ内に収まるように決定される。より具体的な条件を挙げると、例えば、単結晶シリコン層１３ａ（１１３ａ）の膜厚は、部分的な絶縁層１２ａ（１１２ａ）の膜厚よりも厚いことが好ましい。
【０１２０】
半導体層成長工程の第２工程では、図９Ｂに例示的に示すように、部分的な絶縁層１２ａ（１１２ａ）上に多結晶半導体層等の非単結晶半導体層が成長しかつ単結晶シリコン層１３ａ（１１３ａ）を下地として単結晶シリコン層が成長する条件で、多結晶シリコン層１４（１１４）及び単結晶シリコン層１３（１１３）を成長させる。このとき、単結晶シリコン層１３（１１３）は、単結晶シリコン基板１１（１１１）の表面ではなく、単結晶シリコン層１３ａ（１１３ａ）の表面を下地として成長するので、図７及び図８を参照して説明したような縮小問題が起こらず、有効に利用可能な非ＳＯＩ領域又は厚ＳＯＩ領域が確保される。
【０１２１】
なお、単結晶シリコン層１３（１１３）の領域が部分的な絶縁層１２ａ（１１２ａ）上の領域に拡大することは特段の問題を生じさせない。これは、第１基板において、部分的な絶縁層の上に存在する部分は、最終的な部分ＳＯＩ基板（又は、厚ＳＯＩ領域を有するＳＯＩ基板）においては部分的な埋め込み絶縁膜の下方に配置されるので、上記の拡大は、部分的な絶縁層の上部のＳＯＩ領域には影響を与えないからである。
【０１２２】
【発明の効果】
本発明によれば、例えば、半導体層の下に部分的な絶縁層を有する基板についてＳＯＩ基板としての優位性を保証することができる。
【０１２３】
或いは、本発明によれば、例えば、２枚の基板を結合する工程を経て製造される基板の品質を高めることができる。
【図面の簡単な説明】
【図１Ａ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｂ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｃ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｄ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｅ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｆ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｇ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｈ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図１Ｉ】本発明の第１の実施の形態に係る基板製造方法を説明するための図である。
【図２】本発明の第１の実施の形態に係る基板の構造を示す図である。
【図３】本発明の第１の実施の形態に係る基板の他の構造を示す図である。
【図４Ａ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｂ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｃ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｄ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｅ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｆ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｇ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｈ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｉ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図４Ｊ】本発明の第２の実施の形態に係る基板製造方法を説明するための図である。
【図５】本発明の第２の実施の形態に係る基板の構造を示す図である。
【図６】本発明の第２の実施の形態に係る基板の他の構造を示す図である。
【図７】非ＳＯＩ領域又は厚ＳＯＩ領域となるべき領域の縮小を説明する図である。
【図８】非ＳＯＩ領域となるべき領域の縮小を説明する図である。
【図９Ａ】半導体層成長工程の第１工程（第１成長工程）を示す図である。
【図９Ｂ】半導体層成長工程の第２工程（第２成長工程）を示す図である。
【符号の説明】
１０、１０ａ、１０ｂ、１０ｃ 第１基板
１１，１１ａ 単結晶シリコン基板
１２ ＳｉＯ２層（絶縁層）
１２ａ 部分的なＳｉＯ２層
１３ 単結晶シリコン層
１４ 多結晶シリコン層
１５、１５ａ、１５ｂ 分離層
１６ 単結晶シリコン層
２０ 第２基板
３０ 結合基板
４０ 部分ＳＯＩ基板
５０ ＳＯＩ基板
１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ 第１基板
１１１，１１１ａ 単結晶シリコン基板
１１２ ＳｉＯ２層（絶縁層）
１１２ａ 部分的なＳｉＯ２層
１１３ 単結晶シリコン層
１１４ 多結晶シリコン層
１１５、１１５ａ、結合層
１１６、１１６ａ、１１６ｂ 分離層
１１７ 単結晶シリコン層
１２０ 第２基板
１３０ 結合基板
１４０ 部分ＳＯＩ基板
１５０ ＳＯＩ基板
Claims (20)
- 基板の製造方法であって、
半導体領域上に部分的な絶縁層を有し、前記部分的な絶縁層の上及び前記部分的な絶縁層の間のうち少なくとも前記部分的な絶縁層の間に半導体層を有する第１基板を作製する工程と、
前記第１基板に対してその表面を通してイオンを注入して前記部分的な絶縁層よりも深い位置に分離層を形成する工程と、
前記分離層が形成された前記第１基板の表面に第２基板を結合させて結合基板を作製する工程と、
前記結合基板を前記分離層の部分で分割する工程と、
を含むことを特徴とする基板の製造方法。 - 前記第１基板に前記第２基板を結合させる前に、前記第１基板の表面を平坦化する工程を更に含むことを特徴とする請求項１に記載の基板の製造方法。
- 前記第１基板を作製する工程では、前記部分的な絶縁層の間の他、前記部分的な絶縁層の上にも半導体層を有する第１基板を作製することを特徴とする請求項１又は請求項２に記載の基板の製造方法。
- 前記第１基板を作製する工程では、前記部分的な絶縁層の間には単結晶半導体層を形成し、前記部分的な絶縁層の上には非単結晶半導体層を形成することを特徴とする請求項３に記載の基板の製造方法。
- 前記半導体領域は、エピタキシャル成長法により基板上に形成された半導体層であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の基板の製造方法。
- 前記第２基板は、少なくとも前記第１基板に結合させるべき面が絶縁体で構成されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の基板の製造方法。
- 前記第１基板の表面の全体に、前記第２基板に結合させるべき結合層を形成する工程を更に含むことを特徴とする請求項１乃至請求項６のいずれか１項に記載の基板の製造方法。
- 前記結合層を形成する工程の後であって前記結合基板を作製する工程の前に、前記結合層の表面を平坦化する工程を更に含むことを特徴とする請求項７に記載の基板の製造方法。
- 前記第１基板を作製する工程の後であって前記結合層を形成する工程の前に、前記第１基板の表面を平坦化する工程を更に含むことを特徴とする請求項７又は請求項８に記載の基板の製造方法。
- 前記結合層を形成する工程では、前記結合層として、全面にわたって実質的に一様な構造を有する層を形成することを特徴とする請求項７乃至請求項９のいずれか１項に記載の基板の製造方法。
- 前記結合層を形成する工程では、前記結合層として、多結晶半導体層を形成することを特徴とする請求項７乃至請求項１０のいずれか１項に記載の基板の製造方法。
- 前記結合層を形成する工程では、前記結合層として、非晶質半導体層を形成することを特徴とする請求項７乃至請求項１０のいずれか１項に記載の基板の製造方法。
- 前記結合層を形成する工程では、前記結合層として、絶縁層を形成することを特徴とする請求項７乃至請求項１０のいずれか１項に記載の基板の製造方法。
- 前記絶縁層は、酸化膜であることを特徴とする請求項１３に記載の基板の製造方法。
- 前記結合層を形成する工程では、ＣＶＤ法によって前記酸化膜を形成することを特徴とする請求項１４に記載の基板の製造方法。
- 前記第１基板を作製する工程は、
前記部分的な絶縁層の上には層が成長しない条件で前記部分的な絶縁層の間に単結晶半導体層を成長させる第１成長工程と、
前記単結晶半導体層の上に更に単結晶半導体層を成長させるとともに前記部分的な絶縁層の上には非単結晶半導体層を成長させる第２成長工程と、
を含むことを特徴とする請求項１に記載の基板の製造方法。 - 前記第１成長工程では、前記部分的な絶縁層の厚さよりも厚く前記単結晶半導体層を成長させることを特徴とする請求項１６に記載の基板の製造方法。
- 前記第１成長工程では、その後に実施される前記第２成長工程において形成される前記非単結晶半導体層が前記部分的な絶縁層上の領域内に収まるように、前記単結晶半導体層を成長させることを特徴とする請求項１５に記載の基板の製造方法。
- 前記イオンは、水素又はヘリウムを含むことを特徴とする請求項１乃至請求項１８のいずれか１項に記載の基板の製造方法。
- 請求項１乃至請求項１９のいずれか１項に記載の製造方法により製造され得る基板。
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