JPH11340337A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH11340337A JPH11340337A JP10145533A JP14553398A JPH11340337A JP H11340337 A JPH11340337 A JP H11340337A JP 10145533 A JP10145533 A JP 10145533A JP 14553398 A JP14553398 A JP 14553398A JP H11340337 A JPH11340337 A JP H11340337A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims abstract description 196
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 132
- 239000010703 silicon Substances 0.000 claims abstract description 132
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 130
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 59
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 59
- 230000005669 field effect Effects 0.000 claims abstract description 45
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 20
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000002344 surface layer Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 11
- MGFYSGNNHQQTJW-UHFFFAOYSA-N iodonium Chemical compound [IH2+] MGFYSGNNHQQTJW-UHFFFAOYSA-N 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 25
- 230000000295 complement effect Effects 0.000 abstract description 4
- 229910044991 metal oxide Inorganic materials 0.000 abstract 2
- 150000004706 metal oxides Chemical class 0.000 abstract 2
- 239000010408 film Substances 0.000 description 55
- 230000035882 stress Effects 0.000 description 21
- 239000007789 gas Substances 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 6
- 229910000078 germane Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229910000077 silane Inorganic materials 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000012159 carrier gas Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- VMTCKFAPVIWNOF-UHFFFAOYSA-N methane tetrahydrofluoride Chemical compound C.F.F.F.F VMTCKFAPVIWNOF-UHFFFAOYSA-N 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000572 ellipsometry Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
Abstract
(57)【要約】
【課題】 高速動作が可能でかつ費電力の低減を図るこ
とが可能な相補型の電界効果トランジスタを提供する。 【解決手段】 ｎＭＯＳトランジスタ１５ａが設けられ
た基板の表面領域は、シリコン基板１上に、上層に向か
ってゲルマニウム濃度が徐々に高められたシリコンゲル
マニウムからなるバッファ層２、バッファ層２の表面層
と同程度のゲルマニウム濃度を有するシリコンゲルマニ
ウムからなるリラックス層３、ストレイン効果を有する
シリコン層７ａを順に形成してなり、シリコン層７ａに
ソース・ドレイン１３ａが設けられている。ｐＭＯＳＴ
ｒ．１５ｂが設けられた基板の表面領域は、シリコン基
板１上にストレイン効果を有するシリコンゲルマニウム
層６、シリコンからなるキャップ層７ｂが設けられ、シ
リコンゲルマニウム層６にソース・ドレイン１３ｂが設
けられている。
とが可能な相補型の電界効果トランジスタを提供する。 【解決手段】 ｎＭＯＳトランジスタ１５ａが設けられ
た基板の表面領域は、シリコン基板１上に、上層に向か
ってゲルマニウム濃度が徐々に高められたシリコンゲル
マニウムからなるバッファ層２、バッファ層２の表面層
と同程度のゲルマニウム濃度を有するシリコンゲルマニ
ウムからなるリラックス層３、ストレイン効果を有する
シリコン層７ａを順に形成してなり、シリコン層７ａに
ソース・ドレイン１３ａが設けられている。ｐＭＯＳＴ
ｒ．１５ｂが設けられた基板の表面領域は、シリコン基
板１上にストレイン効果を有するシリコンゲルマニウム
層６、シリコンからなるキャップ層７ｂが設けられ、シ
リコンゲルマニウム層６にソース・ドレイン１３ｂが設
けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特にはｎチャンネル型電界
効果トランジスタとｐチャンネル型電界効果トランジス
タとを同一基板に設けてなる半導体装置及びその製造方
法に関する。
導体装置の製造方法に関し、特にはｎチャンネル型電界
効果トランジスタとｐチャンネル型電界効果トランジス
タとを同一基板に設けてなる半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】近年、情報処理手段の急速なデジタル化
に伴い、半導体装置の高速化及び低消費電力化の要求が
高まってきている。従来、上記半導体装置の高速化は素
子構造の微細化によって達成され、また低消費電力化は
素子構成を相補型、すなわちｎチャンネル型とｐチャン
ネル型の電界効果トランジスタとを備えた構成にするこ
とによって達成してきた。ところが、素子構造の微細化
の進行に伴い、現在では既にリソグラフィー技術におい
て露光波長よりも小さなパターンを形成せざるを得ない
状況に有る。このため、リソグラフィー工程において
は、十分なプロセス余裕度を確保することが困難になり
つつあり、微細化による半導体装置の高速化は限界に近
づきつつある。
に伴い、半導体装置の高速化及び低消費電力化の要求が
高まってきている。従来、上記半導体装置の高速化は素
子構造の微細化によって達成され、また低消費電力化は
素子構成を相補型、すなわちｎチャンネル型とｐチャン
ネル型の電界効果トランジスタとを備えた構成にするこ
とによって達成してきた。ところが、素子構造の微細化
の進行に伴い、現在では既にリソグラフィー技術におい
て露光波長よりも小さなパターンを形成せざるを得ない
状況に有る。このため、リソグラフィー工程において
は、十分なプロセス余裕度を確保することが困難になり
つつあり、微細化による半導体装置の高速化は限界に近
づきつつある。
【０００３】そこで、電界効果トランジスタにおいて
は、チャネルとなる層にストレイン（歪み）効果を有す
る材料層を用いることが提案されている。ストレイン効
果を有する材料層を用いたデバイスの形成は、シリコン
／シリコンゲルマニウムなどIV族半導体材料と薄膜形成
技術の進歩により可能になってきており、現在、高性
能、低電圧デバイスを目的とした開発が積極的に行われ
ている。ここでストレイン効果とは、薄膜半導体におい
て膜が応力を受けた場合、エネルギーバンドが歪み、キ
ャリアの有効質量が変化することをいう。このストレイ
ン効果を有する半導体薄膜は、分子線エピタキシー技
術、超高真空下における化学的気相成長（ＵＨＶ−ＣＶ
Ｄ）技術等によって、例えばシリコン／シリコンゲルマ
ニウムなどの多層膜を工夫して膜の内部応力を制御する
ことで形成することが可能になってきている。このよう
に、バンドギャップ差や膜のストレインをヘテロ接合に
より制御した高性能ＭＯＳ系デバイス、センサ等の開発
も進んできている。
は、チャネルとなる層にストレイン（歪み）効果を有す
る材料層を用いることが提案されている。ストレイン効
果を有する材料層を用いたデバイスの形成は、シリコン
／シリコンゲルマニウムなどIV族半導体材料と薄膜形成
技術の進歩により可能になってきており、現在、高性
能、低電圧デバイスを目的とした開発が積極的に行われ
ている。ここでストレイン効果とは、薄膜半導体におい
て膜が応力を受けた場合、エネルギーバンドが歪み、キ
ャリアの有効質量が変化することをいう。このストレイ
ン効果を有する半導体薄膜は、分子線エピタキシー技
術、超高真空下における化学的気相成長（ＵＨＶ−ＣＶ
Ｄ）技術等によって、例えばシリコン／シリコンゲルマ
ニウムなどの多層膜を工夫して膜の内部応力を制御する
ことで形成することが可能になってきている。このよう
に、バンドギャップ差や膜のストレインをヘテロ接合に
より制御した高性能ＭＯＳ系デバイス、センサ等の開発
も進んできている。
【０００４】シリコン系ＭＯＳ（Metal-Oxide-Semicond
uctor ）トランジスタの場合、ゲルマニウム濃度を上層
に向けて徐々に高めたシリコンゲルマニウムからなるバ
ッファ層、シリコンゲルマニウムからなるリラックス層
及びシリコン層を下層から順にシリコン基板上に形成す
ることで、上記シリコン層には引っ張り応力が生じる。
そしてこのシリコン層では、引っ張り応力に伴うストレ
イン効果によって電子の移動度が上昇する。一方、シリ
コン基板上に、形成したシリコンゲルマニウム層には圧
縮応力が生じ、このシリコンゲルマニウム層では圧縮応
力に伴うストレイン効果によって正孔の移動度が上昇す
る。
uctor ）トランジスタの場合、ゲルマニウム濃度を上層
に向けて徐々に高めたシリコンゲルマニウムからなるバ
ッファ層、シリコンゲルマニウムからなるリラックス層
及びシリコン層を下層から順にシリコン基板上に形成す
ることで、上記シリコン層には引っ張り応力が生じる。
そしてこのシリコン層では、引っ張り応力に伴うストレ
イン効果によって電子の移動度が上昇する。一方、シリ
コン基板上に、形成したシリコンゲルマニウム層には圧
縮応力が生じ、このシリコンゲルマニウム層では圧縮応
力に伴うストレイン効果によって正孔の移動度が上昇す
る。
【０００５】以上のようなストレイン効果を利用してチ
ャネルとなる層の応力を制御して作製した電界効果トラ
ンジスタでは、高い相互コンダクタンス〔ｇｍ（ｍｏｂ
ｉｌｉｔｙ）〕が得られている。そして、Appl. Phys.
Letter (USA), 63 (1993) S.P.Voinigensen et al.,p66
0 およびIEEE Electronic Devices (USA),43 (1996)L.
H.Jiang and R.G.Elliman,p97 にはｐＭＯＳトランジス
タが開示されている。また、Appl. Phys. Letter (US
A), 64 (1994) K.Ismail et al.,p3124 およびIEDM 94-
37 (USA), (1994) J.Welser et al.にはｎＭＯＳトラン
ジスタが開示されている。
ャネルとなる層の応力を制御して作製した電界効果トラ
ンジスタでは、高い相互コンダクタンス〔ｇｍ（ｍｏｂ
ｉｌｉｔｙ）〕が得られている。そして、Appl. Phys.
Letter (USA), 63 (1993) S.P.Voinigensen et al.,p66
0 およびIEEE Electronic Devices (USA),43 (1996)L.
H.Jiang and R.G.Elliman,p97 にはｐＭＯＳトランジス
タが開示されている。また、Appl. Phys. Letter (US
A), 64 (1994) K.Ismail et al.,p3124 およびIEDM 94-
37 (USA), (1994) J.Welser et al.にはｎＭＯＳトラン
ジスタが開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記ス
トレイン効果を利用した半導体装置には、以下のような
課題がある。すなわち、リラックス層上に形成されたシ
リコン層では、引っ張り応力に伴うストレイン効果によ
って電子の移動度が向上したとしても、正孔の移動度が
低下してしまう。このため、高性能低電圧のｎＭＯＳト
ランジスタを得られるものの、ｐＭＯＳの性能を向上さ
せることはできず、したがってＣＭＯＳの性能を大幅に
向上させることはできない。一方、シリコン基板上のシ
リコンゲルマニウム層では、圧縮応力によるストレイン
効果によって正孔の移動度が向上したとしても、電子の
移動度が低下してしまう。このため、高性能低電圧のｐ
ＭＯＳトランジスタを得られるものの、ｎＭＯＳの性能
を向上させることはできず、したがってＣＭＯＳの性能
を大幅に向上させることはできない。以上のことから、
高性能なＣＭＯＳを得ることはできず、したがって高性
能でかつ低消費電力の半導体装置を得ることができなか
った。
トレイン効果を利用した半導体装置には、以下のような
課題がある。すなわち、リラックス層上に形成されたシ
リコン層では、引っ張り応力に伴うストレイン効果によ
って電子の移動度が向上したとしても、正孔の移動度が
低下してしまう。このため、高性能低電圧のｎＭＯＳト
ランジスタを得られるものの、ｐＭＯＳの性能を向上さ
せることはできず、したがってＣＭＯＳの性能を大幅に
向上させることはできない。一方、シリコン基板上のシ
リコンゲルマニウム層では、圧縮応力によるストレイン
効果によって正孔の移動度が向上したとしても、電子の
移動度が低下してしまう。このため、高性能低電圧のｐ
ＭＯＳトランジスタを得られるものの、ｎＭＯＳの性能
を向上させることはできず、したがってＣＭＯＳの性能
を大幅に向上させることはできない。以上のことから、
高性能なＣＭＯＳを得ることはできず、したがって高性
能でかつ低消費電力の半導体装置を得ることができなか
った。
【０００７】そこで、本発明は、ストレイン効果により
電子の移動度を上昇させたｎＭＯＳと、正孔の移動度を
上昇させたｐＭＯＳとを同一基板上に設けたことによっ
て高速でかつ低消費電力の半導体装置を提供すると共
に、従来のシリコン用のＣＭＯＳ製造プロセスを用いる
ことができる上記半導体装置の製造方法を提供すること
を目的とする。
電子の移動度を上昇させたｎＭＯＳと、正孔の移動度を
上昇させたｐＭＯＳとを同一基板上に設けたことによっ
て高速でかつ低消費電力の半導体装置を提供すると共
に、従来のシリコン用のＣＭＯＳ製造プロセスを用いる
ことができる上記半導体装置の製造方法を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、ｎチャンネル型電界効果トラ
ンジスタとｐチャンネル型電界効果トランジスタとを同
一基板に設けてなる半導体装置である。そして、前記ｎ
チャンネル型電界効果トランジスタが設けられた前記基
板の表面領域は、シリコン基板上に、バッファ層、リラ
ックス層及びシリコン層を順に設けた構成になってい
る。上記バッファ層は、上層に向かってゲルマニウム濃
度が徐々に高められたシリコンゲルマニウムからなる。
また、リラックス層は、上記バッファ層の表面層と同程
度のゲルマニウム濃度を有するシリコンゲルマニウムか
らなる。そして、上記ｎチャンネル型電界効果トランジ
スタのソース・ドレインは上記シリコン層に形成されて
いる。一方、前記ｐチャンネル型電界効果トランジスタ
が設けられた前記基板の表面領域は、上記シリコン基板
上に、シリコンゲルマニウム層及びシリコンからなるキ
ャップ層を順に設けた構成になっている。そして、上記
ｐチャンネル型電界効果トランジスタのソース・ドレイ
ンはシリコンゲルマニウム層に形成されている。
の本発明の半導体装置は、ｎチャンネル型電界効果トラ
ンジスタとｐチャンネル型電界効果トランジスタとを同
一基板に設けてなる半導体装置である。そして、前記ｎ
チャンネル型電界効果トランジスタが設けられた前記基
板の表面領域は、シリコン基板上に、バッファ層、リラ
ックス層及びシリコン層を順に設けた構成になってい
る。上記バッファ層は、上層に向かってゲルマニウム濃
度が徐々に高められたシリコンゲルマニウムからなる。
また、リラックス層は、上記バッファ層の表面層と同程
度のゲルマニウム濃度を有するシリコンゲルマニウムか
らなる。そして、上記ｎチャンネル型電界効果トランジ
スタのソース・ドレインは上記シリコン層に形成されて
いる。一方、前記ｐチャンネル型電界効果トランジスタ
が設けられた前記基板の表面領域は、上記シリコン基板
上に、シリコンゲルマニウム層及びシリコンからなるキ
ャップ層を順に設けた構成になっている。そして、上記
ｐチャンネル型電界効果トランジスタのソース・ドレイ
ンはシリコンゲルマニウム層に形成されている。
【０００９】上記半導体装置では、同一のシリコン基板
上にｎチャンネル型電界効果トランジスタとｐチャンネ
ル型電界効果トランジスタとが設けられたＣＭＯＳ構成
になっていることから、低消費電力を達成できる。ま
た、上記ｎチャンネル型電界効果トランジスタでは、バ
ッファ層上に形成されたことで応力が緩和されたシリコ
ンゲルマニウムからなるリラックス層上にシリコン層を
設けたことで、当該シリコン層では引っ張り応力に伴う
ストレイン効果によって電子の移動速度が上昇する。一
方、上記ｐチャンネル型電界効果トランジスタでは、シ
リコン基板上にシリコンゲルマニウム層を設けたこと
で、当該シリコンゲルマニウム層では圧縮応力に伴うス
トレイン効果によって正孔の移動速度が上昇する。そし
て、このようなシリコン層及びシリコンゲルマニウム層
にソース・ドレインが形成されていることから、この半
導体装置においては、ｎチャンネル型電界効果トランジ
スタ及びｐチャンネル型電界効果トランジスタの動作速
度が向上する。
上にｎチャンネル型電界効果トランジスタとｐチャンネ
ル型電界効果トランジスタとが設けられたＣＭＯＳ構成
になっていることから、低消費電力を達成できる。ま
た、上記ｎチャンネル型電界効果トランジスタでは、バ
ッファ層上に形成されたことで応力が緩和されたシリコ
ンゲルマニウムからなるリラックス層上にシリコン層を
設けたことで、当該シリコン層では引っ張り応力に伴う
ストレイン効果によって電子の移動速度が上昇する。一
方、上記ｐチャンネル型電界効果トランジスタでは、シ
リコン基板上にシリコンゲルマニウム層を設けたこと
で、当該シリコンゲルマニウム層では圧縮応力に伴うス
トレイン効果によって正孔の移動速度が上昇する。そし
て、このようなシリコン層及びシリコンゲルマニウム層
にソース・ドレインが形成されていることから、この半
導体装置においては、ｎチャンネル型電界効果トランジ
スタ及びｐチャンネル型電界効果トランジスタの動作速
度が向上する。
【００１０】また本発明の半導体装置の製造方法は、先
ず、シリコン基板においてｎチャンネル型電界効果トラ
ンジスタが形成されるｎ型領域の表面層をエッチングし
て段差凹部とした後、前記シリコン基板上に上層に向か
ってゲルマニウム濃度が徐々に高められたシリコンゲル
マニウムからなるバッファ層、このバッファ層の表面層
と同程度のゲルマニウム濃度を有するシリコンゲルマニ
ウムからなるリラックス層、及びシリコン層を順に形成
する。次に、ｐチャンネル型電界効果トランジスタが形
成されるｐ型領域における上記シリコン層、リラックス
層及びバッファ層を除去する。その後、シリコンゲルマ
ニウム層を形成し、上記ｎ型領域にシリコン層を露出さ
せかつ上記ｐ型領域にシリコンゲルマニウム層を残す状
態に、当該シリコンゲルマニウム層の表面を平坦化す
る。次いで、シリコンエピタキシャル層を形成し、ｎ型
領域に上記シリコン層とシリコンエピタキシャル層とか
らなるシリコン層を形成すると共に、ｐ型領域にこのシ
リコンエピタキシャル層からなるキャップ層を形成す
る。しかる後、ｎ型領域のシリコン層上及びｐ型領域の
キャップ層上にゲート絶縁膜を介してゲート電極を形成
し、上記シリコン層にｎ型のソース・ドレインを形成
し、上記シリコンゲルマニウム層にｐ型のソース・ドレ
インを形成する。
ず、シリコン基板においてｎチャンネル型電界効果トラ
ンジスタが形成されるｎ型領域の表面層をエッチングし
て段差凹部とした後、前記シリコン基板上に上層に向か
ってゲルマニウム濃度が徐々に高められたシリコンゲル
マニウムからなるバッファ層、このバッファ層の表面層
と同程度のゲルマニウム濃度を有するシリコンゲルマニ
ウムからなるリラックス層、及びシリコン層を順に形成
する。次に、ｐチャンネル型電界効果トランジスタが形
成されるｐ型領域における上記シリコン層、リラックス
層及びバッファ層を除去する。その後、シリコンゲルマ
ニウム層を形成し、上記ｎ型領域にシリコン層を露出さ
せかつ上記ｐ型領域にシリコンゲルマニウム層を残す状
態に、当該シリコンゲルマニウム層の表面を平坦化す
る。次いで、シリコンエピタキシャル層を形成し、ｎ型
領域に上記シリコン層とシリコンエピタキシャル層とか
らなるシリコン層を形成すると共に、ｐ型領域にこのシ
リコンエピタキシャル層からなるキャップ層を形成す
る。しかる後、ｎ型領域のシリコン層上及びｐ型領域の
キャップ層上にゲート絶縁膜を介してゲート電極を形成
し、上記シリコン層にｎ型のソース・ドレインを形成
し、上記シリコンゲルマニウム層にｐ型のソース・ドレ
インを形成する。
【００１１】上記製造方法では、シリコン基板における
ｎ型領域上には、バッファ層及びリラックス層を介して
シリコン層が形成され、このシリコン層にソース・ドレ
インが形成されたｎチャンネル型電界効果トランジスタ
が得られる。また、シリコン基板におけるｐ型領域上に
は、シリコンゲルマニウム層が形成され、このシリコン
ゲルマニウム層にソース・ドレインが形成されたｐチャ
ネル型電界効果トランジスタが得られる。この際、シリ
コン基板のｎ型領域に形成された段差凹部にバッファ
層、リラックス層、シリコン層を残した状態でシリコン
ゲルマニウム層が形成され、上記ｎ型領域にのみシリコ
ン層を露出させるようにシリコンゲルマニウム層の表面
がＣＭＰを用いて平坦化されることから、上記ｎチャン
ネル型電界効果トランジスタ及びｐチャネル型電界効果
トランジスタのゲート電極は平坦な基板上に形成される
ことになる。このため、シリコン基板のみで基板が構成
される半導体装置と平面構造が同等になる。
ｎ型領域上には、バッファ層及びリラックス層を介して
シリコン層が形成され、このシリコン層にソース・ドレ
インが形成されたｎチャンネル型電界効果トランジスタ
が得られる。また、シリコン基板におけるｐ型領域上に
は、シリコンゲルマニウム層が形成され、このシリコン
ゲルマニウム層にソース・ドレインが形成されたｐチャ
ネル型電界効果トランジスタが得られる。この際、シリ
コン基板のｎ型領域に形成された段差凹部にバッファ
層、リラックス層、シリコン層を残した状態でシリコン
ゲルマニウム層が形成され、上記ｎ型領域にのみシリコ
ン層を露出させるようにシリコンゲルマニウム層の表面
がＣＭＰを用いて平坦化されることから、上記ｎチャン
ネル型電界効果トランジスタ及びｐチャネル型電界効果
トランジスタのゲート電極は平坦な基板上に形成される
ことになる。このため、シリコン基板のみで基板が構成
される半導体装置と平面構造が同等になる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明を適用した半導体
装置の断面図である。この半導体装置は、ｎチャンネル
型電界効果トランジスタであるｎＭＯＳＴｒ．１５ａ
と、ｐチャンネル型電界効果トランジスタであるｐＭＯ
ＳＴｒ．１５ｂとを同一基板に設けてなるＣＭＯＳ構成
の半導体装置である。また、図２〜図６は、この半導体
装置の製造方法を説明するための工程断面図であり、以
下にこれらの図を用いて上記半導体装置の製造方法から
順に説明する。
に基づいて説明する。図１は、本発明を適用した半導体
装置の断面図である。この半導体装置は、ｎチャンネル
型電界効果トランジスタであるｎＭＯＳＴｒ．１５ａ
と、ｐチャンネル型電界効果トランジスタであるｐＭＯ
ＳＴｒ．１５ｂとを同一基板に設けてなるＣＭＯＳ構成
の半導体装置である。また、図２〜図６は、この半導体
装置の製造方法を説明するための工程断面図であり、以
下にこれらの図を用いて上記半導体装置の製造方法から
順に説明する。
【００１３】図２（１）に示すように、チョクラルスキ
ー（ＣＺ）法によって引き上げられたｐ型のシリコン基
板１を用意する。このシリコン基板１は、例えば直径２
００ｍｍのものである。その後、ｎＭＯＳＴｒ．を形成
する予定のｎ型領域１ａを露出させ、ｐＭＯＳＴｒ．を
形成する予定のｐ型領域１ｂを覆う状態で、シリコン基
板１上にレジストパターン（図示省略）を形成する。こ
のレジストパターンは、リソグラフィー法によって形成
し、例えば２．０μｍの膜厚を有している。次に、この
レジストパターンをマスクに用いてシリコン基板１をエ
ッチングし、ｎ型領域１ａを深さ２．３μｍ程度の段差
凹部とする。このエッチングは、例えば４フッ化メタン
（ＣＦ4 ）のようなフッ素ガスを含む高密度プラズマ中
にて行う。エッチング終了後には、上記レジストパター
ンを除去する。
ー（ＣＺ）法によって引き上げられたｐ型のシリコン基
板１を用意する。このシリコン基板１は、例えば直径２
００ｍｍのものである。その後、ｎＭＯＳＴｒ．を形成
する予定のｎ型領域１ａを露出させ、ｐＭＯＳＴｒ．を
形成する予定のｐ型領域１ｂを覆う状態で、シリコン基
板１上にレジストパターン（図示省略）を形成する。こ
のレジストパターンは、リソグラフィー法によって形成
し、例えば２．０μｍの膜厚を有している。次に、この
レジストパターンをマスクに用いてシリコン基板１をエ
ッチングし、ｎ型領域１ａを深さ２．３μｍ程度の段差
凹部とする。このエッチングは、例えば４フッ化メタン
（ＣＦ4 ）のようなフッ素ガスを含む高密度プラズマ中
にて行う。エッチング終了後には、上記レジストパター
ンを除去する。
【００１４】次に、図２（２）に示すように、シリコン
基板１上に、ゲルマニウム（Ｇｅ）濃度を厚さ方向に変
化させたシリコンゲルマニウム〔Ｓｉ（1-x)Ｇｅ(x) 〕
からなるバッファ層２を形成する。このバッファ層２
は、例えば膜厚１．６８μｍ程度で、シリコン基板１側
から上層側に向けて上記ゲルマニウムの組成比をｘ＝０
〜０．３の範囲で変化させて成膜される。ただし、ゲル
マニウムの組成比ｘの上限、すなわちバッファ層２の最
表層におけるゲルマニウムの組成比ｘは、０．３を越え
ても良く、好ましくはｘ＝０．５を越えないように設定
される。
基板１上に、ゲルマニウム（Ｇｅ）濃度を厚さ方向に変
化させたシリコンゲルマニウム〔Ｓｉ（1-x)Ｇｅ(x) 〕
からなるバッファ層２を形成する。このバッファ層２
は、例えば膜厚１．６８μｍ程度で、シリコン基板１側
から上層側に向けて上記ゲルマニウムの組成比をｘ＝０
〜０．３の範囲で変化させて成膜される。ただし、ゲル
マニウムの組成比ｘの上限、すなわちバッファ層２の最
表層におけるゲルマニウムの組成比ｘは、０．３を越え
ても良く、好ましくはｘ＝０．５を越えないように設定
される。
【００１５】上記構成のバッファ層２は、超高真空化学
的気相成長（ＵＨＶ−ＣＶＤ）法によってシリコン基板
１上に堆積させる。ここでは、例えばロードロックチャ
ンバ、石英管からなる反応室及びアンロードロックチャ
ンバから構成されたＣＶＤ装置を用い、石英ボート上に
縦置きされた２０枚のシリコン基板１に対して上記反応
室内にて成膜処理を行う。この際、基板温度を６００℃
〜９００℃の好適な温度に設定し、反応室内に水素ガス
（Ｈ2 ）またはアルゴンガス（Ａｒ）をキャリアガスと
してフローさせた状態で、シランガス（ＳｉＨ4 ）とゲ
ルマンガス（ＧｅＨ4 ）をフローさせる。また、成膜初
期においては、キャリアガスとシランガスのみをフロー
させてＳｉ結晶を０．１μｍ〜０．３μｍ程度堆積さ
せ、上記エッチング時に形成されたシリコン基板１の表
面荒れを緩和させる。次に、組成比に応じたゲルマンガ
スを流量調整しながらフローさせる。この場合、シラン
ガスとゲルマンガスとの流量の調整は、シランガスとゲ
ルマンガスを、例えば数ｓｅｃ〜数百ｍｓｅｃの間隔で
交互に導入することによって行う。これによって、流量
の調整がより容易になり、かつ結晶性も向上する。ま
た、上記時間間隔は、反応室や排気系のコンダクタンス
及びガス滞在時間によって適宜好適な値を選択すること
とし、ガス流量はコンピュータ制御された高速応答のマ
スフローコントローラにて行うこととする。また、装置
構成は、枚葉式のものを用いても良い。尚、形成された
バッファ層２は、オフラインにてＸ線回折、ラザフォー
ド後方散乱（ＲＢＳ），二次イオン質量分析（ＳＩＭ
Ｓ），透過型電子顕微鏡（ＴＥＭ），分光エリプソ，表
面反射率等の解析手段によって、所望の組成が得られて
いるか否かをチェックする。
的気相成長（ＵＨＶ−ＣＶＤ）法によってシリコン基板
１上に堆積させる。ここでは、例えばロードロックチャ
ンバ、石英管からなる反応室及びアンロードロックチャ
ンバから構成されたＣＶＤ装置を用い、石英ボート上に
縦置きされた２０枚のシリコン基板１に対して上記反応
室内にて成膜処理を行う。この際、基板温度を６００℃
〜９００℃の好適な温度に設定し、反応室内に水素ガス
（Ｈ2 ）またはアルゴンガス（Ａｒ）をキャリアガスと
してフローさせた状態で、シランガス（ＳｉＨ4 ）とゲ
ルマンガス（ＧｅＨ4 ）をフローさせる。また、成膜初
期においては、キャリアガスとシランガスのみをフロー
させてＳｉ結晶を０．１μｍ〜０．３μｍ程度堆積さ
せ、上記エッチング時に形成されたシリコン基板１の表
面荒れを緩和させる。次に、組成比に応じたゲルマンガ
スを流量調整しながらフローさせる。この場合、シラン
ガスとゲルマンガスとの流量の調整は、シランガスとゲ
ルマンガスを、例えば数ｓｅｃ〜数百ｍｓｅｃの間隔で
交互に導入することによって行う。これによって、流量
の調整がより容易になり、かつ結晶性も向上する。ま
た、上記時間間隔は、反応室や排気系のコンダクタンス
及びガス滞在時間によって適宜好適な値を選択すること
とし、ガス流量はコンピュータ制御された高速応答のマ
スフローコントローラにて行うこととする。また、装置
構成は、枚葉式のものを用いても良い。尚、形成された
バッファ層２は、オフラインにてＸ線回折、ラザフォー
ド後方散乱（ＲＢＳ），二次イオン質量分析（ＳＩＭ
Ｓ），透過型電子顕微鏡（ＴＥＭ），分光エリプソ，表
面反射率等の解析手段によって、所望の組成が得られて
いるか否かをチェックする。
【００１６】次に、図２（３）に示すように、以上のよ
うにして得られたバッファ層２上に、シリコンゲルマニ
ウム〔Ｓｉ（1-y)Ｇｅ(y) 〕からなるリラックス層３を
形成する。このリラックス層３におけるゲルマニウムの
組成比ｙは、バッファ層２の最表層におけるゲルマニウ
ムの組成比ｘと同程度に設定されることとする。これに
よって、このリラックス層３を、応力が緩和された層と
して成膜する。また、このリラックス層３の膜厚は、例
えば膜厚０．６μｍ程度にする。
うにして得られたバッファ層２上に、シリコンゲルマニ
ウム〔Ｓｉ（1-y)Ｇｅ(y) 〕からなるリラックス層３を
形成する。このリラックス層３におけるゲルマニウムの
組成比ｙは、バッファ層２の最表層におけるゲルマニウ
ムの組成比ｘと同程度に設定されることとする。これに
よって、このリラックス層３を、応力が緩和された層と
して成膜する。また、このリラックス層３の膜厚は、例
えば膜厚０．６μｍ程度にする。
【００１７】上記構成のリラックス層３の成膜は、上記
バッファ層２の成膜に引き続き上記反応室内で行われ、
バッファ層２の成膜と同様にシランガスとゲルマンガス
を、例えば数ｓｅｃ〜数百ｍｓｅｃの所定間隔で交互に
導入することによって行う。
バッファ層２の成膜に引き続き上記反応室内で行われ、
バッファ層２の成膜と同様にシランガスとゲルマンガス
を、例えば数ｓｅｃ〜数百ｍｓｅｃの所定間隔で交互に
導入することによって行う。
【００１８】次に、図２（４）に示すように、上記反応
管内に少量のキャリアガスをフローしながら基板温度を
６００℃にまで冷却する。この際、急激な温度低下によ
る熱応力の発生を避けるために、−２℃／ｍｉｎ程度の
速度で基板温度を低下させるようにする。そして、基板
温度が６００℃にまで低下した後、キャリアガスに加え
てシランガスをフローさせ、リラックス層３上にシリコ
ンをエピタキシャル成長させてなるシリコン層４を形成
する。これによって、このシリコン層４に、引っ張り応
力を発生させ、引っ張り応力に伴うストレイン効果を有
する層として成膜する。このシリコン層４は、ストレイ
ン効果を有する層としてのみ成膜されるだけではなく、
リラックス層３を外部環境から保護するものにもなる。
尚、このシリコン層４は、ｎ型領域１ａにおける表面が
ｐ型領域におけるシリコン基板１の表面よりも、５０ｎ
ｍ〜１００ｎｍ程度高くなるような膜厚に設定されるこ
ととする。
管内に少量のキャリアガスをフローしながら基板温度を
６００℃にまで冷却する。この際、急激な温度低下によ
る熱応力の発生を避けるために、−２℃／ｍｉｎ程度の
速度で基板温度を低下させるようにする。そして、基板
温度が６００℃にまで低下した後、キャリアガスに加え
てシランガスをフローさせ、リラックス層３上にシリコ
ンをエピタキシャル成長させてなるシリコン層４を形成
する。これによって、このシリコン層４に、引っ張り応
力を発生させ、引っ張り応力に伴うストレイン効果を有
する層として成膜する。このシリコン層４は、ストレイ
ン効果を有する層としてのみ成膜されるだけではなく、
リラックス層３を外部環境から保護するものにもなる。
尚、このシリコン層４は、ｎ型領域１ａにおける表面が
ｐ型領域におけるシリコン基板１の表面よりも、５０ｎ
ｍ〜１００ｎｍ程度高くなるような膜厚に設定されるこ
ととする。
【００１９】その後、図３（１）に示すように、シリコ
ン層４上に犠牲酸化膜５を形成する。この犠牲酸化膜５
は、熱酸化法またはＣＶＤ法によって形成する。この
際、先の工程で形成したシリコンゲルマニウムからなる
各層の結晶状態の変質を抑えるために、成膜温度を８５
０℃以下に抑えて成膜を行うこととする。ただし、急速
熱酸化（ＲＴＡ）やレーザアニールによって、この犠牲
酸化膜５を形成する場合には、限定された領域の加熱温
度がゲルマニウムの融点である９３７℃以下に抑えられ
る条件にて成膜を行えば良い。
ン層４上に犠牲酸化膜５を形成する。この犠牲酸化膜５
は、熱酸化法またはＣＶＤ法によって形成する。この
際、先の工程で形成したシリコンゲルマニウムからなる
各層の結晶状態の変質を抑えるために、成膜温度を８５
０℃以下に抑えて成膜を行うこととする。ただし、急速
熱酸化（ＲＴＡ）やレーザアニールによって、この犠牲
酸化膜５を形成する場合には、限定された領域の加熱温
度がゲルマニウムの融点である９３７℃以下に抑えられ
る条件にて成膜を行えば良い。
【００２０】次に、図３（２）に示すように、ｐ型領域
１ｂにおける犠牲酸化膜５，シリコン層４、リラックス
層３及びバッファ層２をエッチング除去し、ｐ型領域１
ｂにシリコン基板１を露出させる。この際、ｎ型領域１
ａを覆い、ｐ型領域１ｂを露出させる状態で、シリコン
基板１上に形成した膜厚２．３μｍ程度のレジストパタ
ーン（図示省略）をマスクに用いたエッチングを行う。
このエッチングは、例えば４フッ化メタン（ＣＦ4 ）の
ようなフッ素ガスを含む高密度プラズマ中にて行う。エ
ッチング終了後には、上記レジストパターンを除去す
る。
１ｂにおける犠牲酸化膜５，シリコン層４、リラックス
層３及びバッファ層２をエッチング除去し、ｐ型領域１
ｂにシリコン基板１を露出させる。この際、ｎ型領域１
ａを覆い、ｐ型領域１ｂを露出させる状態で、シリコン
基板１上に形成した膜厚２．３μｍ程度のレジストパタ
ーン（図示省略）をマスクに用いたエッチングを行う。
このエッチングは、例えば４フッ化メタン（ＣＦ4 ）の
ようなフッ素ガスを含む高密度プラズマ中にて行う。エ
ッチング終了後には、上記レジストパターンを除去す
る。
【００２１】次いで、化学的機械研磨（ＣＭＰ）を行う
ことによって、上記エッチングによるシリコン基板１の
表面層のダメージを除去する。このＣＭＰ工程において
は、犠牲酸化膜５がｎ型領域１ａのマスクになり、ｐ型
領域１ｂにおけるシリコン基板１の表面層のみが研磨さ
れる。
ことによって、上記エッチングによるシリコン基板１の
表面層のダメージを除去する。このＣＭＰ工程において
は、犠牲酸化膜５がｎ型領域１ａのマスクになり、ｐ型
領域１ｂにおけるシリコン基板１の表面層のみが研磨さ
れる。
【００２２】その後、図３（３）に示すように、例えば
希フッ酸を用いたウェットエッチングによって、犠牲酸
化膜５を除去する。この犠牲酸化膜５を除去した後に
は、ｎ型領域１ａのシリコン層４表面は、ｐ型領域１ｂ
のシリコン基板１表面よりも５０ｎｍ〜１００ｎｍ程度
高くなる。
希フッ酸を用いたウェットエッチングによって、犠牲酸
化膜５を除去する。この犠牲酸化膜５を除去した後に
は、ｎ型領域１ａのシリコン層４表面は、ｐ型領域１ｂ
のシリコン基板１表面よりも５０ｎｍ〜１００ｎｍ程度
高くなる。
【００２３】次に、図４（１）に示すように、シリコン
基板１及びシリコン層４上に、シリコンゲルマニウム
〔Ｓｉ（1-z)Ｇｅ(z) 〕層６を形成する。このシリコン
ゲルマニウムにおけるゲルマニウムの組成比ｚは、ｚ＝
０．１〜０．８の間の所定値に設定され、好ましくはｚ
＝０．２付近に設定されることとする。また膜厚は、１
００ｎｍ程度で形成されることとする。このような構成
のシリコンゲルマニウム層６の成膜は、バッファ層２の
成膜と同様にシランガスとゲルマンガスを、例えば数ｓ
ｅｃ〜数百ｍｓｅｃの所定間隔で交互に導入することに
よって行う。以上のようにして、シリコン基板１上に設
けられたことによって、圧縮応力に伴うストレイン効果
を有するシリコンゲルマニウム層６を形成する。
基板１及びシリコン層４上に、シリコンゲルマニウム
〔Ｓｉ（1-z)Ｇｅ(z) 〕層６を形成する。このシリコン
ゲルマニウムにおけるゲルマニウムの組成比ｚは、ｚ＝
０．１〜０．８の間の所定値に設定され、好ましくはｚ
＝０．２付近に設定されることとする。また膜厚は、１
００ｎｍ程度で形成されることとする。このような構成
のシリコンゲルマニウム層６の成膜は、バッファ層２の
成膜と同様にシランガスとゲルマンガスを、例えば数ｓ
ｅｃ〜数百ｍｓｅｃの所定間隔で交互に導入することに
よって行う。以上のようにして、シリコン基板１上に設
けられたことによって、圧縮応力に伴うストレイン効果
を有するシリコンゲルマニウム層６を形成する。
【００２４】その後、図４（２）に示すように、ＣＭＰ
法によって、シリコンゲルマニウム層６の表面を平坦化
し、ｐ型領域１ｂにシリコンゲルマニウム層６を残した
状態でｎ型領域１ａにシリコン層４を露出させる。この
平坦化処理によって、ｎ型領域１ａのシリコン層４は膜
厚２０ｎｍ程度になり、ｐ型領域１ｂにシリコンゲルマ
ニウム層６は膜厚１０ｎｍ程度になる。
法によって、シリコンゲルマニウム層６の表面を平坦化
し、ｐ型領域１ｂにシリコンゲルマニウム層６を残した
状態でｎ型領域１ａにシリコン層４を露出させる。この
平坦化処理によって、ｎ型領域１ａのシリコン層４は膜
厚２０ｎｍ程度になり、ｐ型領域１ｂにシリコンゲルマ
ニウム層６は膜厚１０ｎｍ程度になる。
【００２５】次に、図４（３）に示すように、シリコン
層４及びシリコンゲルマニウム層６上に、シリコンエピ
タキシャル層７を１００ｎｍ程度の膜厚で形成する。こ
れによって、ｎ型領域１ａにおいては、このシリコンエ
ピタキシャル層７とシリコン層４とからなるシリコン層
７ａが形成される。また、ｐ型領域１ｂにおいては、こ
のシリコンエピタキシャル層７が、以降の工程でゲート
絶縁膜を形成する際にその膜質を向上させるためのキャ
ップ層７ｂになる。
層４及びシリコンゲルマニウム層６上に、シリコンエピ
タキシャル層７を１００ｎｍ程度の膜厚で形成する。こ
れによって、ｎ型領域１ａにおいては、このシリコンエ
ピタキシャル層７とシリコン層４とからなるシリコン層
７ａが形成される。また、ｐ型領域１ｂにおいては、こ
のシリコンエピタキシャル層７が、以降の工程でゲート
絶縁膜を形成する際にその膜質を向上させるためのキャ
ップ層７ｂになる。
【００２６】次に、図４（４）に示すように、シリコン
エピタキシャル層７上に、犠牲酸化膜８を形成する。こ
の犠牲酸化膜８は、上記図３（１）を用いて説明した犠
牲酸化膜５と同様に形成する。
エピタキシャル層７上に、犠牲酸化膜８を形成する。こ
の犠牲酸化膜８は、上記図３（１）を用いて説明した犠
牲酸化膜５と同様に形成する。
【００２７】その後、図５（１）に示すように、シリコ
ン基板１表面側の素子分離領域に、トレンチ９を形成す
る。この際、ｎ型領域１ａとｐ型領域１ｂとにおける素
子形成領域を覆い、素子分離領域を露出させる状態で、
シリコン基板１の上方にレジストパターン（図示省略）
を形成する。このレジストパターンは、ＫｒＦエキシマ
レーザ光を露光光に用いたリソグラフィー法によって形
成する。次に、このレジストパターンをマスクに用いた
エッチングによって、素子分離領域に深さ２．８μｍ程
度のトレンチ９を形成する。トレンチ９形成後には、上
記レジストパターンを除去する。尚、ｎ型領域１ａとｐ
型領域１ｂとが隣り合う位置に設けられる素子分離領域
は、リーク電流の発生を防止するために、シリコン基板
１の段差部分を含んだ広めの幅に設定されることとす
る。
ン基板１表面側の素子分離領域に、トレンチ９を形成す
る。この際、ｎ型領域１ａとｐ型領域１ｂとにおける素
子形成領域を覆い、素子分離領域を露出させる状態で、
シリコン基板１の上方にレジストパターン（図示省略）
を形成する。このレジストパターンは、ＫｒＦエキシマ
レーザ光を露光光に用いたリソグラフィー法によって形
成する。次に、このレジストパターンをマスクに用いた
エッチングによって、素子分離領域に深さ２．８μｍ程
度のトレンチ９を形成する。トレンチ９形成後には、上
記レジストパターンを除去する。尚、ｎ型領域１ａとｐ
型領域１ｂとが隣り合う位置に設けられる素子分離領域
は、リーク電流の発生を防止するために、シリコン基板
１の段差部分を含んだ広めの幅に設定されることとす
る。
【００２８】次に、図５（２）に示すように、高密度プ
ラズマＣＶＤ法によって、トレンチ９内を埋め込む状態
でシリコン基板１の上方に酸化シリコン膜１０を成膜す
る。その後、図５（３）に示すように、酸化シリコン膜
１０及び犠牲酸化膜に対してＣＭＰ処理を施し、トレン
チ９内にのみ酸化シリコン膜１０を残し、ｎ型領域１ａ
にシリコン層７ａを露出させ、ｐ型領域１ｂにキャップ
層７ｂを露出させる。これによって、トレンチ９内に酸
化シリコン膜１０を埋め込んでなる浅いトレンチ素子分
離（ＳＴＩ；Shallow Trench Isolation）１０ａを形成
する。
ラズマＣＶＤ法によって、トレンチ９内を埋め込む状態
でシリコン基板１の上方に酸化シリコン膜１０を成膜す
る。その後、図５（３）に示すように、酸化シリコン膜
１０及び犠牲酸化膜に対してＣＭＰ処理を施し、トレン
チ９内にのみ酸化シリコン膜１０を残し、ｎ型領域１ａ
にシリコン層７ａを露出させ、ｐ型領域１ｂにキャップ
層７ｂを露出させる。これによって、トレンチ９内に酸
化シリコン膜１０を埋め込んでなる浅いトレンチ素子分
離（ＳＴＩ；Shallow Trench Isolation）１０ａを形成
する。
【００２９】次いで、図６（１）に示すように、熱酸化
法によって、シリコン層７ａ及びキャップ層７ｂの表面
層に膜厚５ｎｍ程度の酸化シリコンからなるゲート酸化
膜（すなわち請求項に示すゲート絶縁膜に対応する膜で
ある）１１を成長させる。このゲート酸化膜１１の成膜
温度は、犠牲酸化膜５と同様に設定する。
法によって、シリコン層７ａ及びキャップ層７ｂの表面
層に膜厚５ｎｍ程度の酸化シリコンからなるゲート酸化
膜（すなわち請求項に示すゲート絶縁膜に対応する膜で
ある）１１を成長させる。このゲート酸化膜１１の成膜
温度は、犠牲酸化膜５と同様に設定する。
【００３０】次に、図６（２）に示すように、スパッタ
法等によって、ゲート酸化膜１１上にポリシリコン膜１
２を成膜する。このポリシリコン膜１２は、２５０ｎｍ
程度の膜厚で成膜する。
法等によって、ゲート酸化膜１１上にポリシリコン膜１
２を成膜する。このポリシリコン膜１２は、２５０ｎｍ
程度の膜厚で成膜する。
【００３１】次いで、図６（３）に示すように、リソグ
ラフィー技術によって形成したレジストパターン（図示
省略）をマスクに用いてポリシリコン膜１２及びゲート
酸化膜１１をエッチングする。これによって、ｎ型領域
１ａのシリコン層７ａ上及びｐ型領域１ｂのキャップ層
７ｂ上にゲート酸化膜１１を介してポリシリコン膜１２
からなるゲート電極１２ａを形成する。
ラフィー技術によって形成したレジストパターン（図示
省略）をマスクに用いてポリシリコン膜１２及びゲート
酸化膜１１をエッチングする。これによって、ｎ型領域
１ａのシリコン層７ａ上及びｐ型領域１ｂのキャップ層
７ｂ上にゲート酸化膜１１を介してポリシリコン膜１２
からなるゲート電極１２ａを形成する。
【００３２】しかる後、ゲート電極１２ａをマスクに用
いたイオン注入によって、ｎ型領域１ａのシリコン層７
ａにソース・ドレイン１３ａを形成するための不純物を
導入し、またｐ型領域１ｂのシリコンゲルマニウム層６
にソース・ドレイン１３ｂを形成するための不純物を導
入する。ここでは、ｎ型領域１ａを覆うレジストパター
ン及びｐ型領域１ｂを覆うレジストパターンをそれぞれ
マスクに用たイオン注入を行うことによって、ｎ型領域
１ａにはｎ型不純物を導入し、ｐ型領域１ｂにはｐ型不
純物を導入する。その後、上記レジストパターンを除去
する。
いたイオン注入によって、ｎ型領域１ａのシリコン層７
ａにソース・ドレイン１３ａを形成するための不純物を
導入し、またｐ型領域１ｂのシリコンゲルマニウム層６
にソース・ドレイン１３ｂを形成するための不純物を導
入する。ここでは、ｎ型領域１ａを覆うレジストパター
ン及びｐ型領域１ｂを覆うレジストパターンをそれぞれ
マスクに用たイオン注入を行うことによって、ｎ型領域
１ａにはｎ型不純物を導入し、ｐ型領域１ｂにはｐ型不
純物を導入する。その後、上記レジストパターンを除去
する。
【００３３】次に、図１に示すように、ゲート電極１２
ａ及びゲート酸化膜１１の側壁に絶縁膜からなるサイド
ウォール１４を形成する。
ａ及びゲート酸化膜１１の側壁に絶縁膜からなるサイド
ウォール１４を形成する。
【００３４】以上によって、同一のシリコン基板１にお
けるｎ型領域１ａにｎＭＯＳＴｒ．１５ａが設けられ、
ｐ型領域１ｂにｐＭＯＳＴｒ．１５ｂが設けられた半導
体装置が得られる。このようにして形成された半導体装
置のｎＭＯＳＴｒ．１５ａは、シリコン基板１上に、シ
リコンゲルマニウムからなるバッファ層２及びシリコン
ゲルマニウムからなるリラックス層３を介して形成され
たシリコン層７ａにソース・ドレイン１３ａが形成され
たものになる。また、上記ｐＭＯＳＴｒ．１５ｂは、シ
リコン基板１上のシリコンゲルマニウム層６にソース・
ドレイン１３ｂが形成されたものになる。
けるｎ型領域１ａにｎＭＯＳＴｒ．１５ａが設けられ、
ｐ型領域１ｂにｐＭＯＳＴｒ．１５ｂが設けられた半導
体装置が得られる。このようにして形成された半導体装
置のｎＭＯＳＴｒ．１５ａは、シリコン基板１上に、シ
リコンゲルマニウムからなるバッファ層２及びシリコン
ゲルマニウムからなるリラックス層３を介して形成され
たシリコン層７ａにソース・ドレイン１３ａが形成され
たものになる。また、上記ｐＭＯＳＴｒ．１５ｂは、シ
リコン基板１上のシリコンゲルマニウム層６にソース・
ドレイン１３ｂが形成されたものになる。
【００３５】上記ｎＭＯＳＴｒ．１５ａにおいては、バ
ッファ層２上に形成されたことで応力が緩和されたシリ
コンゲルマニウムからなるリラックス層３上にシリコン
層７ａを設けたことで、このシリコン層７ａでは引っ張
り応力に伴うストレイン効果によって電子の移動度が増
大し、このシリコン層７ａにソース・ドレイン１３ａが
形成された上記ｎＭＯＳＴｒ．１５ａにおいて動作速度
の向上が図られる。一方、ｐＭＯＳＴｒ．１５ｂにおい
ては、シリコン基板１上にシリコンゲルマニウム層６を
設けたことで、このシリコンゲルマニウム層６は圧縮応
力に伴うストレイン効果によって正孔の移動度が増大
し、このシリコンゲルマニウム層６にソース・ドレイン
１３ｂが形成された上記ｐＭＯＳＴｒ．１５ｂにおいて
動作速度の向上が図られる。
ッファ層２上に形成されたことで応力が緩和されたシリ
コンゲルマニウムからなるリラックス層３上にシリコン
層７ａを設けたことで、このシリコン層７ａでは引っ張
り応力に伴うストレイン効果によって電子の移動度が増
大し、このシリコン層７ａにソース・ドレイン１３ａが
形成された上記ｎＭＯＳＴｒ．１５ａにおいて動作速度
の向上が図られる。一方、ｐＭＯＳＴｒ．１５ｂにおい
ては、シリコン基板１上にシリコンゲルマニウム層６を
設けたことで、このシリコンゲルマニウム層６は圧縮応
力に伴うストレイン効果によって正孔の移動度が増大
し、このシリコンゲルマニウム層６にソース・ドレイン
１３ｂが形成された上記ｐＭＯＳＴｒ．１５ｂにおいて
動作速度の向上が図られる。
【００３６】しかも、この半導体装置においては、同一
の基板上にｎＭＯＳＴｒ．１５ａとｐＭＯＳＴｒ．１５
ｂとが設けられたＣＭＯＳ構成になっていることから、
低消費電力を達成できる。また、上述のように、ｎＭＯ
ＳＴｒ．１５ａ、ｐＭＯＳＴｒ．１５ｂ共に動作速度の
向上が図られたものであることから、シリコン基板のみ
で基板が構成された従来のＣＭＯＳと比較して、論理回
路の動作速度を数倍〜数十倍程度高速化することができ
る。
の基板上にｎＭＯＳＴｒ．１５ａとｐＭＯＳＴｒ．１５
ｂとが設けられたＣＭＯＳ構成になっていることから、
低消費電力を達成できる。また、上述のように、ｎＭＯ
ＳＴｒ．１５ａ、ｐＭＯＳＴｒ．１５ｂ共に動作速度の
向上が図られたものであることから、シリコン基板のみ
で基板が構成された従来のＣＭＯＳと比較して、論理回
路の動作速度を数倍〜数十倍程度高速化することができ
る。
【００３７】また、結晶欠陥の生じやすい部分、すなわ
ちｎ型領域１ａとｐ型領域１ｂとの境目は、図４
（１）、図４（２）を用いて説明したトレンチ素子分離
１０ａの形成工程で除去されるため、所望のトランジス
タ性能を得ることがでる。さらに、シリコン基板のみで
基板が構成された従来のＣＭＯＳと平面構造が同等であ
るため、回路寸法が同等で設計に対する負荷は全くな
い。しかも、上記各工程は、全て従来のシリコン基板の
みからなる半導体装置に汎用的に用いられている技術を
適用したことで、生産性を低下させることもない。
ちｎ型領域１ａとｐ型領域１ｂとの境目は、図４
（１）、図４（２）を用いて説明したトレンチ素子分離
１０ａの形成工程で除去されるため、所望のトランジス
タ性能を得ることがでる。さらに、シリコン基板のみで
基板が構成された従来のＣＭＯＳと平面構造が同等であ
るため、回路寸法が同等で設計に対する負荷は全くな
い。しかも、上記各工程は、全て従来のシリコン基板の
みからなる半導体装置に汎用的に用いられている技術を
適用したことで、生産性を低下させることもない。
【００３８】
【発明の効果】以上説明したように本発明の半導体装置
によれば、引っ張り応力によるストレイン効果によって
電子の移動度を増大させたｎチャンネル型電界効果トラ
ンジスタと、圧縮応力によるストレイン効果によって正
孔の移動度を増大させたｐチャンネル型電界効果トラン
ジスタとを同一基板上に設けたことで、相補型電界効果
トランジスタを構成して消費電力の低下を図ることが可
能になり、かつ相補型に構成された電界効果トランジス
タの動作速度の向上を図ることが可能になる。
によれば、引っ張り応力によるストレイン効果によって
電子の移動度を増大させたｎチャンネル型電界効果トラ
ンジスタと、圧縮応力によるストレイン効果によって正
孔の移動度を増大させたｐチャンネル型電界効果トラン
ジスタとを同一基板上に設けたことで、相補型電界効果
トランジスタを構成して消費電力の低下を図ることが可
能になり、かつ相補型に構成された電界効果トランジス
タの動作速度の向上を図ることが可能になる。
【００３９】また、本発明の半導体装置の製造方法によ
れば、引っ張り応力に伴うストレイン効果によって電子
の移動度を増大させたｎチャンネル型電界効果トランジ
スタと、圧縮応力に伴うストレイン効果によって正孔の
移動度を増大させたｐチャンネル型電界効果トランジス
タとを同一のシリコン基板上に形成することが可能にな
る。またこれと共に、シリコン基板のｎ型領域に形成さ
れた段差凹部にバッファ層、リラックス層及びシリコン
層を形成し、ｐ型領域にシリコンゲルマニウム層を形成
して平坦化することで、上記ｎチャンネル型電界効果ト
ランジスタ及びｐチャンネル型電界効果トランジスタの
ゲート電極を平坦な基板上に形成することができる。し
たがって、シリコン基板のみで基板が構成される半導体
装置と同等の平面構造で回路設計に対する負荷を増加さ
せることなく上記半導体装置を得ることが可能になる。
れば、引っ張り応力に伴うストレイン効果によって電子
の移動度を増大させたｎチャンネル型電界効果トランジ
スタと、圧縮応力に伴うストレイン効果によって正孔の
移動度を増大させたｐチャンネル型電界効果トランジス
タとを同一のシリコン基板上に形成することが可能にな
る。またこれと共に、シリコン基板のｎ型領域に形成さ
れた段差凹部にバッファ層、リラックス層及びシリコン
層を形成し、ｐ型領域にシリコンゲルマニウム層を形成
して平坦化することで、上記ｎチャンネル型電界効果ト
ランジスタ及びｐチャンネル型電界効果トランジスタの
ゲート電極を平坦な基板上に形成することができる。し
たがって、シリコン基板のみで基板が構成される半導体
装置と同等の平面構造で回路設計に対する負荷を増加さ
せることなく上記半導体装置を得ることが可能になる。
【図１】本発明の半導体装置の一例を示す断面図であ
る。
る。
【図２】本発明の半導体装置の製造方法の一例を示す断
面工程図（その１）である。
面工程図（その１）である。
【図３】本発明の半導体装置の製造方法の一例を示す断
面工程図（その２）である。
面工程図（その２）である。
【図４】本発明の半導体装置の製造方法の一例を示す断
面工程図（その３）である。
面工程図（その３）である。
【図５】本発明の半導体装置の製造方法の一例を示す断
面工程図（その４）である。
面工程図（その４）である。
【図６】本発明の半導体装置の製造方法の一例を示す断
面工程図（その５）である。
面工程図（その５）である。
１…シリコン基板、１ａ…ｎ型領域、１ｂ…ｐ型領域、
２…バッファ層、３…リラックス層、４…シリコン層、
６…シリコンゲルマニウム層、７ａ…シリコン層、７ｂ
…キャップ層、１１…ゲート酸化膜（ゲート絶縁膜）、
１２ａ…ゲート電極、１３ａ…ソース・ドレイン（ｎ
型）、１３ｂ…ソース・ドレイン（ｐ型）、１５ａ…ｎ
ＭＯＳＴｒ．（ｎチャンネル型電界効果トランジス
タ）、１５ｂ…ｐＭＯＳＴｒ．（ｐチャンネル型電界効
果トランジスタ）
２…バッファ層、３…リラックス層、４…シリコン層、
６…シリコンゲルマニウム層、７ａ…シリコン層、７ｂ
…キャップ層、１１…ゲート酸化膜（ゲート絶縁膜）、
１２ａ…ゲート電極、１３ａ…ソース・ドレイン（ｎ
型）、１３ｂ…ソース・ドレイン（ｐ型）、１５ａ…ｎ
ＭＯＳＴｒ．（ｎチャンネル型電界効果トランジス
タ）、１５ｂ…ｐＭＯＳＴｒ．（ｐチャンネル型電界効
果トランジスタ）
Claims (3)
- 【請求項１】 ｎチャンネル型電界効果トランジスタと
ｐチャンネル型電界効果トランジスタとを同一基板に設
けてなる半導体装置において、 前記ｎチャンネル型電界効果トランジスタが設けられた
前記基板の表面領域は、 シリコン基板と、 前記シリコン基板上に形成されたもので上層に向かって
ゲルマニウム濃度が徐々に高められたシリコンゲルマニ
ウムからなるバッファ層と、 前記バッファ層上に形成されたもので当該バッファ層の
表面層と同程度のゲルマニウム濃度を有するシリコンゲ
ルマニウムからなるリラックス層と、 前記リラックス層上に形成されたシリコン層とからな
り、 前記ｐチャンネル型電界効果トランジスタが設けられた
前記基板の表面領域は、 前記シリコン基板と、 前記シリコン基板上に形成されたシリコンゲルマニウム
層と、 前記シリコンゲルマニウム層上に形成されたシリコンか
らなるキャップ層とからなることを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 前記ｎチャンネル型電界効果トランジスタのソース・ド
レインは、前記シリコン層に形成され、 前記ｐチャンネル型電界効果トランジスタのソース・ド
レインは、前記シリコンゲルマニウム層に形成されたこ
とを特徴とする半導体装置。 - 【請求項３】 ｎチャンネル型電界効果トランジスタと
ｐチャンネル型電界効果トランジスタとを同一基板に設
けてなる半導体装置の製造方法であって、 シリコン基板においてｎチャンネル型電界効果トランジ
スタが形成されるｎ型領域の表面層をエッチングして段
差凹部とする工程と、 前記シリコン基板上に上層に向かってゲルマニウム濃度
が徐々に高められたシリコンゲルマニウムからなるバッ
ファ層を形成する工程と、 前記バッファ層上に当該バッファ層の表面層と同程度の
ゲルマニウム濃度を有するシリコンゲルマニウムからな
るリラックス層を形成する工程と、 前記リラックス層上にシリコン層を形成する工程と、 レジストパターンをマスクにしたエッチングによって、
シリコン基板においてｐチャンネル型電界効果トランジ
スタが形成されるｐ型領域における前記シリコン層、前
記リラックス層及び前記バッファ層を除去する工程と、 前記シリコン基板上及び前記シリコン層上に、シリコン
ゲルマニウム層を形成する工程と、 前記ｎ型領域に前記シリコン層を露出させかつ前記ｐ型
領域に前記シリコンゲルマニウム層を残す状態に、当該
シリコンゲルマニウム層の表面に対して平坦化処理を行
う工程と、 前記シリコン層及び前記シリコンゲルマニウム層上にシ
リコンエピタキシャル層を形成し、前記ｎ型領域に前記
シリコン層と当該シリコンエピタキシャル層とからなる
シリコン層を形成すると共に、前記ｐ型領域に当該シリ
コンエピタキシャル層からなるキャップ層を形成する工
程と前記ｎ型領域の前記シリコン層上及び前記ｐ型領域
の前記キャップ層上にゲート絶縁膜を介してゲート電極
を形成した後、当該シリコン層にｎ型のソース・ドレイ
ンを形成し、前記シリコンゲルマニウム層にｐ型のソー
ス・ドレインを形成する工程とを行うことを特徴とする
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14553398A JP4258034B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置及び半導体装置の製造方法 |
| US09/733,474 US6750486B2 (en) | 1998-05-27 | 2000-12-08 | Semiconductor and fabrication method thereof |
| US10/818,820 US6841430B2 (en) | 1998-05-27 | 2004-04-06 | Semiconductor and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14553398A JP4258034B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340337A true JPH11340337A (ja) | 1999-12-10 |
| JP4258034B2 JP4258034B2 (ja) | 2009-04-30 |
Family
ID=15387411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14553398A Expired - Fee Related JP4258034B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6750486B2 (ja) |
| JP (1) | JP4258034B2 (ja) |
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| JP2006513567A (ja) * | 2003-01-08 | 2006-04-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造体およびその製造方法（歪みシリコンを用いた高性能の埋め込みｄｒａｍ技術） |
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| JP2005197405A (ja) * | 2004-01-06 | 2005-07-21 | Toshiba Corp | 半導体装置とその製造方法 |
| US7737466B1 (en) | 2004-01-06 | 2010-06-15 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP4691989B2 (ja) * | 2004-01-27 | 2011-06-01 | 富士電機システムズ株式会社 | 炭化けい素半導体素子の製造方法 |
| JP2005244180A (ja) * | 2004-01-27 | 2005-09-08 | Fuji Electric Holdings Co Ltd | 炭化けい素半導体素子の製造方法 |
| US7229892B2 (en) | 2004-02-27 | 2007-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2007227421A (ja) * | 2006-02-21 | 2007-09-06 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100782497B1 (ko) | 2006-11-20 | 2007-12-05 | 삼성전자주식회사 | 얇은 응력이완 버퍼패턴을 갖는 반도체소자의 제조방법 및관련된 소자 |
| US8004084B2 (en) | 2007-12-21 | 2011-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2009302979A (ja) * | 2008-06-13 | 2009-12-24 | Toshiba Corp | 乱数生成装置 |
| JP2011243993A (ja) * | 2011-07-04 | 2011-12-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012253381A (ja) * | 2012-08-22 | 2012-12-20 | Renesas Electronics Corp | 半導体装置 |
| JP2014187375A (ja) * | 2014-05-13 | 2014-10-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040188723A1 (en) | 2004-09-30 |
| US6750486B2 (en) | 2004-06-15 |
| US20010003364A1 (en) | 2001-06-14 |
| JP4258034B2 (ja) | 2009-04-30 |
| US6841430B2 (en) | 2005-01-11 |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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