FR2974236A1 - Procede de fabrication d'un transistor mos sur sige - Google Patents

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Abstract

L'invention concerne un procédé de fabrication d'un transistor MOS sur silicium-germanium comprenant les étapes consistant à former par épitaxie sur le silicium-germanium (21) une mince couche de silicium (24) ; et procéder à une oxydation thermique propre à oxyder toute la mince couche de silicium et seulement cette mince couche de silicium.

Description

B10879 - 10-GR1C-186 - FR820100105 1 PROCÉDÉ DE FABRICATION D'UN TRANSISTOR MOS SUR SIGE
Domaine de l'invention La présente invention concerne la fabrication de transistors MOS sur silicium-germanium (SiGe) et plus particulièrement la fabrication de transistors MOS complémentaires, l'un des transistors (généralement le transistor à canal P) étant formé sur du SiGe et l'autre (généralement le transistor à canal N) étant formé sur du silicium. Exposé de l'art antérieur Pour la fabrication de circuits intégrés, on cherche souvent à fabriquer des transistors MOS de divers types, notamment des transistors MOS à tension de seuil basse et des transistors à tension de seuil plus élevée. Les transistors MOS à tension de seuil basse, ou transistors rapides, sont générale-ment destinés à former des circuits logiques à commutation rapide. Les transistors à tension de seuil plus élevée, ou transistors haute tension, sont destinés à former des transistors MOS de plus forte puissance, par exemple pour des étages de sortie, susceptibles de supporter des tensions de grille plus élevées. En outre, on cherche pour la fabrication d'un circuit intégré à réduire autant que possible le nombre d'étapes de fabrication et à utiliser autant que possible de mêmes étapes pour former divers types de transistors.
B10879 - 10-GR1C-186 - FR820100105 2 A titre d'exemple de technologie de fabrication, on utilise pour les transistors rapides des isolants de grille formés à partir d'un matériau à forte permittivité diélectrique, cette permittivité diélectrique étant généralement désignée par la lettre E dans la littérature francophone et par la lettre k dans la littérature anglosaxonne. Pour fabriquer les transistors haute tension, on considère ici une technologie dans laquelle on ajoute sous la couche de matériau à forte permittivité une couche isolante supplémentaire, couramment une couche d'oxyde de silicium. Par ailleurs, dans des circuits intégrés à base de silicium, dans une paire CMOS, les caractéristiques de rapidité du transistor à canal N sont toujours meilleures que celles du transistor à canal P. L'une des solutions pour résoudre ce problème consiste à réaliser les transistors à canal N sur substrat de silicium et les transistors à canal P sur substrat de silicium-germanium (SiGe). L'utilisation de silicium-germanium dans le canal d'un transistor MOS à canal P permet aussi d'ajuster la tension de seuil de ce transistor.
Il se pose alors un problème pour former simultanément des couches d'oxyde de même épaisseur sur du silicium et sur du silicium-germanium. Ceci va être illustré en relation avec les figures 1A, 1B, 1C qui représentent des étapes successives de fabrication d'une paire CMOS.
La figure 1A est une vue en coupe d'une portion d'un substrat de silicium 1 dans lequel des zones actives sont délimitées par des murs isolants 3. Le substrat 1 est un substrat de silicium massif dont seule la partie supérieure est représentée en figure 1A.
On a représenté à droite de la figure 1A une zone active 5 dans laquelle on veut former un transistor à canal N directement sur le silicium et dans la partie gauche de la figure une zone active 7 dans laquelle une couche de silicium-germanium 9 a été formée à la surface du substrat de silicium.
De nombreux procédés sont connus pour l'élaboration de la couche B10879 - 10-GR1C-186 - FR820100105 3 de silicium-germanium dans des zones actives choisies d'un substrat. Comme l'illustre la figure 1B, on cherche ensuite à former une couche d'oxyde de silicium 11 au-dessus du silicium de la zone active 5 et une couche d'oxyde de silicium de même épaisseur 13 au-dessus de la couche de SiGe 9 de la zone active 7. Il est connu que ceci ne peut pas être effectué par oxydation thermique car, quand le silicium-germanium est oxydé, des composés de silicium, de germanium et d'oxygène conduisent à une ségrégation du germanium, ce qui dégrade les caractéristiques du dispositif. Ainsi, on procède à un dépôt d'une couche d'oxyde de silicium désignée par la référence 11 au-dessus du silicium et 15 par la référence 13 au-dessus du SiGe. Ensuite, comme l'illustre la figure 1C, on procède à des étapes ultérieures de fabrication. Par exemple, on dépose sur l'ensemble de la structure (et sur les autres transistors de la structure qui n'ont pas reçu d'oxyde de grille) une couche 20 d'un matériau à forte permittivité puis une couche d'un conducteur, par exemple un métal, de grille, ces deux couches étant désignées collectivement par la référence 15 en figure 1C. Le dépôt d'oxyde de silicium 11-13 est de façon classique effectué par dépôt chimique en phase vapeur à basse 25 pression (LPCVD) ou à recuit rapide (RTCVD). Contrairement à ce à quoi on pourrait s'attendre, il s'avère en pratique que, en fin de processus, les deux parties de couches de SiO2, 11 et 13, bien que résultant d'un dépôt, n'ont pas la même épaisseur ni les mêmes caractéristiques. Il en 30 résulte que les transistors adjacents NMOS et PMOS n'auront pas la même épaisseur d'isolant de grille ni de mêmes caractéristiques de tension de seuil, contrairement à ce que l'on veut obtenir.
B10879 - 10-GR1C-186 - FR820100105 4 Ainsi, il existe un besoin pour un procédé apte à réaliser des épaisseurs d'isolant de grille sensiblement égales sur du SiGe et sur du Si. Résumé Un mode de réalisation de la présente invention vise à réaliser sur une couche de SiGe une couche d'oxyde d'épaisseur déterminée, même après des phases ultérieures de fabrication. Des modes de réalisation de la présente invention visent à réaliser simultanément une couche d'oxyde de silicium sur une couche de SiGe et sur du silicium, les oxydes obtenus ayant sensiblement les mêmes épaisseurs et les mêmes caractéristiques même après des phases ultérieures de fabrication. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un transistor MOS sur silicium-germanium comprenant les étapes suivantes : former par épitaxie sur le silicium-germanium une mince couche de silicium ; et procéder à une oxydation thermique propre à oxyder toute la couche mince de silicium et seulement cette couche de silicium. Selon un mode de réalisation de la présente invention, le silicium-germanium est une couche mince formée sur un substrat de silicium. Selon un mode de réalisation de la présente invention, on forme des transistors CMOS, à savoir des transistors MOS sur silicium-germanium dans des premières zones actives et des transistors MOS sur silicium dans des deuxièmes zones actives, dans lequel : dans les premières zones actives, on a formé succes-30 sivement une couche de silicium-germanium puis une mince couche de silicium ; et l'étape d'oxydation thermique est réalisée simultané-ment sur les premières zones actives et sur les deuxièmes zones actives.
B10879 - 10-GR1C-186 - FR820100105 5 Selon un mode de réalisation de la présente invention, la couche de silicium-germanium et la mince couche de silicium sont formées de sorte que, après leur formation, la surface supérieure de la couche mince de silicium arrive sensiblement au même niveau que la surface supérieure du silicium dans les deuxièmes zones actives. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape de formation d'une couche d'isolant à forte constante diélectrique et d'une couche de conducteur de grille. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape de dépôt d'un matériau isolant à forte permittivité diélectrique. Selon un mode de réalisation de la présente invention, le procédé comprend en outre des étapes de délimitation de zones de grille au-dessus de chacune des premières et deuxièmes zones actives. Selon un mode de réalisation de la présente invention, la couche de silicium-germanium a une épaisseur de 4 à 20 nm.
Selon un mode de réalisation de la présente invention, la mince couche de silicium a une épaisseur choisie pour, après oxydation, fournir une épaisseur d'oxyde de silicium de 3 à 10 nm d'épaisseur. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A, 1B, 1C, décrites précédemment, illus- trent des étapes de fabrication d'une paire de transistors CMOS dont l'un des transistors est élaboré à partir d'un substrat de silicium et l'autre à partir d'un substrat de SiGe ; les figures 2A à 2D sont des vues en coupe illustrant des étapes successives de fabrication d'une paire de transistors 35 CMOS ; et B10879 - 10-GR1C-186 - FR820100105 6 les figures 3A et 3B sont des diagrammes destinés à illustrer les avantages d'un procédé du type de celui décrit en relation avec les figures 2A à 2D. Par souci de clarté, certains mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 2A est une vue en coupe schématique de deux zones actives 16 et 17 formées dans la couche supérieure d'un substrat de silicium massif. Ces zones actives sont délimitées par des murs isolants 3. Le substrat peut également être une couche mince de silicium formée sur une couche isolante, généra- lement elle-même formée sur un substrat de silicium selon la technique dite SOI (silicium sur isolant). Dans ce deuxième cas, les murs isolants 3 rejoignent la couche isolante sous-jacente. La zone active de droite comprend seulement du silicium 20 et la zone active de gauche comprend une couche de silicium-germanium 21 formée sur un substrat de silicium 22. Pour former la couche de SiGe, on aura par exemple masqué toutes les zones actives sauf celles sur lesquelles doit être formée la couche de SiGe, on aura gravé le substrat de silicium 22 sur une certaine profondeur puis on aura formé la couche de SiGe par épitaxie. Ensuite, de préférence dans le même bâti d'épitaxie que celui qui aura servi à former la couche de SiGe, on forme une mince couche de silicium 24. La couche de silicium-germanium 21 pourra avoir une épaisseur de 4 à 20 nm et la mince couche de silicium 24 une épaisseur de 2 à 5 nm.
Comme cela est représenté en figure 2A, on pourra ajuster la profondeur de l'évidement formé dans la zone active 17 pour que, après croissance épitaxiale du SiGe 21 et du Si 24, la surface supérieure de la couche mince de silicium 24 arrive sensiblement au même niveau que la surface supérieure du silicium de la zone active 16.
B10879 - 10-GR1C-186 - FR820100105 7 A l'étape suivante, illustrée en figure 2B, on procède à une oxydation thermique de la couche mince de silicium 24 et de la partie supérieure du silicium de la zone active 16. On forme ainsi une couche d'oxyde 26 au-dessus des régions de silicium 20, et 28 au-dessus des régions de SiGe 21. A l'étape illustrée en figure 2C, on a déposé au-dessus de la couche d'oxyde 26, 28 des couches d'un isolant à forte permittivité diélectrique et d'un ou plusieurs conducteurs de grille désignées globalement par la référence 15.
A l'étape illustrée en figure 2D, on a gravé les couches 15 et 26-28 pour délimiter des zones de grille, après quoi, on procède à des étapes classiques de formation de transistors MOS, comprenant notamment généralement une étape de formation d'espaceurs, une étape d'implantation de drain-source, et des étapes de prise de contact, avec éventuellement une siliciuration intermédiaire. Comme on va le montrer en relation avec les figures 3A et 3B, le procédé décrit en relation avec les figures 2A à 2D présente l'avantage que l'on obtient effectivement une couche d'oxyde de silicium de même épaisseur sur le silicium et sur le SiGe, contrairement au cas des procédés du type illustré en figures 1A à 1C. La figure 3A est un diagramme représentant, pour divers essais, en abscisses l'épaisseur d'oxyde sur silicium (eSiO2/Si) et en ordonnées l'épaisseur d'oxyde sur silicium-germanium (eSiO2/Site)- Les épaisseurs (en angstroems ou dixièmes de nanomètres) ont été relevées immédiatement après l'étape de la figure 1B de dépôt d'oxyde sur SiGe et sur Si, par LPCVD et par RTCVD et immédiatement après l'étape de la figure 2B de croissance d'oxyde sur du silicium et sur une couche mince de silicium recouvrant une couche de SiGe (I). On notera que, par le procédé LPCVD, on obtient des épaisseurs d'oxyde nettement inégales, plus importantes sur le SiGe que sur le Si, par le procédé RTCVD, on obtient de mêmes épaisseurs d'oxyde sur SiGe et sur Si et, par le procédé décrit B10879 - 10-GR1C-186 - FR820100105 8 ici, on obtient des épaisseurs d'oxyde légèrement plus élevées sur le silicium massif que sur la couche mince du silicium recouvrant le SiGe. Ainsi, c'est le procédé de dépôt RTCVD qui semble le plus adapté. Néanmoins, ce résultat est trompeur car il faut tenir compte d'étapes ultérieures de réalisation du procédé. Ces étapes ultérieures comprennent notamment, avant le dépôt d'un isolant à forte constante diélectrique, une étape de formation d'une couche d'interface très mince de nitrure, d'une épaisseur de 1 à 5 nm. La formation de nitrure est effectuée par plasma, plus particulièrement par le procédé dit DPN (Deported plasma nitridation - nitruration sous plasma déporté), et est suivie d'une étape de recuit après nitruration (PNA : post nitridation annealing). Ce recuit implique des températures de l'ordre de 900 à 1000°C.
Après ces étapes ultérieures, on a remesuré et représenté en figure 3B les épaisseurs d'oxyde obtenues respective-ment sur Si et sur SiGe. On obtient alors, à la fois pour des couches d'oxyde résultant d'un dépôt LPCVD ou RTCVD des épaisseurs plus grandes sur SiGe que sur Si. Par contre, par le procédé préconisé ici, on obtient bien de mêmes épaisseurs d'oxyde sur le SiGe et sur le Si. En l'espèce, on a donné un exemple dans lequel l'épaisseur d'oxyde recherché était de 4,2 nm. Pour cela, on notera qu'il convenait de partir d'une couche mince de silicium 24 (figure 2A) de revêtement du SiGe d'une épaisseur de 1,85 nm. De façon générale, l'épaisseur de la couche mince de silicium 24 sera choisie pour fournir après oxydation une épaisseur recherchée d'oxyde. Ainsi, on peut obtenir dans une filière de fabrication telle que définie dans la première partie du présent texte, de mêmes épaisseurs d'isolant de grille (oxyde plus isolant à forte constante diélectrique) pour des transistors à canal P formés sur SiGe et des transistors à canal N formé sur Si. Bien entendu, la présente invention est susceptible de 35 nombreuses variantes et modifications, tant en ce qui concerne B10879 - 10-GR1C-186 - FR820100105 9 le mode de formation de la couche de SiGe dans certaines zones actives, que les dimensions et épaisseurs des diverses couches.

Claims (9)

  1. REVENDICATIONS1. Procédé de fabrication d'un transistor MOS sur silicium-germanium comprenant les étapes suivantes : former par épitaxie sur le silicium-germanium (21) une mince couche de silicium (24) ; et procéder à une oxydation thermique propre à oxyder toute la mince couche de silicium et seulement cette mince couche de silicium.
  2. 2. Procédé selon la revendication 1, dans lequel le silicium-germanium est une couche formée sur un substrat de 10 silicium.
  3. 3. Procédé selon la revendication 2, dans lequel on forme des transistors CMOS, à savoir des transistors MOS sur silicium-germanium dans des premières zones actives (17) et des transistors MOS sur silicium dans des deuxièmes zones actives 15 (16), dans lequel : dans les premières zones actives, on a formé successivement une couche de silicium-germanium (21) puis une mince couche de silicium (24) ; et l'étape d'oxydation thermique est réalisée simultané-20 ment sur les premières zones actives et sur les deuxièmes zones actives.
  4. 4. Procédé selon la revendication 3, dans lequel la couche de silicium-germanium (21) et la mince couche de silicium (24) sont formées à partir d'une partie évidée du substrat de 25 sorte que, après leur formation, la surface supérieure de la mince couche de silicium (24) arrive sensiblement au même niveau que la surface supérieure du silicium dans les deuxièmes zones actives (16).
  5. 5. Procédé selon l'une quelconque des revendications 1 30 à 4, comprenant en outre une étape de formation d'une couche d'isolant à forte constante diélectrique et d'une couche de conducteur de grille. B10879 - 10-GR1C-186 - FR820100105 11
  6. 6. Procédé selon l'une quelconque des revendications 3 à 5, comprenant en outre une étape de dépôt d'un matériau isolant à forte permittivité diélectrique (15).
  7. 7. Procédé selon l'une quelconque des revendications 3 à 6, comprenant en outre des étapes de délimitation de zones de grille au-dessus de chacune des premières et deuxièmes zones actives.
  8. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel la couche de silicium-germanium a une épaisseur 10 de 4 à 20 nm.
  9. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel la mince couche de silicium (24) a une épaisseur choisie pour, après oxydation, fournir une épaisseur d'oxyde de silicium de 3 à 10 nm d'épaisseur.
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