JP2003142686A - 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ - Google Patents

半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ

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JP2003142686A JP2001342485A JP2001342485A JP2003142686A JP 2003142686 A JP2003142686 A JP 2003142686A JP 2001342485 A JP2001342485 A JP 2001342485A JP 2001342485 A JP2001342485 A JP 2001342485A JP 2003142686 A JP2003142686 A JP 2003142686A
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健志 山口
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Abstract

(57)【要約】 【課題】 半導体基板の製造方法及び電界効果型トラン
ジスタの製造方法並びに半導体基板及び電界効果型トラ
ンジスタにおいて、研磨により表面ラフネスを低減する
技術で、SiGe層の削り代を少なくすること。 【解決手段】 Si基板1上にSiGe層2、3をエピ
タキシャル成長させた半導体基板Wの製造方法であっ
て、前記Si基板上に前記SiGe層をエピタキシャル
成長するSiGe成膜工程と、該SiGe成膜工程後に
前記SiGe層上にSi層4を成膜するSi成膜工程
と、該Si成膜工程後に前記Si層表面から前記SiG
e層の途中まで研磨する研磨工程とを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高速MOSFET
等に用いられる半導体基板の製造方法及び電界効果型ト
ランジスタの製造方法並びに半導体基板及び電界効果型
トランジスタに関する。
【0002】
【従来の技術】近年、Si(シリコン)基板上にSiG
e(シリコン・ゲルマニウム)層を介してエピタキシャ
ル成長した歪みSi層をチャネル領域に用いた高速のM
OSFET、MODFET、HEMTが提案されてい
る。この歪みSi−FETでは、Siに比べて格子定数
の大きいSiGeによりSi層に引っ張り歪みが生じ、
そのためSiのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みSi層をチ
ャネル領域として用いることにより通常の1.3〜8倍
程度の高速化が可能になるものである。また、プロセス
としてCZ法による通常のSi基板を基板として使用で
き、従来のCMOS工程で高速CMOSを実現可能にす
るものである。
【0003】しかしながら、FETのチャネル領域とし
て要望される上記歪みSi層をエピタキシャル成長する
には、Si基板上に良質なSiGe層をエピタキシャル
成長する必要があるが、SiとSiGeとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【0004】例えば、SiGeのGe組成比を一定の緩
い傾斜で増加させたバッファ層を用いる方法、Ge(ゲ
ルマニウム)組成比をステップ状(階段状)に変化させ
たバッファ層を用いる方法、Ge組成比を超格子状に変
化させたバッファ層を用いる方法及びSiのオフカット
ウェーハを用いてGe組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている(U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等)。
【0005】上記従来技術、例えば、Ge組成比を一定
の緩い傾斜で増加させたバッファ層を用いる場合等で
は、発生した転位のため、転位線の分布を反映した凹凸
(いわゆるクロスハッチ)が発生してしまう。この凹凸
はデバイス製造工程のフォトリソグラフィ工程で問題と
なるため、従来は、通常のSi同様の研磨工程を用いて
研磨が行われている。例えば、Si基板上にGe層(G
e100%)の膜を作製するにあたって、Ge組成比を
0から漸次増加させたSiGeの傾斜組成層を成膜した
場合、Ge組成比0.5のところでCMP(Chemical Me
chanical Polishing)を施したものと、そのまま成膜し
たものとを比較して、CMPを施した方がGe100%
となった最表面のラフネスが小さくなったことが開示さ
れている(US6107653)。
【0006】
【発明が解決しようとする課題】上記技術の開示以降、
クロスハッチによるラフネスを低減するために研磨を施
す手段が用いられる場合があるが、SiGe層を厚く積
んで削り代とする方法は、SiGe層を厚く積む程削り
代を多く必要としていた。すなわち、SiGe層を厚く
積む程、研磨前の表面ラフネスは悪化してしまい、削り
代をより多く設定しなければならないという不都合があ
った。例えば、Ge組成比を0から0.3まで漸次増加
させた傾斜組成層上に膜厚を変えてGe組成比0.3の
緩和層を成膜し、その表面ラフネスをRMS値として測
定した場合、図7に示すように、緩和層の膜厚が厚いほ
どRMS値が高くなっていることがわかる。また、Ra
man分光により決定したSiGe緩和層の緩和係数
は、図8に示すように、いずれの膜厚の緩和層も十分に
緩和していることがわかる。なお、緩和係数はSiGe
が完全に緩和した時を100%とし、Siと同じ格子定
数に歪んだときを0%として、エピタキシャル膜の緩和
の度合いを表す係数である。さらに、Ge組成比0.3
の緩和層を1.5μm成膜したサンプルを研磨したとき
と、0.75μm成膜したサンプルを研磨したときとの
研磨量とラフネス(RMS値)との関係を、図9に示
す。この図からも分かるように、ラフネスは研磨量と共
に飽和し、到達ラフネスはほぼ同じ値となる。以上の結
果から、SiGe層を厚く積んで削り代とする方法は、
SiGe層が厚いほど削り代を多く必要とするので、G
e組成比0.3の緩和層を削り残す際のマージンを考慮
すれば、非常に精密な研磨が要求される。また、傾斜組
成層の所まで削り込んでしまうと、例えば、その上にG
e組成比0.3のSiGe層を成膜した場合、格子定数
の違いに起因する新たな転位が発生する不都合が生じて
しまう。
【0007】本発明は、前述の課題に鑑みてなされたも
ので、研磨により表面ラフネスを低減する技術で、Si
Ge層の削り代を少なくすることができる半導体基板の
製造方法及び電界効果型トランジスタの製造方法並びに
半導体基板及び電界効果型トランジスタを提供すること
を目的とする。
【0008】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Si基板上にSiGe層を
エピタキシャル成長させた半導体基板の製造方法であっ
て、前記Si基板上に前記SiGe層をエピタキシャル
成長するSiGe成膜工程と、該SiGe成膜工程後に
前記SiGe層上にSi層を成膜するSi成膜工程と、
該Si成膜工程後に前記Si層表面から前記SiGe層
の途中まで研磨する研磨工程とを有することを特徴とす
る。
【0009】この半導体基板の製造方法では、SiGe
成膜工程後にSiGe層上にSi層を成膜するSi成膜
工程と、該Si成膜工程後にSi層表面からSiGe層
の途中まで研磨する研磨工程とを有するので、SiGe
層の場合と異なりSi層を厚く積んでもラフネスは悪化
せず、Si層により十分な削り代を得ることができると
共に少ないSiGe層の削り代で良好な表面ラフネスを
得ることができる。
【0010】また、本発明の半導体基板の製造方法は、
前記研磨工程前に前記Si層を800℃以上の温度で熱
処理するアニール工程を有する技術が採用される。すな
わち、この半導体基板の製造方法では、研磨工程前にS
i層を800℃以上の温度で熱処理するアニール工程を
有するので、最表面のSi原子が表面拡散し、再配置す
る効果により表面ラフネスが低減する。したがって、よ
り表面ラフネスが小さくなったSi層から研磨すること
ができるので、研磨工程でSiGe層のより良好な表面
ラフネスを得ることができる。
【0011】さらに、本発明の半導体基板の製造方法
は、前記アニール工程において、水素雰囲気中で前記熱
処理を行うことが好ましい。すなわち、この半導体基板
の製造方法では、水素雰囲気中で熱処理を行うので、S
i原子の再配置効果がより促進されて、さらに表面ラフ
ネスが低減される。
【0012】また、本発明の半導体基板の製造方法は、
前記Si成膜工程において、前記SiGe層を0.3μ
m以上の膜厚で成膜し、前記Si成膜工程において、前
記Si層を0.1μm以上の膜厚で成膜し、前記研磨工
程において、前記Si層表面から0.2μm以上の厚さ
を研磨することが好ましい。すなわち、この半導体基板
の製造方法では、SiGe層及びSi層を0.3μm以
上及び0.1μm以上の膜厚でそれぞれ成膜し、Si層
表面から0.2μm以上の厚さを研磨することにより、
厚いSi層により十分な削り代が得られると共に、Si
Ge層が十分に残った状態でラフネスの小さい基板を得
ることができる。
【0013】また、本発明の半導体基板の製造方法は、
前記SiGe成膜工程において、前記SiGe層のうち
少なくとも一部にGe組成比を表面に向けて漸次増加さ
せた傾斜組成領域を形成することが好ましい。すなわ
ち、この半導体基板の製造方法では、SiGe層のうち
少なくとも一部にGe組成比を表面に向けて漸次増加さ
せた傾斜組成領域を形成するので、傾斜組成領域におい
てGe組成比が漸次増えるために、転位がSiGe層に
沿った方向にのび易くなってSiGe層中の特に表面側
で転位の密度を抑制することができ、表面ラフネスがよ
り改善される。
【0014】本発明の半導体基板は、Si基板上にSi
Ge層が形成された半導体基板であって、上記本発明の
半導体基板の製造方法により作製されたことを特徴とす
る。すなわち、この半導体基板は、上記本発明の半導体
基板の製造方法により作製されているので、良好な表面
ラフネスを有している。
【0015】また、本発明の半導体基板の製造方法は、
Si基板上にSiGe層を介して歪みSi層が形成され
た半導体基板の製造方法であって、上記本発明の半導体
基板の製造方法により作製された半導体基板の前記Si
Ge層上に直接又は他のSiGe層を介して前記歪みS
i層をエピタキシャル成長することを特徴とする。ま
た、本発明の半導体基板は、Si基板上にSiGe層を
介して歪みSi層が形成された半導体基板であって、上
記本発明の歪みSi層が形成された半導体基板の製造方
法により作製されたことを特徴とする。
【0016】これらの半導体基板の製造方法及び半導体
基板では、SiGe層上に直接又は他のSiGe層を介
して歪みSi層がエピタキシャル成長されるので、表面
ラフネスの小さな良質な歪みSi層が得られ、例えば歪
みSi層をチャネル領域とするMOSFET等を用いた
集積回路用として好適な半導体基板を得ることができ
る。
【0017】本発明の電界効果型トランジスタの製造方
法は、SiGe層上にエピタキシャル成長された歪みS
i層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みSiを有する
半導体基板の製造方法により作製された半導体基板の前
記歪みSi層に前記チャネル領域を形成することを特徴
とする。また、本発明の電界効果型トランジスタは、S
iGe層上にエピタキシャル成長された歪みSi層にチ
ャネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする。
【0018】これらの電界効果型トランジスタの製造方
法及び電界効果型トランジスタは、上記本発明の歪みS
i層を有する半導体基板の製造方法により作製された半
導体基板の歪みSi層にチャネル領域を形成するので、
良好な表面ラフネスの歪みSi層により高特性な電界効
果型トランジスタを高歩留まりで得ることができる。
【0019】
【発明の実施の形態】以下、本発明に係る第1実施形態
を、図1から図6を参照しながら説明する。
【0020】図1は、本発明の半導体ウェーハ(半導体
基板)Wの断面構造を工程順に示すものであり、この半
導体ウェーハの構造をその製造プロセスと合わせて説明
すると、まず、CZ法等で引上成長して作製されたp型
あるいはn型Si基板1上に、図1の(a)及び図2に
示すように、表面に向けて層内のGe組成比を0から
0.3まで漸次増加させた第1のSiGe層(傾斜組成
領域)2を、例えば減圧CVD法によりエピタキシャル
成長する。
【0021】次に、第1のSiGe層2上に、該第1の
SiGe層2の最終的なGe組成比0.3で一定組成比
の第2のSiGe層3を、緩和層としてエピタキシャル
成長する。さらに、第2のSiGe層3上にSiをエピ
タキシャル成長して研磨用Si層4を形成する。なお、
各層の膜厚は、例えば、第1のSiGe層2が1.5μ
m、第2のSiGe層3が0.75μm、研磨用Si層
4が0.25μmである。また、上記減圧CVD法によ
る成膜は、例えばキャリアガスとしてH2を用い、ソー
スガスとしてSiH4及びGeH4を用いている。
【0022】上記研磨用Si層4の厚さを変えて成膜し
た場合のRMS値及びRaman分光により決定した第
2のSiGe層3の緩和係数を、図3及び図4に示す。
すなわち、上記成膜直後のウェーハは、その表面にクロ
スハッチ、すなわち数μm周期で数十nmの大きな凹凸
が生じているが、研磨用Si層4を厚く積んでも、図4
に示すように、ラフネスは悪化しない。また、第2のS
iGe層3は、図5に示すように、いずれも十分に緩和
していることが分かる。
【0023】クロスハッチを取り除くため、次に、CM
Pにより研磨用Si層4表面から第2のSiGe層3の
途中まで、図1の(b)に示すように、研磨を行い、ラ
フネスを低減しておく。例えば、研磨量を0.5μmと
し、第2のSiGe層3が十分に残った状態とする。こ
のとき、研磨量とRMS値との関係から、図4に示すよ
うに、研磨量0.5μmでは、十分にラフネスが小さい
基板が得られる。
【0024】さらに、研磨後の第2のSiGe層3上
に、図1の(c)に示すように、Siをエピタキシャル
成長して歪みSi層5を15〜22nmの膜厚で形成し
て、本実施形態の歪みSi層を備えた半導体ウェーハW
を作製する。この半導体ウェーハWの歪みSi層5表面
におけるラフネスを測定した結果、上記研磨直後とほぼ
同じ値が得られた。
【0025】このように本実施形態の半導体ウェーハW
では、第2のSiGe層3の成膜後に第2のSiGe層
3上に研磨用Si層4を成膜し、さらに該研磨用Si層
4の成膜後に研磨用Si層4表面から第2のSiGe層
3の途中まで研磨するので、研磨用Si層4により十分
な削り代を得ることができると共に、第2のSiGe層
3の少ない削り代で良好な表面ラフネスを得ることがで
きる。
【0026】なお、第2のSiGe層3及び研磨用Si
層4を0.3μm以上及び0.1μm以上の膜厚でそれ
ぞれ成膜し、研磨用Si層4表面から0.2μm以上の
厚さを研磨することにより、厚いSi層により十分な削
り代が得られると共に、第2のSiGe層3が十分に残
った状態でラフネスの小さい基板を得ることができる。
【0027】次に、本発明の上記半導体ウェーハWを用
いた電界効果型トランジスタ(MOSFET)を、その
製造プロセスと合わせて図6を参照して説明する。
【0028】図6は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハW表面の歪みSi層5上にSiO2のゲ
ート酸化膜6及びゲートポリシリコン膜7を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜7上にゲート電極(図示略)をパターニングし
て形成する。
【0029】次に、ゲート酸化膜6もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みSi層5及
び第2のSiGe層3にn型あるいはp型のソース領域
S及びドレイン領域Dを自己整合的に形成する。この
後、ソース領域S及びドレイン領域D上にソース電極及
びドレイン電極(図示略)をそれぞれ形成して、歪みS
i層5がチャネル領域となるn型あるいはp型MOSF
ETが製造される。
【0030】このように作製されたMOSFETでは、
上記製法で作製された半導体ウェーハW上の歪みSi層
5にチャネル領域が形成されるので、表面ラフネスが低
減された良質な歪みSi層5により高特性なMOSFE
Tを高歩留まりで得ることができる。
【0031】次に、本発明に係る第2実施形態を、図7
を参照しながら説明する。
【0032】第2実施形態と第1実施形態との異なる点
は、第1実施形態では研磨用Si層4を成膜後にそのま
ま研磨用Si層4を研磨処理しているのに対し、第2実
施形態では、図7の(a)に示すように、研磨用Si層
4を成膜した後、図7の(b)に示すように、この状態
の基板を水素雰囲気中において800℃以上の温度(例
えば、1000℃10分)で熱処理して研磨用Si層4
をアニール処理し、その後に、図7の(c)に示すよう
に、第1実施形態と同様に研磨処理を行う点である。
【0033】すなわち、本実施形態では、研磨工程前に
研磨用Si層4を水素雰囲気中において800℃以上の
温度で熱処理するので、最表面のSi原子が表面拡散
し、再配置する効果により表面ラフネスが低減する。し
たがって、より表面ラフネスが小さくなった研磨用Si
層4を研磨することになるので、研磨工程でより表面ラ
フネスが小さい第2のSiGe層3を得ることができ
る。
【0034】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
【0035】例えば、上記実施形態では、研磨方法とし
てSiウェーハの仕上げ研磨におけるCMP技術を用い
たが、その他の研磨手段を用いても構わない。例えば、
多層配線技術等におけるCMP技術やイオンスパッタ法
等による研磨手段でも良い。また、上記実施形態では、
削り代となる研磨用Si層が単結晶膜であるが、多結晶
膜であっても構わない。また、緩和層である第2のSi
Ge層はGe組成比0.3としたが、目的に応じてGe
組成比が0.05から1(5%Geから100%Ge)
までの値に設定しても構わない。
【0036】また、上記実施形態の半導体ウェーハの歪
みSi層上に、さらにSiGe層を成膜しても構わな
い。また、上記実施形態では、MOSFET用の基板と
してSiGe層を有する半導体ウェーハを作製したが、
他の用途に適用する基板としても構わない。例えば、本
発明の半導体基板の製造方法及び半導体基板を太陽電池
や光素子用の基板に適用してもよい。すなわち、上述し
た各実施形態のSi基板上に最表面で65%から100
%Geあるいは100%Geとなるように第1のSiG
e層及び第2のSiGe層を成膜し、上記酸化膜形成、
酸化膜除去及び仕上げ研磨した表面上にInGaP(イ
ンジウムガリウムリン)あるいはGaAs(ガリウムヒ
素)やAlGaAs(アルミガリウムヒ素)を成膜する
ことで、太陽電池や光素子用基板を作製してもよい。こ
の場合、良好な表面ラフネスで高特性の太陽電池用基板
が得られる。
【0037】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、SiGe成膜工程後にSiGe層上にSi層を成膜
するSi成膜工程と、該Si成膜工程後にSi層表面か
らSiGe層の途中まで研磨する研磨工程とを有するの
で、Si層により十分な削り代を得ることができると共
に少ないSiGe層の削り代で良好な表面ラフネスを得
ることができ、生産性に優れた基板を得ることができ
る。さらに、このSiGe層上に歪みSi層を形成すれ
ば、表面ラフネスの小さな良質な歪みSi層が得られ、
例えば歪みSi層をチャネル領域とするMOSFET等
を用いた集積回路用として好適な半導体基板を得ること
ができる。
【0038】また、本発明の電界効果型トランジスタ及
び電界効果型トランジスタの製造方法によれば、上記本
発明の半導体基板又は上記本発明の半導体基板の製造方
法により作製された半導体基板の前記歪みSi層に前記
チャネル領域が形成されるので、良好な表面ラフネスで
良質な歪みSi層により高特性なMOSFETを高歩留
まりで得ることができる。
【図面の簡単な説明】
【図1】 本発明に係る第1実施形態における半導体基
板を工程順に示す断面図である。
【図2】 本発明に係る第1実施形態における第1のS
iGe層及び第2のSiGe層の膜厚に対するGe組成
比を示すグラフである。
【図3】 本発明に係る第1実施形態において、研磨用
Si層の膜厚に対するRMS値を示すグラフである。
【図4】 本発明に係る第1実施形態において、研磨用
Si層の膜厚に対するSiGe層の緩和係数を示すグラ
フである。
【図5】 本発明に係る第1実施形態において、研磨量
に対するRMS値を示すグラフである。
【図6】 本発明に係る第1実施形態におけるMOSF
ETを示す概略的な断面図である。
【図7】 本発明に係る第2実施形態における半導体基
板を工程順に示す断面図である。
【図8】 本発明に係る従来例において、SiGe層の
膜厚に対するRMS値を示すグラフである。
【図9】 本発明に係る従来例において、SiGe層の
膜厚に対するSiGeの緩和係数を示すグラフである。
【図10】 本発明に係る従来例において、SiGe層
の研磨量に対するRMS値を示すグラフである。
【符号の説明】
1 Si基板 2 第1のSiGe層(傾斜組成領域) 3 第2のSiGe層 4 研磨用Si層 5 歪みSi層 6 SiO2ゲート酸化膜 7 ゲートポリシリコン膜 S ソース領域 D ドレイン領域 W 半導体ウェーハ(半導体基板)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/161 H01L 29/80 H 29/778 B 29/812 (72)発明者 塩野 一郎 埼玉県さいたま市北袋町1丁目297番地 三菱マテリアル株式会社総合研究所内 Fターム(参考) 5F045 AA06 AB01 AB02 AF03 CA15 DA52 DA58 5F052 JA01 KA01 KA05 5F102 GB01 GC01 GD01 GD10 GJ03 GL02 GL03 GL08 GL09 GL16 GQ01 HC01 HC21 5F140 AA01 AC28 BA01 BA05 BA17 BB18 BC00 BC12 BF01 BF04 BG27 BG37 BK13 CE05 CE07

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 Si基板上にSiGe層をエピタキシャ
    ル成長させた半導体基板の製造方法であって、 前記Si基板上に前記SiGe層をエピタキシャル成長
    するSiGe成膜工程と、 該SiGe成膜工程後に前記SiGe層上にSi層を成
    膜するSi成膜工程と、 該Si成膜工程後に前記Si層表面から前記SiGe層
    の途中まで研磨する研磨工程とを有することを特徴とす
    る半導体基板の製造方法。
  2. 【請求項2】 請求項1に記載の半導体基板の製造方法
    において、 前記SiGe成膜工程は、前記SiGe層を0.3μm
    以上の膜厚で成膜し、 前記Si成膜工程は、前記Si層を0.1μm以上の膜
    厚で成膜し、 前記研磨工程は、前記Si層表面から0.2μm以上の
    厚さを研磨することを特徴とする半導体基板の製造方
    法。
  3. 【請求項3】 請求項1又は2に記載の半導体基板の製
    造方法において、 前記研磨工程前に前記Si層を800℃以上の温度で熱
    処理するアニール工程を有することを特徴とする半導体
    基板の製造方法。
  4. 【請求項4】 請求項3に記載の半導体基板の製造方法
    において、 前記アニール工程は、水素雰囲気中で前記熱処理を行う
    ことを特徴とする半導体基板の製造方法。
  5. 【請求項5】 請求項1から4のいずれかに記載の半導
    体基板の製造方法において、 前記SiGe成膜工程は、前記SiGe層のうち少なく
    とも一部にGe組成比を表面に向けて漸次増加させた傾
    斜組成領域を形成することを特徴とする半導体基板の製
    造方法。
  6. 【請求項6】 Si基板上にSiGe層を介して歪みS
    i層が形成された半導体基板の製造方法であって、 請求項1から5のいずれかに記載の半導体基板の製造方
    法により作製された半導体基板の前記SiGe層上に直
    接又は他のSiGe層を介して前記歪みSi層をエピタ
    キシャル成長することを特徴とする半導体基板の製造方
    法。
  7. 【請求項7】 SiGe層上にエピタキシャル成長され
    た歪みSi層にチャネル領域が形成される電界効果型ト
    ランジスタの製造方法であって、 請求項6に記載の半導体基板の製造方法により作製され
    た半導体基板の前記歪みSi層に前記チャネル領域を形
    成することを特徴とする電界効果型トランジスタの製造
    方法。
  8. 【請求項8】 Si基板上にSiGe層が形成された半
    導体基板であって、 請求項1から5のいずれかに記載の半導体基板の製造方
    法により作製されたことを特徴とする半導体基板。
  9. 【請求項9】 Si基板上にSiGe層を介して歪みS
    i層が形成された半導体基板であって、 請求項6に記載の半導体基板の製造方法により作製され
    たことを特徴とする半導体基板。
  10. 【請求項10】 SiGe層上にエピタキシャル成長さ
    れた歪みSi層にチャネル領域が形成される電界効果型
    トランジスタであって、 請求項7に記載の電界効果型トランジスタの製造方法に
    より作製されたことを特徴とする電界効果型トランジス
    タ。
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