JP2003142686A - 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ - Google Patents
半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタInfo
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- JP2003142686A JP2003142686A JP2001342485A JP2001342485A JP2003142686A JP 2003142686 A JP2003142686 A JP 2003142686A JP 2001342485 A JP2001342485 A JP 2001342485A JP 2001342485 A JP2001342485 A JP 2001342485A JP 2003142686 A JP2003142686 A JP 2003142686A
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Abstract
(57)【要約】
【課題】 半導体基板の製造方法及び電界効果型トラン
ジスタの製造方法並びに半導体基板及び電界効果型トラ
ンジスタにおいて、研磨により表面ラフネスを低減する
技術で、ＳｉＧｅ層の削り代を少なくすること。 【解決手段】 Ｓｉ基板１上にＳｉＧｅ層２、３をエピ
タキシャル成長させた半導体基板Ｗの製造方法であっ
て、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル
成長するＳｉＧｅ成膜工程と、該ＳｉＧｅ成膜工程後に
前記ＳｉＧｅ層上にＳｉ層４を成膜するＳｉ成膜工程
と、該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧ
ｅ層の途中まで研磨する研磨工程とを有する。
ジスタの製造方法並びに半導体基板及び電界効果型トラ
ンジスタにおいて、研磨により表面ラフネスを低減する
技術で、ＳｉＧｅ層の削り代を少なくすること。 【解決手段】 Ｓｉ基板１上にＳｉＧｅ層２、３をエピ
タキシャル成長させた半導体基板Ｗの製造方法であっ
て、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル
成長するＳｉＧｅ成膜工程と、該ＳｉＧｅ成膜工程後に
前記ＳｉＧｅ層上にＳｉ層４を成膜するＳｉ成膜工程
と、該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧ
ｅ層の途中まで研磨する研磨工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＭＯＳＦＥＴ
等に用いられる半導体基板の製造方法及び電界効果型ト
ランジスタの製造方法並びに半導体基板及び電界効果型
トランジスタに関する。
等に用いられる半導体基板の製造方法及び電界効果型ト
ランジスタの製造方法並びに半導体基板及び電界効果型
トランジスタに関する。
【０００２】
【従来の技術】近年、Ｓｉ（シリコン）基板上にＳｉＧ
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．３〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。
ｅ（シリコン・ゲルマニウム）層を介してエピタキシャ
ル成長した歪みＳｉ層をチャネル領域に用いた高速のＭ
ＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されてい
る。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数
の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、
そのためＳｉのバンド構造が変化して縮退が解けてキャ
リア移動度が高まる。したがって、この歪みＳｉ層をチ
ャネル領域として用いることにより通常の１．３〜８倍
程度の高速化が可能になるものである。また、プロセス
としてＣＺ法による通常のＳｉ基板を基板として使用で
き、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にす
るものである。
【０００３】しかしながら、ＦＥＴのチャネル領域とし
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
て要望される上記歪みＳｉ層をエピタキシャル成長する
には、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル
成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の
違いから、転位等により結晶性に問題があった。このた
めに、従来、以下のような種々の提案が行われていた。
【０００４】例えば、ＳｉＧｅのＧｅ組成比を一定の緩
い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
い傾斜で増加させたバッファ層を用いる方法、Ｇｅ（ゲ
ルマニウム）組成比をステップ状（階段状）に変化させ
たバッファ層を用いる方法、Ｇｅ組成比を超格子状に変
化させたバッファ層を用いる方法及びＳｉのオフカット
ウェーハを用いてＧｅ組成比を一定の傾斜で変化させた
バッファ層を用いる方法等が提案されている（U.S.Pate
nt 5,442,205、U.S.Patent 5,221,413、PCT WO98/0085
7、特開平6-252046号公報等）。
【０００５】上記従来技術、例えば、Ｇｅ組成比を一定
の緩い傾斜で増加させたバッファ層を用いる場合等で
は、発生した転位のため、転位線の分布を反映した凹凸
（いわゆるクロスハッチ）が発生してしまう。この凹凸
はデバイス製造工程のフォトリソグラフィ工程で問題と
なるため、従来は、通常のＳｉ同様の研磨工程を用いて
研磨が行われている。例えば、Ｓｉ基板上にＧｅ層（Ｇ
ｅ１００％）の膜を作製するにあたって、Ｇｅ組成比を
０から漸次増加させたＳｉＧｅの傾斜組成層を成膜した
場合、Ｇｅ組成比０．５のところでＣＭＰ(Chemical Me
chanical Polishing)を施したものと、そのまま成膜し
たものとを比較して、ＣＭＰを施した方がＧｅ１００％
となった最表面のラフネスが小さくなったことが開示さ
れている(US6107653)。
の緩い傾斜で増加させたバッファ層を用いる場合等で
は、発生した転位のため、転位線の分布を反映した凹凸
（いわゆるクロスハッチ）が発生してしまう。この凹凸
はデバイス製造工程のフォトリソグラフィ工程で問題と
なるため、従来は、通常のＳｉ同様の研磨工程を用いて
研磨が行われている。例えば、Ｓｉ基板上にＧｅ層（Ｇ
ｅ１００％）の膜を作製するにあたって、Ｇｅ組成比を
０から漸次増加させたＳｉＧｅの傾斜組成層を成膜した
場合、Ｇｅ組成比０．５のところでＣＭＰ(Chemical Me
chanical Polishing)を施したものと、そのまま成膜し
たものとを比較して、ＣＭＰを施した方がＧｅ１００％
となった最表面のラフネスが小さくなったことが開示さ
れている(US6107653)。
【０００６】
【発明が解決しようとする課題】上記技術の開示以降、
クロスハッチによるラフネスを低減するために研磨を施
す手段が用いられる場合があるが、ＳｉＧｅ層を厚く積
んで削り代とする方法は、ＳｉＧｅ層を厚く積む程削り
代を多く必要としていた。すなわち、ＳｉＧｅ層を厚く
積む程、研磨前の表面ラフネスは悪化してしまい、削り
代をより多く設定しなければならないという不都合があ
った。例えば、Ｇｅ組成比を０から０．３まで漸次増加
させた傾斜組成層上に膜厚を変えてＧｅ組成比０．３の
緩和層を成膜し、その表面ラフネスをＲＭＳ値として測
定した場合、図７に示すように、緩和層の膜厚が厚いほ
どＲＭＳ値が高くなっていることがわかる。また、Ｒａ
ｍａｎ分光により決定したＳｉＧｅ緩和層の緩和係数
は、図８に示すように、いずれの膜厚の緩和層も十分に
緩和していることがわかる。なお、緩和係数はＳｉＧｅ
が完全に緩和した時を１００％とし、Ｓｉと同じ格子定
数に歪んだときを０％として、エピタキシャル膜の緩和
の度合いを表す係数である。さらに、Ｇｅ組成比０．３
の緩和層を１．５μｍ成膜したサンプルを研磨したとき
と、０．７５μｍ成膜したサンプルを研磨したときとの
研磨量とラフネス（ＲＭＳ値）との関係を、図９に示
す。この図からも分かるように、ラフネスは研磨量と共
に飽和し、到達ラフネスはほぼ同じ値となる。以上の結
果から、ＳｉＧｅ層を厚く積んで削り代とする方法は、
ＳｉＧｅ層が厚いほど削り代を多く必要とするので、Ｇ
ｅ組成比０．３の緩和層を削り残す際のマージンを考慮
すれば、非常に精密な研磨が要求される。また、傾斜組
成層の所まで削り込んでしまうと、例えば、その上にＧ
ｅ組成比０．３のＳｉＧｅ層を成膜した場合、格子定数
の違いに起因する新たな転位が発生する不都合が生じて
しまう。
クロスハッチによるラフネスを低減するために研磨を施
す手段が用いられる場合があるが、ＳｉＧｅ層を厚く積
んで削り代とする方法は、ＳｉＧｅ層を厚く積む程削り
代を多く必要としていた。すなわち、ＳｉＧｅ層を厚く
積む程、研磨前の表面ラフネスは悪化してしまい、削り
代をより多く設定しなければならないという不都合があ
った。例えば、Ｇｅ組成比を０から０．３まで漸次増加
させた傾斜組成層上に膜厚を変えてＧｅ組成比０．３の
緩和層を成膜し、その表面ラフネスをＲＭＳ値として測
定した場合、図７に示すように、緩和層の膜厚が厚いほ
どＲＭＳ値が高くなっていることがわかる。また、Ｒａ
ｍａｎ分光により決定したＳｉＧｅ緩和層の緩和係数
は、図８に示すように、いずれの膜厚の緩和層も十分に
緩和していることがわかる。なお、緩和係数はＳｉＧｅ
が完全に緩和した時を１００％とし、Ｓｉと同じ格子定
数に歪んだときを０％として、エピタキシャル膜の緩和
の度合いを表す係数である。さらに、Ｇｅ組成比０．３
の緩和層を１．５μｍ成膜したサンプルを研磨したとき
と、０．７５μｍ成膜したサンプルを研磨したときとの
研磨量とラフネス（ＲＭＳ値）との関係を、図９に示
す。この図からも分かるように、ラフネスは研磨量と共
に飽和し、到達ラフネスはほぼ同じ値となる。以上の結
果から、ＳｉＧｅ層を厚く積んで削り代とする方法は、
ＳｉＧｅ層が厚いほど削り代を多く必要とするので、Ｇ
ｅ組成比０．３の緩和層を削り残す際のマージンを考慮
すれば、非常に精密な研磨が要求される。また、傾斜組
成層の所まで削り込んでしまうと、例えば、その上にＧ
ｅ組成比０．３のＳｉＧｅ層を成膜した場合、格子定数
の違いに起因する新たな転位が発生する不都合が生じて
しまう。
【０００７】本発明は、前述の課題に鑑みてなされたも
ので、研磨により表面ラフネスを低減する技術で、Ｓｉ
Ｇｅ層の削り代を少なくすることができる半導体基板の
製造方法及び電界効果型トランジスタの製造方法並びに
半導体基板及び電界効果型トランジスタを提供すること
を目的とする。
ので、研磨により表面ラフネスを低減する技術で、Ｓｉ
Ｇｅ層の削り代を少なくすることができる半導体基板の
製造方法及び電界効果型トランジスタの製造方法並びに
半導体基板及び電界効果型トランジスタを提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を
エピタキシャル成長させた半導体基板の製造方法であっ
て、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル
成長するＳｉＧｅ成膜工程と、該ＳｉＧｅ成膜工程後に
前記ＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、
該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧｅ層
の途中まで研磨する研磨工程とを有することを特徴とす
る。
決するために以下の構成を採用した。すなわち、本発明
の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層を
エピタキシャル成長させた半導体基板の製造方法であっ
て、前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル
成長するＳｉＧｅ成膜工程と、該ＳｉＧｅ成膜工程後に
前記ＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜工程と、
該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧｅ層
の途中まで研磨する研磨工程とを有することを特徴とす
る。
【０００９】この半導体基板の製造方法では、ＳｉＧｅ
成膜工程後にＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜
工程と、該Ｓｉ成膜工程後にＳｉ層表面からＳｉＧｅ層
の途中まで研磨する研磨工程とを有するので、ＳｉＧｅ
層の場合と異なりＳｉ層を厚く積んでもラフネスは悪化
せず、Ｓｉ層により十分な削り代を得ることができると
共に少ないＳｉＧｅ層の削り代で良好な表面ラフネスを
得ることができる。
成膜工程後にＳｉＧｅ層上にＳｉ層を成膜するＳｉ成膜
工程と、該Ｓｉ成膜工程後にＳｉ層表面からＳｉＧｅ層
の途中まで研磨する研磨工程とを有するので、ＳｉＧｅ
層の場合と異なりＳｉ層を厚く積んでもラフネスは悪化
せず、Ｓｉ層により十分な削り代を得ることができると
共に少ないＳｉＧｅ層の削り代で良好な表面ラフネスを
得ることができる。
【００１０】また、本発明の半導体基板の製造方法は、
前記研磨工程前に前記Ｓｉ層を８００℃以上の温度で熱
処理するアニール工程を有する技術が採用される。すな
わち、この半導体基板の製造方法では、研磨工程前にＳ
ｉ層を８００℃以上の温度で熱処理するアニール工程を
有するので、最表面のＳｉ原子が表面拡散し、再配置す
る効果により表面ラフネスが低減する。したがって、よ
り表面ラフネスが小さくなったＳｉ層から研磨すること
ができるので、研磨工程でＳｉＧｅ層のより良好な表面
ラフネスを得ることができる。
前記研磨工程前に前記Ｓｉ層を８００℃以上の温度で熱
処理するアニール工程を有する技術が採用される。すな
わち、この半導体基板の製造方法では、研磨工程前にＳ
ｉ層を８００℃以上の温度で熱処理するアニール工程を
有するので、最表面のＳｉ原子が表面拡散し、再配置す
る効果により表面ラフネスが低減する。したがって、よ
り表面ラフネスが小さくなったＳｉ層から研磨すること
ができるので、研磨工程でＳｉＧｅ層のより良好な表面
ラフネスを得ることができる。
【００１１】さらに、本発明の半導体基板の製造方法
は、前記アニール工程において、水素雰囲気中で前記熱
処理を行うことが好ましい。すなわち、この半導体基板
の製造方法では、水素雰囲気中で熱処理を行うので、Ｓ
ｉ原子の再配置効果がより促進されて、さらに表面ラフ
ネスが低減される。
は、前記アニール工程において、水素雰囲気中で前記熱
処理を行うことが好ましい。すなわち、この半導体基板
の製造方法では、水素雰囲気中で熱処理を行うので、Ｓ
ｉ原子の再配置効果がより促進されて、さらに表面ラフ
ネスが低減される。
【００１２】また、本発明の半導体基板の製造方法は、
前記Ｓｉ成膜工程において、前記ＳｉＧｅ層を０．３μ
ｍ以上の膜厚で成膜し、前記Ｓｉ成膜工程において、前
記Ｓｉ層を０．１μｍ以上の膜厚で成膜し、前記研磨工
程において、前記Ｓｉ層表面から０．２μｍ以上の厚さ
を研磨することが好ましい。すなわち、この半導体基板
の製造方法では、ＳｉＧｅ層及びＳｉ層を０．３μｍ以
上及び０．１μｍ以上の膜厚でそれぞれ成膜し、Ｓｉ層
表面から０．２μｍ以上の厚さを研磨することにより、
厚いＳｉ層により十分な削り代が得られると共に、Ｓｉ
Ｇｅ層が十分に残った状態でラフネスの小さい基板を得
ることができる。
前記Ｓｉ成膜工程において、前記ＳｉＧｅ層を０．３μ
ｍ以上の膜厚で成膜し、前記Ｓｉ成膜工程において、前
記Ｓｉ層を０．１μｍ以上の膜厚で成膜し、前記研磨工
程において、前記Ｓｉ層表面から０．２μｍ以上の厚さ
を研磨することが好ましい。すなわち、この半導体基板
の製造方法では、ＳｉＧｅ層及びＳｉ層を０．３μｍ以
上及び０．１μｍ以上の膜厚でそれぞれ成膜し、Ｓｉ層
表面から０．２μｍ以上の厚さを研磨することにより、
厚いＳｉ層により十分な削り代が得られると共に、Ｓｉ
Ｇｅ層が十分に残った状態でラフネスの小さい基板を得
ることができる。
【００１３】また、本発明の半導体基板の製造方法は、
前記ＳｉＧｅ成膜工程において、前記ＳｉＧｅ層のうち
少なくとも一部にＧｅ組成比を表面に向けて漸次増加さ
せた傾斜組成領域を形成することが好ましい。すなわ
ち、この半導体基板の製造方法では、ＳｉＧｅ層のうち
少なくとも一部にＧｅ組成比を表面に向けて漸次増加さ
せた傾斜組成領域を形成するので、傾斜組成領域におい
てＧｅ組成比が漸次増えるために、転位がＳｉＧｅ層に
沿った方向にのび易くなってＳｉＧｅ層中の特に表面側
で転位の密度を抑制することができ、表面ラフネスがよ
り改善される。
前記ＳｉＧｅ成膜工程において、前記ＳｉＧｅ層のうち
少なくとも一部にＧｅ組成比を表面に向けて漸次増加さ
せた傾斜組成領域を形成することが好ましい。すなわ
ち、この半導体基板の製造方法では、ＳｉＧｅ層のうち
少なくとも一部にＧｅ組成比を表面に向けて漸次増加さ
せた傾斜組成領域を形成するので、傾斜組成領域におい
てＧｅ組成比が漸次増えるために、転位がＳｉＧｅ層に
沿った方向にのび易くなってＳｉＧｅ層中の特に表面側
で転位の密度を抑制することができ、表面ラフネスがよ
り改善される。
【００１４】本発明の半導体基板は、Ｓｉ基板上にＳｉ
Ｇｅ層が形成された半導体基板であって、上記本発明の
半導体基板の製造方法により作製されたことを特徴とす
る。すなわち、この半導体基板は、上記本発明の半導体
基板の製造方法により作製されているので、良好な表面
ラフネスを有している。
Ｇｅ層が形成された半導体基板であって、上記本発明の
半導体基板の製造方法により作製されたことを特徴とす
る。すなわち、この半導体基板は、上記本発明の半導体
基板の製造方法により作製されているので、良好な表面
ラフネスを有している。
【００１５】また、本発明の半導体基板の製造方法は、
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成され
た半導体基板の製造方法であって、上記本発明の半導体
基板の製造方法により作製された半導体基板の前記Ｓｉ
Ｇｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳ
ｉ層をエピタキシャル成長することを特徴とする。ま
た、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を
介して歪みＳｉ層が形成された半導体基板であって、上
記本発明の歪みＳｉ層が形成された半導体基板の製造方
法により作製されたことを特徴とする。
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成され
た半導体基板の製造方法であって、上記本発明の半導体
基板の製造方法により作製された半導体基板の前記Ｓｉ
Ｇｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳ
ｉ層をエピタキシャル成長することを特徴とする。ま
た、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を
介して歪みＳｉ層が形成された半導体基板であって、上
記本発明の歪みＳｉ層が形成された半導体基板の製造方
法により作製されたことを特徴とする。
【００１６】これらの半導体基板の製造方法及び半導体
基板では、ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して歪みＳｉ層がエピタキシャル成長されるので、表面
ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪
みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた
集積回路用として好適な半導体基板を得ることができ
る。
基板では、ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介
して歪みＳｉ層がエピタキシャル成長されるので、表面
ラフネスの小さな良質な歪みＳｉ層が得られ、例えば歪
みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた
集積回路用として好適な半導体基板を得ることができ
る。
【００１７】本発明の電界効果型トランジスタの製造方
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉを有する
半導体基板の製造方法により作製された半導体基板の前
記歪みＳｉ層に前記チャネル領域を形成することを特徴
とする。また、本発明の電界効果型トランジスタは、Ｓ
ｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチ
ャネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする。
法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳ
ｉ層にチャネル領域が形成される電界効果型トランジス
タの製造方法であって、上記本発明の歪みＳｉを有する
半導体基板の製造方法により作製された半導体基板の前
記歪みＳｉ層に前記チャネル領域を形成することを特徴
とする。また、本発明の電界効果型トランジスタは、Ｓ
ｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチ
ャネル領域が形成される電界効果型トランジスタであっ
て、上記本発明の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする。
【００１８】これらの電界効果型トランジスタの製造方
法及び電界効果型トランジスタは、上記本発明の歪みＳ
ｉ層を有する半導体基板の製造方法により作製された半
導体基板の歪みＳｉ層にチャネル領域を形成するので、
良好な表面ラフネスの歪みＳｉ層により高特性な電界効
果型トランジスタを高歩留まりで得ることができる。
法及び電界効果型トランジスタは、上記本発明の歪みＳ
ｉ層を有する半導体基板の製造方法により作製された半
導体基板の歪みＳｉ層にチャネル領域を形成するので、
良好な表面ラフネスの歪みＳｉ層により高特性な電界効
果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】以下、本発明に係る第１実施形態
を、図１から図６を参照しながら説明する。
を、図１から図６を参照しながら説明する。
【００２０】図１は、本発明の半導体ウェーハ（半導体
基板）Ｗの断面構造を工程順に示すものであり、この半
導体ウェーハの構造をその製造プロセスと合わせて説明
すると、まず、ＣＺ法等で引上成長して作製されたｐ型
あるいはｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に
示すように、表面に向けて層内のＧｅ組成比を０から
０．３まで漸次増加させた第１のＳｉＧｅ層（傾斜組成
領域）２を、例えば減圧ＣＶＤ法によりエピタキシャル
成長する。
基板）Ｗの断面構造を工程順に示すものであり、この半
導体ウェーハの構造をその製造プロセスと合わせて説明
すると、まず、ＣＺ法等で引上成長して作製されたｐ型
あるいはｎ型Ｓｉ基板１上に、図１の（ａ）及び図２に
示すように、表面に向けて層内のＧｅ組成比を０から
０．３まで漸次増加させた第１のＳｉＧｅ層（傾斜組成
領域）２を、例えば減圧ＣＶＤ法によりエピタキシャル
成長する。
【００２１】次に、第１のＳｉＧｅ層２上に、該第１の
ＳｉＧｅ層２の最終的なＧｅ組成比０．３で一定組成比
の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル
成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピ
タキシャル成長して研磨用Ｓｉ層４を形成する。なお、
各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μ
ｍ、第２のＳｉＧｅ層３が０．７５μｍ、研磨用Ｓｉ層
４が０．２５μｍである。また、上記減圧ＣＶＤ法によ
る成膜は、例えばキャリアガスとしてＨ2を用い、ソー
スガスとしてＳｉＨ4及びＧｅＨ4を用いている。
ＳｉＧｅ層２の最終的なＧｅ組成比０．３で一定組成比
の第２のＳｉＧｅ層３を、緩和層としてエピタキシャル
成長する。さらに、第２のＳｉＧｅ層３上にＳｉをエピ
タキシャル成長して研磨用Ｓｉ層４を形成する。なお、
各層の膜厚は、例えば、第１のＳｉＧｅ層２が１．５μ
ｍ、第２のＳｉＧｅ層３が０．７５μｍ、研磨用Ｓｉ層
４が０．２５μｍである。また、上記減圧ＣＶＤ法によ
る成膜は、例えばキャリアガスとしてＨ2を用い、ソー
スガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２２】上記研磨用Ｓｉ層４の厚さを変えて成膜し
た場合のＲＭＳ値及びＲａｍａｎ分光により決定した第
２のＳｉＧｅ層３の緩和係数を、図３及び図４に示す。
すなわち、上記成膜直後のウェーハは、その表面にクロ
スハッチ、すなわち数μｍ周期で数十ｎｍの大きな凹凸
が生じているが、研磨用Ｓｉ層４を厚く積んでも、図４
に示すように、ラフネスは悪化しない。また、第２のＳ
ｉＧｅ層３は、図５に示すように、いずれも十分に緩和
していることが分かる。
た場合のＲＭＳ値及びＲａｍａｎ分光により決定した第
２のＳｉＧｅ層３の緩和係数を、図３及び図４に示す。
すなわち、上記成膜直後のウェーハは、その表面にクロ
スハッチ、すなわち数μｍ周期で数十ｎｍの大きな凹凸
が生じているが、研磨用Ｓｉ層４を厚く積んでも、図４
に示すように、ラフネスは悪化しない。また、第２のＳ
ｉＧｅ層３は、図５に示すように、いずれも十分に緩和
していることが分かる。
【００２３】クロスハッチを取り除くため、次に、ＣＭ
Ｐにより研磨用Ｓｉ層４表面から第２のＳｉＧｅ層３の
途中まで、図１の（ｂ）に示すように、研磨を行い、ラ
フネスを低減しておく。例えば、研磨量を０．５μｍと
し、第２のＳｉＧｅ層３が十分に残った状態とする。こ
のとき、研磨量とＲＭＳ値との関係から、図４に示すよ
うに、研磨量０．５μｍでは、十分にラフネスが小さい
基板が得られる。
Ｐにより研磨用Ｓｉ層４表面から第２のＳｉＧｅ層３の
途中まで、図１の（ｂ）に示すように、研磨を行い、ラ
フネスを低減しておく。例えば、研磨量を０．５μｍと
し、第２のＳｉＧｅ層３が十分に残った状態とする。こ
のとき、研磨量とＲＭＳ値との関係から、図４に示すよ
うに、研磨量０．５μｍでは、十分にラフネスが小さい
基板が得られる。
【００２４】さらに、研磨後の第２のＳｉＧｅ層３上
に、図１の（ｃ）に示すように、Ｓｉをエピタキシャル
成長して歪みＳｉ層５を１５〜２２ｎｍの膜厚で形成し
て、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷ
を作製する。この半導体ウェーハＷの歪みＳｉ層５表面
におけるラフネスを測定した結果、上記研磨直後とほぼ
同じ値が得られた。
に、図１の（ｃ）に示すように、Ｓｉをエピタキシャル
成長して歪みＳｉ層５を１５〜２２ｎｍの膜厚で形成し
て、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷ
を作製する。この半導体ウェーハＷの歪みＳｉ層５表面
におけるラフネスを測定した結果、上記研磨直後とほぼ
同じ値が得られた。
【００２５】このように本実施形態の半導体ウェーハＷ
では、第２のＳｉＧｅ層３の成膜後に第２のＳｉＧｅ層
３上に研磨用Ｓｉ層４を成膜し、さらに該研磨用Ｓｉ層
４の成膜後に研磨用Ｓｉ層４表面から第２のＳｉＧｅ層
３の途中まで研磨するので、研磨用Ｓｉ層４により十分
な削り代を得ることができると共に、第２のＳｉＧｅ層
３の少ない削り代で良好な表面ラフネスを得ることがで
きる。
では、第２のＳｉＧｅ層３の成膜後に第２のＳｉＧｅ層
３上に研磨用Ｓｉ層４を成膜し、さらに該研磨用Ｓｉ層
４の成膜後に研磨用Ｓｉ層４表面から第２のＳｉＧｅ層
３の途中まで研磨するので、研磨用Ｓｉ層４により十分
な削り代を得ることができると共に、第２のＳｉＧｅ層
３の少ない削り代で良好な表面ラフネスを得ることがで
きる。
【００２６】なお、第２のＳｉＧｅ層３及び研磨用Ｓｉ
層４を０．３μｍ以上及び０．１μｍ以上の膜厚でそれ
ぞれ成膜し、研磨用Ｓｉ層４表面から０．２μｍ以上の
厚さを研磨することにより、厚いＳｉ層により十分な削
り代が得られると共に、第２のＳｉＧｅ層３が十分に残
った状態でラフネスの小さい基板を得ることができる。
層４を０．３μｍ以上及び０．１μｍ以上の膜厚でそれ
ぞれ成膜し、研磨用Ｓｉ層４表面から０．２μｍ以上の
厚さを研磨することにより、厚いＳｉ層により十分な削
り代が得られると共に、第２のＳｉＧｅ層３が十分に残
った状態でラフネスの小さい基板を得ることができる。
【００２７】次に、本発明の上記半導体ウェーハＷを用
いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その
製造プロセスと合わせて図６を参照して説明する。
いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その
製造プロセスと合わせて図６を参照して説明する。
【００２８】図６は、本発明の電界効果型トランジスタ
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲ
ート酸化膜６及びゲートポリシリコン膜７を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜７上にゲート電極（図示略）をパターニングし
て形成する。
の概略的な構造を示すものであって、この電界効果型ト
ランジスタを製造するには、上記の製造工程で作製した
半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ2のゲ
ート酸化膜６及びゲートポリシリコン膜７を順次堆積す
る。そして、チャネル領域となる部分上のゲートポリシ
リコン膜７上にゲート電極（図示略）をパターニングし
て形成する。
【００２９】次に、ゲート酸化膜６もパターニングして
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層５及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
ゲート電極下以外の部分を除去する。さらに、ゲート電
極をマスクに用いたイオン注入により、歪みＳｉ層５及
び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域
Ｓ及びドレイン領域Ｄを自己整合的に形成する。この
後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及
びドレイン電極（図示略）をそれぞれ形成して、歪みＳ
ｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦ
ＥＴが製造される。
【００３０】このように作製されたＭＯＳＦＥＴでは、
上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層
５にチャネル領域が形成されるので、表面ラフネスが低
減された良質な歪みＳｉ層５により高特性なＭＯＳＦＥ
Ｔを高歩留まりで得ることができる。
上記製法で作製された半導体ウェーハＷ上の歪みＳｉ層
５にチャネル領域が形成されるので、表面ラフネスが低
減された良質な歪みＳｉ層５により高特性なＭＯＳＦＥ
Ｔを高歩留まりで得ることができる。
【００３１】次に、本発明に係る第２実施形態を、図７
を参照しながら説明する。
を参照しながら説明する。
【００３２】第２実施形態と第１実施形態との異なる点
は、第１実施形態では研磨用Ｓｉ層４を成膜後にそのま
ま研磨用Ｓｉ層４を研磨処理しているのに対し、第２実
施形態では、図７の（ａ）に示すように、研磨用Ｓｉ層
４を成膜した後、図７の（ｂ）に示すように、この状態
の基板を水素雰囲気中において８００℃以上の温度（例
えば、１０００℃１０分）で熱処理して研磨用Ｓｉ層４
をアニール処理し、その後に、図７の（ｃ）に示すよう
に、第１実施形態と同様に研磨処理を行う点である。
は、第１実施形態では研磨用Ｓｉ層４を成膜後にそのま
ま研磨用Ｓｉ層４を研磨処理しているのに対し、第２実
施形態では、図７の（ａ）に示すように、研磨用Ｓｉ層
４を成膜した後、図７の（ｂ）に示すように、この状態
の基板を水素雰囲気中において８００℃以上の温度（例
えば、１０００℃１０分）で熱処理して研磨用Ｓｉ層４
をアニール処理し、その後に、図７の（ｃ）に示すよう
に、第１実施形態と同様に研磨処理を行う点である。
【００３３】すなわち、本実施形態では、研磨工程前に
研磨用Ｓｉ層４を水素雰囲気中において８００℃以上の
温度で熱処理するので、最表面のＳｉ原子が表面拡散
し、再配置する効果により表面ラフネスが低減する。し
たがって、より表面ラフネスが小さくなった研磨用Ｓｉ
層４を研磨することになるので、研磨工程でより表面ラ
フネスが小さい第２のＳｉＧｅ層３を得ることができ
る。
研磨用Ｓｉ層４を水素雰囲気中において８００℃以上の
温度で熱処理するので、最表面のＳｉ原子が表面拡散
し、再配置する効果により表面ラフネスが低減する。し
たがって、より表面ラフネスが小さくなった研磨用Ｓｉ
層４を研磨することになるので、研磨工程でより表面ラ
フネスが小さい第２のＳｉＧｅ層３を得ることができ
る。
【００３４】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。
【００３５】例えば、上記実施形態では、研磨方法とし
てＳｉウェーハの仕上げ研磨におけるＣＭＰ技術を用い
たが、その他の研磨手段を用いても構わない。例えば、
多層配線技術等におけるＣＭＰ技術やイオンスパッタ法
等による研磨手段でも良い。また、上記実施形態では、
削り代となる研磨用Ｓｉ層が単結晶膜であるが、多結晶
膜であっても構わない。また、緩和層である第２のＳｉ
Ｇｅ層はＧｅ組成比０．３としたが、目的に応じてＧｅ
組成比が０．０５から１（５％Ｇｅから１００％Ｇｅ）
までの値に設定しても構わない。
てＳｉウェーハの仕上げ研磨におけるＣＭＰ技術を用い
たが、その他の研磨手段を用いても構わない。例えば、
多層配線技術等におけるＣＭＰ技術やイオンスパッタ法
等による研磨手段でも良い。また、上記実施形態では、
削り代となる研磨用Ｓｉ層が単結晶膜であるが、多結晶
膜であっても構わない。また、緩和層である第２のＳｉ
Ｇｅ層はＧｅ組成比０．３としたが、目的に応じてＧｅ
組成比が０．０５から１（５％Ｇｅから１００％Ｇｅ）
までの値に設定しても構わない。
【００３６】また、上記実施形態の半導体ウェーハの歪
みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わな
い。また、上記実施形態では、ＭＯＳＦＥＴ用の基板と
してＳｉＧｅ層を有する半導体ウェーハを作製したが、
他の用途に適用する基板としても構わない。例えば、本
発明の半導体基板の製造方法及び半導体基板を太陽電池
や光素子用の基板に適用してもよい。すなわち、上述し
た各実施形態のＳｉ基板上に最表面で６５％から１００
％Ｇｅあるいは１００％Ｇｅとなるように第１のＳｉＧ
ｅ層及び第２のＳｉＧｅ層を成膜し、上記酸化膜形成、
酸化膜除去及び仕上げ研磨した表面上にＩｎＧａＰ（イ
ンジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ
素）やＡｌＧａＡｓ（アルミガリウムヒ素）を成膜する
ことで、太陽電池や光素子用基板を作製してもよい。こ
の場合、良好な表面ラフネスで高特性の太陽電池用基板
が得られる。
みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わな
い。また、上記実施形態では、ＭＯＳＦＥＴ用の基板と
してＳｉＧｅ層を有する半導体ウェーハを作製したが、
他の用途に適用する基板としても構わない。例えば、本
発明の半導体基板の製造方法及び半導体基板を太陽電池
や光素子用の基板に適用してもよい。すなわち、上述し
た各実施形態のＳｉ基板上に最表面で６５％から１００
％Ｇｅあるいは１００％Ｇｅとなるように第１のＳｉＧ
ｅ層及び第２のＳｉＧｅ層を成膜し、上記酸化膜形成、
酸化膜除去及び仕上げ研磨した表面上にＩｎＧａＰ（イ
ンジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ
素）やＡｌＧａＡｓ（アルミガリウムヒ素）を成膜する
ことで、太陽電池や光素子用基板を作製してもよい。こ
の場合、良好な表面ラフネスで高特性の太陽電池用基板
が得られる。
【００３７】
【発明の効果】本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、ＳｉＧｅ成膜工程後にＳｉＧｅ層上にＳｉ層を成膜
するＳｉ成膜工程と、該Ｓｉ成膜工程後にＳｉ層表面か
らＳｉＧｅ層の途中まで研磨する研磨工程とを有するの
で、Ｓｉ層により十分な削り代を得ることができると共
に少ないＳｉＧｅ層の削り代で良好な表面ラフネスを得
ることができ、生産性に優れた基板を得ることができ
る。さらに、このＳｉＧｅ層上に歪みＳｉ層を形成すれ
ば、表面ラフネスの小さな良質な歪みＳｉ層が得られ、
例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等
を用いた集積回路用として好適な半導体基板を得ること
ができる。
本発明の半導体基板及び半導体基板の製造方法によれ
ば、ＳｉＧｅ成膜工程後にＳｉＧｅ層上にＳｉ層を成膜
するＳｉ成膜工程と、該Ｓｉ成膜工程後にＳｉ層表面か
らＳｉＧｅ層の途中まで研磨する研磨工程とを有するの
で、Ｓｉ層により十分な削り代を得ることができると共
に少ないＳｉＧｅ層の削り代で良好な表面ラフネスを得
ることができ、生産性に優れた基板を得ることができ
る。さらに、このＳｉＧｅ層上に歪みＳｉ層を形成すれ
ば、表面ラフネスの小さな良質な歪みＳｉ層が得られ、
例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等
を用いた集積回路用として好適な半導体基板を得ること
ができる。
【００３８】また、本発明の電界効果型トランジスタ及
び電界効果型トランジスタの製造方法によれば、上記本
発明の半導体基板又は上記本発明の半導体基板の製造方
法により作製された半導体基板の前記歪みＳｉ層に前記
チャネル領域が形成されるので、良好な表面ラフネスで
良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留
まりで得ることができる。
び電界効果型トランジスタの製造方法によれば、上記本
発明の半導体基板又は上記本発明の半導体基板の製造方
法により作製された半導体基板の前記歪みＳｉ層に前記
チャネル領域が形成されるので、良好な表面ラフネスで
良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留
まりで得ることができる。
【図１】 本発明に係る第１実施形態における半導体基
板を工程順に示す断面図である。
板を工程順に示す断面図である。
【図２】 本発明に係る第１実施形態における第１のＳ
ｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成
比を示すグラフである。
ｉＧｅ層及び第２のＳｉＧｅ層の膜厚に対するＧｅ組成
比を示すグラフである。
【図３】 本発明に係る第１実施形態において、研磨用
Ｓｉ層の膜厚に対するＲＭＳ値を示すグラフである。
Ｓｉ層の膜厚に対するＲＭＳ値を示すグラフである。
【図４】 本発明に係る第１実施形態において、研磨用
Ｓｉ層の膜厚に対するＳｉＧｅ層の緩和係数を示すグラ
フである。
Ｓｉ層の膜厚に対するＳｉＧｅ層の緩和係数を示すグラ
フである。
【図５】 本発明に係る第１実施形態において、研磨量
に対するＲＭＳ値を示すグラフである。
に対するＲＭＳ値を示すグラフである。
【図６】 本発明に係る第１実施形態におけるＭＯＳＦ
ＥＴを示す概略的な断面図である。
ＥＴを示す概略的な断面図である。
【図７】 本発明に係る第２実施形態における半導体基
板を工程順に示す断面図である。
板を工程順に示す断面図である。
【図８】 本発明に係る従来例において、ＳｉＧｅ層の
膜厚に対するＲＭＳ値を示すグラフである。
膜厚に対するＲＭＳ値を示すグラフである。
【図９】 本発明に係る従来例において、ＳｉＧｅ層の
膜厚に対するＳｉＧｅの緩和係数を示すグラフである。
膜厚に対するＳｉＧｅの緩和係数を示すグラフである。
【図１０】 本発明に係る従来例において、ＳｉＧｅ層
の研磨量に対するＲＭＳ値を示すグラフである。
の研磨量に対するＲＭＳ値を示すグラフである。
１ Ｓｉ基板
２ 第１のＳｉＧｅ層（傾斜組成領域）
３ 第２のＳｉＧｅ層
４ 研磨用Ｓｉ層
５ 歪みＳｉ層
６ ＳｉＯ2ゲート酸化膜
７ ゲートポリシリコン膜
Ｓ ソース領域
Ｄ ドレイン領域
Ｗ 半導体ウェーハ（半導体基板）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/161 Ｈ０１Ｌ 29/80 Ｈ
29/778 Ｂ
29/812
(72)発明者 塩野 一郎
埼玉県さいたま市北袋町１丁目297番地
三菱マテリアル株式会社総合研究所内
Ｆターム(参考） 5F045 AA06 AB01 AB02 AF03 CA15
DA52 DA58
5F052 JA01 KA01 KA05
5F102 GB01 GC01 GD01 GD10 GJ03
GL02 GL03 GL08 GL09 GL16
GQ01 HC01 HC21
5F140 AA01 AC28 BA01 BA05 BA17
BB18 BC00 BC12 BF01 BF04
BG27 BG37 BK13 CE05 CE07
Claims (10)
- 【請求項１】 Ｓｉ基板上にＳｉＧｅ層をエピタキシャ
ル成長させた半導体基板の製造方法であって、 前記Ｓｉ基板上に前記ＳｉＧｅ層をエピタキシャル成長
するＳｉＧｅ成膜工程と、 該ＳｉＧｅ成膜工程後に前記ＳｉＧｅ層上にＳｉ層を成
膜するＳｉ成膜工程と、 該Ｓｉ成膜工程後に前記Ｓｉ層表面から前記ＳｉＧｅ層
の途中まで研磨する研磨工程とを有することを特徴とす
る半導体基板の製造方法。 - 【請求項２】 請求項１に記載の半導体基板の製造方法
において、 前記ＳｉＧｅ成膜工程は、前記ＳｉＧｅ層を０．３μｍ
以上の膜厚で成膜し、 前記Ｓｉ成膜工程は、前記Ｓｉ層を０．１μｍ以上の膜
厚で成膜し、 前記研磨工程は、前記Ｓｉ層表面から０．２μｍ以上の
厚さを研磨することを特徴とする半導体基板の製造方
法。 - 【請求項３】 請求項１又は２に記載の半導体基板の製
造方法において、 前記研磨工程前に前記Ｓｉ層を８００℃以上の温度で熱
処理するアニール工程を有することを特徴とする半導体
基板の製造方法。 - 【請求項４】 請求項３に記載の半導体基板の製造方法
において、 前記アニール工程は、水素雰囲気中で前記熱処理を行う
ことを特徴とする半導体基板の製造方法。 - 【請求項５】 請求項１から４のいずれかに記載の半導
体基板の製造方法において、 前記ＳｉＧｅ成膜工程は、前記ＳｉＧｅ層のうち少なく
とも一部にＧｅ組成比を表面に向けて漸次増加させた傾
斜組成領域を形成することを特徴とする半導体基板の製
造方法。 - 【請求項６】 Ｓｉ基板上にＳｉＧｅ層を介して歪みＳ
ｉ層が形成された半導体基板の製造方法であって、 請求項１から５のいずれかに記載の半導体基板の製造方
法により作製された半導体基板の前記ＳｉＧｅ層上に直
接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタ
キシャル成長することを特徴とする半導体基板の製造方
法。 - 【請求項７】 ＳｉＧｅ層上にエピタキシャル成長され
た歪みＳｉ層にチャネル領域が形成される電界効果型ト
ランジスタの製造方法であって、 請求項６に記載の半導体基板の製造方法により作製され
た半導体基板の前記歪みＳｉ層に前記チャネル領域を形
成することを特徴とする電界効果型トランジスタの製造
方法。 - 【請求項８】 Ｓｉ基板上にＳｉＧｅ層が形成された半
導体基板であって、 請求項１から５のいずれかに記載の半導体基板の製造方
法により作製されたことを特徴とする半導体基板。 - 【請求項９】 Ｓｉ基板上にＳｉＧｅ層を介して歪みＳ
ｉ層が形成された半導体基板であって、 請求項６に記載の半導体基板の製造方法により作製され
たことを特徴とする半導体基板。 - 【請求項１０】 ＳｉＧｅ層上にエピタキシャル成長さ
れた歪みＳｉ層にチャネル領域が形成される電界効果型
トランジスタであって、 請求項７に記載の電界効果型トランジスタの製造方法に
より作製されたことを特徴とする電界効果型トランジス
タ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001342485A JP4325139B2 (ja) | 2001-11-07 | 2001-11-07 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001342485A JP4325139B2 (ja) | 2001-11-07 | 2001-11-07 | 半導体基板の製造方法及び電界効果型トランジスタの製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186312A (ja) * | 2004-12-27 | 2006-07-13 | Memc Electron Materials Inc | 内部ゲッタリングされたヘテロエピタキシャル半導体ウエハ及びその製造方法 |
| JP2007506290A (ja) * | 2003-09-23 | 2007-03-15 | インテル コーポレイション | 絶縁構造部上の半導体チャンネル |
| WO2008013032A1 (fr) * | 2006-07-25 | 2008-01-31 | Shin-Etsu Handotai Co., Ltd. | Procédé de fabrication d'un substrat semi-conducteur |
| JP2010045362A (ja) * | 2004-06-11 | 2010-02-25 | Soi Tec Silicon On Insulator Technologies | ウェーハおよびウェーハの製造方法 |
| JP2010267969A (ja) * | 2009-05-13 | 2010-11-25 | Siltronic Ag | おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法 |
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|---|---|---|---|---|
| DE102005053469A1 (de) | 2005-07-13 | 2007-02-08 | Perkinelmer Optoelectronics Gmbh & Co.Kg | Blitzlampenaufnahme, Blitzlampenaufbau, Sockel, elektrisches Gerät |
-
2001
- 2001-11-07 JP JP2001342485A patent/JP4325139B2/ja not_active Expired - Fee Related
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| JP2010267969A (ja) * | 2009-05-13 | 2010-11-25 | Siltronic Ag | おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法 |
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