JP2003174161A

JP2003174161A - 半導体装置

Info

Publication number: JP2003174161A
Application number: JP2001371257A
Authority: JP
Inventors: Yoshihiko Kanzawa; 好彦神澤; Toru Saito; 徹齋藤; Akira Asai; 明浅井; Teruto Onishi; 照人大西
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-12-05
Filing date: 2001-12-05
Publication date: 2003-06-20

Abstract

(57)【要約】【課題】本発明は、Ｃを含有するＩＶ属結晶を用いた
半導体デバイスの構造及び製造方法を提供する事を目的
とする。【解決手段】Ｓｉ基板内に埋め込み酸化物を形成し、
この上のＳｉ上に、ＳｉＧｅＣ結晶を堆積する事で、Ｍ
ＯＳトランジスタの性能を向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特にCを含有するＩＶ族元素結晶層を用いた半導体
装置の構造に関するものである。

【０００２】

【従来の技術】Ｓｉ単結晶を使った半導体デバイスが多
機能性、高速性を次々と実現してきたのは、主として素
子の微細化によるところが大きい。当然ながら、今後も
デバイスの性能向上のためには、更なる微細化を進める
必要があるが、デバイスの微細化を今以上に進めるに
は、技術的に乗り越えなければならない課題が多く存在
し、困難である事が予想される。さらに、いくら微細化
を行っても、デバイスの最高性能は、Ｓｉ単結晶結晶の
という材料のもつ物理的特性（例えば、移動度）によっ
て制約をうける。つまり、Ｓｉ単結晶結晶という材料を
使う限り、飛躍的にデバイス性能を向上させるのは難し
いと言える。

【０００３】そこで、近年、バルクＳｉ結晶以外の材料
を導入し、デバイス特性の向上をはかろうという試みが
行われている。このような取り組みの代表例が、シリコ
ンとゲルマニウムからなる混晶Ｓｉ_1-xＧｅ_x（０＜ｘ＜
１）とSiのヘテロ接合のデバイスへの応用である。Ｓｉ
_1-xＧｅ_x結晶は、キャリアの移動度が高く、バイポーラ
トランジスタのベース領域や、正孔をキャリアとしたMO
Sトランジスタのチャネル領域に応用した場合、大きな
性能向上を図る事が出来る。しかしながら、SiとＳｉ
_1-xＧｅ_x結晶のヘテロ構造では、バンドのオフセット
が、ＳiGe結晶の価電子帯だけにしか現れず、ｐ型のＭ
ＯＳトランジスタしか作製できない。つまり、逆に言え
ば、SiとＳｉ_1-xＧｅ_xのヘテロ構造を用いた場合、ｎ型
のMOSトランジスタを形成できない。

【０００４】そこで、近年、ｎ型のＭＯＳトランジスタ
のチャネル材料として、歪Si結晶や、SiとGeとCからな
る混晶半導体Ｓｉ_1-x-yＧｅ_xC_y（０＜ｘ＜１、０＜ｙ＜
１）や、SiとCの混晶Ｓｉ_1-yＣ_y（０＜ｙ＜１）等の新
規材料のデバイスへの応用である。以下、個別に説明を
行なう。

【０００５】（従来技術１）まず、歪Siであるが、これ
はSi結晶に引っ張り応力を与えて、結晶の伝導帯のバン
ド縮退を解き、intevalley scattering と呼ばれる電子
の散乱を低減する事によって、電子の移動度を向上させ
ようというアプローチである。これは、図2に示すよう
な構造を用いて通常形成されている。つまり、バルクSi
結晶基板の上に厚いＳｉ_1-xＧｅ_x結晶層を堆積し、その
上にSi結晶を堆積することで作製されている。Ｓｉ_1-x
Ｇｅ_x結晶はSiよりも大きな格子定数を持つ結晶である
ので、基板平面内の格子をSiに整合させずに成長する
と、Siの格子定数よりも大きな格子定数をもつ基板がで
きる。そしてこのＳｉ_1-xＧｅ_x結晶の上にSi結晶をエピ
タキシャルに堆積すると、このSiの平面方向の格子間隔
は、緩和したＳｉ_1-xＧｅ_x結晶の格子間隔と一致し、引
っ張り応力を受ける形になり、歪Siが作製できる。

【０００６】次に、Ｓｉ_1-x-yＧｅ_xC_yやＳｉ_1-yＣ_yの新
規材料を用いる場合について説明する。

【０００７】（従来技術２）まず、Ｓｉ_1-x-yＧｅ_xC_y結
晶であるが、この結晶では、Ｃは、ＳｉやＧｅに比べて
原子半径の小さな元素であり、原理的には、Siよりも小
さな格子定数を持つ結晶の作製が可能となる。このよう
な結晶は、Si基板上にエピタキシャルに成長させると、
水平方向に引っ張り応力をうけた形で歪む。そして、Ge
が数十%、C数パーセント以上でかつ、引っ張り応力を受
けた状態でＳｉ_1-x-yＧｅ_xC_y結晶をSi上に成長させる
と、Ｓｉ_1-x-yＧｅ_xC_y結晶の価電子帯と伝導帯の両方に
バンドオフセットを生じさせる事ができると言われてい
る。この場合は、キャリアの閉じこめは、伝導帯と価電
子帯のいずれでもおこり、p型MOSトランジスタのみなら
ずｎ型MOSトランジスタのチャネルにも応用可能とな
る。

【０００８】（従来技術３）次に、Ｓｉ_1-yＣ_yの場合で
あるが、この結晶では、Siよりも原子半径の小さなCが
結晶中に混入されている事から、Si上にエピタキシャル
に成長すると、引っ張り応力を受けた状態で結晶成長が
起こる。すると、上記の歪Siと同様に、結晶が歪む事で
結晶の対称性が崩れ、intervalley scatteringと呼ばれ
る電子の散乱の確率が低下し、その結果、移動度向上す
るといわれている。この電子の散乱の抑制効果は、歪が
大きいほど大きくなると考えられる。従って、Cの濃度
を出来るだけ高くするのが望ましい。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来技術は次のような課題を有していた。

【００１０】「従来技術１」には、以下のような課題が
あった。すなわち、Siに格子整合させないようにＳｉ
_1-xＧｅ_x結晶を成長させると、図２に模式的に示したよ
うに貫通転位と呼ばれる大きな欠陥の発生する。そして
状況によっては、この貫通転移が歪Si結晶4の中にまで
入り込み、歪Si層にも欠陥を形成する要因となる。当
然、このような欠陥は、デバイス特性の向上を妨げる要
因となるため、できるだ避けなければならない。そこ
で、貫通転位の密度を低減する構造として、Ｓｉ_1-xＧ
ｅ_x結晶中のGe濃度を階段的、もしくは傾斜的に変化さ
せたに構造が良く用いられているが、いずれの場合も転
位密度を下げるには、数μm以上のかなり厚いＳｉ_1-xＧ
ｅ_x結晶を堆積する必要がある。当然ながら、この厚い
緩和バッファ層の製造には、長時間の結晶成長が必要で
あり、基板製造の低コスト化は難しくなる。

【００１１】「従来技術２」には、以下のような課題が
あった。すなわち、C原子を数％以上の高濃度で結晶中
に混入させるのは困難である。実際に我々は、超高真空
化学気相堆積法(UHV-CVD法)によって、Ｓｉ_1-x-yＧｅ_xC
_y結晶を作製した場合、どの程度のCを結晶中に混入でき
るかを調べた。実験は、Ｓｉ_1-x-yＧｅ_xC_y結晶の原料と
して、ジシラン(Si₂H₆)、ゲルマン(GeH₄)、モノメチル
シラン（SiH₃CH₃）ガスを用いて行なった。その結果を
図３に示す。この図では横軸にGe濃度を、縦軸に格子位
置に混入できる最大のC濃度をとっている。一般にＳｉ
_1-x-yＧｅ_xC_y結晶では、格子位置に入るC濃度を高くす
るためには、成長温度を低く、Si₂H₆ガスの圧力を高く
すれば効果的と言われており、確かに、このような取り
組みで、格子位置に入るC濃度の最大値は向上してい
る。例えばGeを30%含む結晶の場合、成長温度を490℃か
ら470℃に下げる事でC濃度が約0.2%に向上し（図中の黒
丸と黒四角の比較）、Si₂H₆ガスの圧力を倍にする事で
0.1%程度向上している（図中の黒丸と黒三角の比較）。
しかし、この図を見ると、Ge濃度が13%程度の所を見る
と、成長温度の低温化や、Si₂H₆ガス圧力上昇による効
果は、ほとんど見られていない。この事は、Siが主成分
のIV族元素混晶系において、C原子を2%程度までしか混
入できない事を示している。2%程度のC濃度では、上記
の伝導帯におけるバンドオフセットの発生はそれほど期
待できず、ｎ型MOSトランジスタのチャネルに応用して
も、それほど大きな性能の向上は図れない。

【００１２】「従来技術３」には、以下のような課題が
あった。すなわち、図3の実験結果を外挿すると、Ge濃
度が0%のＳｉ_1-yＣ_y結晶の場合でも、おそらく、2%程度
までのC混入しか出来ないと推測される。つまり、Ｓｉ
_1-yＣ_yをチャネルに用いたｎ型MOSでは、C混入の上限値
が性能を律速する結果となってしまう。

【００１３】

【課題を解決するための手段】上記の問題を解決するた
めに、本発明では、局所埋め込み酸化物によって引っ張
り応力を受けたSi上に、Cを含有するIV族元素混晶を堆
積する事で、低いC濃度で大きな引っ張り応力を受けたI
V族元素混晶を作製し、この混晶をチャネルに用いたMOS
トランジスタに応用する方法を提案する。

【００１４】

【発明の実施の形態】ここではまず、第一の発明の実施
の形態として、シリコン単結晶より小さな格子定数を持
つ結晶層としてＳｉ_1-yＣ_yを用いる場合について、図3
のAからFを参照して説明する。

【００１５】まず図３Aのように、基板３０１上に熱酸
化膜３０２を約20nm程度形成する。この熱酸化膜は、こ
の後に続く注入による結晶表面のダメージを抑制するた
めに必要である。その後、堆積酸化膜３０３を堆積し、
一部を開口する。この状態で酸素イオンを注入する。酸
素イオン注入の条件としては、例えば、３０ｋｅＶでド
ーズ量２×１０¹⁷／ｃｍ²する。これにより、開口され
た領域に、酸素注入層３０４が形成される。なお、上述
の注入条件では、基板の表面より１００ｎｍ程度の所に
最も酸素濃度が高い領域が形成されている。

【００１６】次に、堆積酸化膜３０３と熱酸化膜３０２
を除去後、たとえば、１２００℃、N₂雰囲気中で１０分
間熱アニールする。これにより、基板内部に酸化層３０
５が形成される（図３Ｂ）。この時、酸化層３０５の最
上部と基板表面までの距離は約５０ｎｍ程度となる。Ｓ
ｉの酸化物の体積は、Ｓｉ結晶の約２倍あるため、図３
Ｂに示したように、埋め込み酸化層３０５の上部が少し
盛り上がった形になり、結果として、Ｓｉが水平方向引
っ張られた状態になる。以下、この状態の結晶を引っ張
り応力を受けたSi層３０６と呼ぶ。今回の埋め込み酸化
層の作製条件では、Ｓｉ酸化層上のＳｉは０．１〜０．
２％程度格子が伸びた状態が実現できる。

【００１７】次に、図３Ｃのように、この結晶表面上
に、Ｃを含有するＩＶ族結晶の成長を行う。ここでは、
結晶成長方法として例えば、ＵＨＶ−ＣＶＤ法を用いる
方法について説明する。埋め込み酸化層が形成された状
態での基板（図３Ｂ）を洗浄し、表面酸化膜を除去後、
ＵＨＶ−ＣＶＤ装置に導入する。そして一旦装置内を２
×１０^-9Ｔｏｒｒ程度まで真空引きし、基板を５３０℃
に加熱する。この状態で、ジシランガス（Ｓｉ₂Ｈ₆）を
７×１０^-5Ｔｏｒｒ（1Torr=133.322Pa）、モノメチル
シランガス（ＳｉＨ₃ＣＨ₃）を８×１０^-6Ｔｏｒｒの状
態になるように原料ガスを１５分間流す。するとＣ濃度
が１％程度のＳｉ_1-yＣ_y結晶３０７が１５ｎｍ成長す
る。引き続き、基板の温度を６００℃程度まで上昇さ
せ、Ｓｉ₂Ｈ₆ガスの圧力が成長室内で７×１０^-5Ｔｏｒ
ｒになるように調整してＳｉ₂Ｈ₆ガスを２分間流し、１
５ｎｍ程度のＳｉキャップ層３０８の成長を行う。Ｓｉ
キャップ層３０８は、以下の工程において、良質なゲー
ト酸化膜を得るためと、Ｓｉ_1-yＣ_y結晶層３０７から抜
け出たＣ原子がプロセス装置内部を汚染をするのを防ぐ
ために必要である。

【００１８】この後、図３Ｄに示すように、Ｓｉキャッ
プ層３０８の一部を熱酸化し、１０ｎｍ程度の熱酸化層
３０９を形成する。この酸化膜は、ＭＯＳトランジスタ
のゲート酸化膜の役割を果たす。なお、この酸化の結果
及び洗浄等のプロセスにより、Siキャップ層の膜厚は、
図３Ｄの状態ではおよそ5nmとなっている。

【００１９】最後に、ポリシリコンからなるゲート３１
０を作製し、その他のＭＯＳトランジスタに必要な電極
等の形成を行う。具体的には、BF₂を注入して、ソース
３１１およびドレイン３１２領域を形成する。そして、
絶縁層３１３を形成後、ゲート電極３１４、ソース電極
３１５、ドレイン電極３１６を形成する。

【００２０】以上の工程によって、大きな引っ張り応力
を受けたＳｉ_1-yＣ_y層をチャネルとして利用するＭＯＳ
トランジスタが形成できる。なお、上述の説明では、Ｓ
ｉよりも小さな格子定数を持つ結晶として、Ｓｉ_1-yＣ_y
の場合について説明したが、これ以外に、ｙ＞〜８ｘ程
度の組成のＳｉ_1-x-yＧｅ_xC_y結晶でも同様の効果が期待
できる（Ｓｉ_1-x-yＧｅ_xC_y結晶では、ｙ＞〜８ｘ程度で
Ｓｉよりも格子定数が小さくなる）。また、上記では、
チャネルとなるＳｉ_1-yＣ_yを埋め込み酸化層３０５の中
心上に形成したが、必ずしもこの必要はなく、埋め込み
酸化層３０５の端部に形成してもよい。

【００２１】ここで、本発明の効果についてもう少し詳
しく説明する。図４Ａは、通常のＳｉ単結晶基板４０１
上にＳｉ_1-yＣ_y結晶４０２を堆積した場合について示し
ている。Ｓｉ_1-yＣ_y結晶４０２は、Ｓｉよりも格子定数
が小さいので、Ｓｉ上にエピタキシャル成長すると、図
４Ａに示した様に、横方向に伸びた状態になる。今、Ｓ
ｉ_1-yＣ_y結晶４０４中のＣ原子の濃度を２％であるとす
ると、水平方向の格子は、約０．８％程度伸びた状態に
なっている。

【００２２】次に図４Ｂの様に引っ張り応力をうけたＳ
ｉ層４０３上に、Ｓｉ_1-yＣ_y結晶４０４を成長した場合
について考える。この場合も、Ｓｉ_1-yＣ_y層４０４は、
水平方向に伸びた状態になる。しかし、Ｓｉ_1-yＣ_y結晶
４０４の方がＳｉ_1-yＣ_y結晶４０２より引っ張られた状
態になっている。例えば、ここでもＳｉ_1-yＣ_y結晶４０
４中のC濃度を２％であり、引っ張り応力を受けたSi基
板の４０３の格子が通常のSi単結晶の格子定数に比べて
０．２％程度伸びているとすれば、Ｓｉ_1-yＣ_y結晶４０
４の水平方向の格子は、Ｓｉ_1-yＣ_y結晶本来の格子定数
よりも約１％程度引き伸ばされている事になる。もし、
引っ張り応力を受けていないSi単結晶基板上に、１％程
度も水平方向に伸ばされた状態を形成するには、Cを
２．５％程度含有するＳｉ_1-yＣ_y結晶を作製する必要が
ある。従来技術で述べたように、現状では、結晶中に混
入できるC濃度の最大値は、２％程度であり、２．５％
程度もの高濃度のCを含有する結晶は作製できない。従
って、本発明の構造によって、従来では実現できないよ
うな大きな引っ張り応力を受けた結晶作製が可能となる
のである。上述のintervalley scatteringは、より大き
な引っ張り応力を受けた結晶の方が、小さくなる傾向が
あり、本発明の効果によって、従来技術では作製できな
い高い特性をもつデバイスが実現可能となる。さらに、
図３Ｆのデバイス構造では、酸化層の存在によって寄生
容量が低減し、高速動作可能なMOSトランジスタを作製
する事も可能となる。

【００２３】第二の実施の形態として、前記Ｓｉよりも
大きな格子定数を持つ結晶を、前記シリコンバルク結晶
より小さな格子定数を持つ結晶層と、前記シリコンから
成る結晶層の間に、挿入する場合について説明する。こ
こでは、Ｓｉよりも大きな格子定数を持つ結晶としてＳ
ｉ_1-xＧｅ_x結晶を、シリコンバルク結晶より小さな格子
定数を持つ結晶層としてＳｉ_1-yＣ_y結晶を用いる場合に
ついて説明する。

【００２４】まず、作製方法としては、基本的には第一
の実施の形態とほとんど同じである。異なる点は、図３
Cの工程で、Ｓｉ_1-yＣ_y結晶を堆積する前に、Ｓｉ_1-xＧ
ｅ_x結晶を堆積する点である。これによって、最終的に
は図５のようなＭＯＳデバイスを作製する事ができる。
この構造を取る事によるメリットは、Ｓｉ_1-yＣ_y結晶５
０５の品質を向上できる点にある。一般に注入を行った
結晶では、欠陥が発生しやすくなる。本発明のように引
っ張り応力を受けた状態のＳｉ結晶５０３では欠陥を生
じる確率は高くなる。そこで、例えば、引っ張り応力を
受けたSi結晶５０３の水平方向の格子定数と同程度もし
くはそれ以上の格子定数を持つＳｉ_1-xＧｅ_xによる緩衝
層５０４を設け、欠陥がＳｉ_1-yＣ_y層５０５に達しない
ようにするのである。より具体的には、引っ張り応力を
受けたＳｉ結晶５０３の水平方向の格子定数が、Ｓｉ単
結晶単結晶より０．１％程度大きくなっている場合は、
Ｇｅを約５％以上含有するＳｉ_1-xＧｅ_x（すなわちｘ＝
０．０５）を用いれば良い。ここで、緩衝層５０４の格
子定数を、Ｓｉ結晶５０３の水平方向の格子定数と同程
度もしくはそれ以上としたのは、緩衝層５０４の格子定
数がＳｉ結晶５０３の水平方向の格子定数よりも小さい
場合、酸化層５０２によって生じた引っ張り応力を解消
する方向に力が働き（Ｓｉ結晶５０３の歪みを戻す方向
に力が働く）、Ｓｉ_1-yＣ_y層５０５にかかる引っ張り応
力が小さくなってしまうからである。

【００２５】なお、上記の実施の形態では、緩衝層５０
４としてＳｉ_1-xＧｅ_xを用いたが、これは、Ｓｉ_1-x-y
Ｇｅ_xC_y結晶でもよい。但し、Ｓｉ_1-x-yＧｅ_xC_y結晶の
場合は、ｙ＜〜８ｘである必要がある。また、緩衝層５
０４は、Ｓｉ_1-xＧｅ_xもしくはＳｉ_1-x-yＧｅ_xC_y結晶か
ら成る単層でもよいし、超格子構造では貫通転移をより
効果的に抑制できるので、超格子構造に成っていてもよ
い。この超格子構造は、Ｓｉ層とＳｉ_1-xＧｅ_x層から成
っていても良いし、Ｓｉ層とＳｉ_1-x-yＧｅ_xC_y層から成
っていても良いし、Ｓｉ_1-xＧｅ_x層とＳｉ_1-x-yＧｅ_xC_y
結晶から成っていても良い。また、組成に傾斜のついた
Ｓｉ_1-xＧｅ_x層もしくはＳｉ_1-x-yＧｅ_xC_y結晶を緩衝層
５０４に用いても良い。

【００２６】

【発明の効果】本発明で提案する、局所埋め込み酸化物
によって引っ張り応力を受けたSi上に成長した、Ｓｉ単
結晶よりも小さな格子定数を持つ結晶層を、デバイスに
応用する事で、従来の技術では作製不可能な高性能の半
導体デバイスが実現できる。

【図面の簡単な説明】

【図１】従来の歪Ｓｉ結晶を得るための構造の断面図

【図２】Ｓｉ_1-x-yＧｅ_xC_y結晶において格子位置に混入
可能な最大のＣ濃度とＧｅ濃度の関係を示す図

【図３】本発明の第１の実施の形態を説明する図

【図４】本発明の効果を説明する図

【図５】本発明の第２の実施の形態を説明する図

【符号の説明】

１０１ Si結晶基板１０２転位１０３緩和Ｓｉ_1-xＧｅ_x結晶１０４歪Si結晶１０５貫通転位３０１ Si基板３０２熱酸化膜３０３堆積酸化膜３０４ O注入領域３０５埋め込み酸化層３０６引っ張り応力を受けたSi層３０７Ｓｉ_1-yＣ_y結晶層３０８ Siキャップ層３０９熱酸化膜層３１０ポリSiゲート３１１ソース３１２ドレイン３１３絶縁層３１４ゲート電極３１５ソース電極３１６ドレイン電極５０１Ｓｉ基板５０２埋め込み酸化層５０３引っ張り応力を受けたSi層５０４Ｓｉ_1-xＧｅ_x緩衝層５０５Ｓｉ_1-yＣ_y結晶層５０６Ｓｉキャップ層５０７熱酸化膜層５０８ポリＳｉゲート５０９ドレイン５１０ソース５１１絶縁層５１２ゲート電極５１３ドレイン電極５１４ソース電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者浅井明大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者大西照人大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5F110 AA01 CC02 DD05 DD13 DD21 EE09 FF02 FF23 GG01 GG12 GG19 GG25 GG39 GG44 HJ01 HJ13 NN02 5F140 AA01 AC28 BA01 BA02 BA05 BA17 BB01 BB06 BB18 BC11 BC12 BE07 BF01 BF04 BH39 BH40 BH45 CD01 CD06

Claims

【特許請求の範囲】

【請求項１】シリコン単結晶基板領域内にソース領
域、チャネル領域、ドレイン領域を有し、チャネル領域
の上部にはゲート酸化膜を介してゲート電極を有する半
導体装置において、ゲート絶縁膜から下部には、下方に
向かって、少なくとも、シリコン単結晶より小さな格子
定数を持つ結晶層と、シリコンから成る結晶層と、酸化
層が順次形成されており、前記酸化膜層は、前記シリコ
ン単結晶基板内の水平及び垂直方向に対して局所的に形
成されている事を特徴とする半導体装置。
【請求項２】前記シリコン単結晶より小さな格子定数
を持つ結晶層は、Ｃを含有するＩＶ属結晶であることを
特徴とする請求項１記載の半導体装置。
【請求項３】前記シリコンバルク結晶より小さな格子
定数を持つ結晶層と前記シリコンから成る結晶層の間
に、シリコン単結晶よりも格子定数の大きな結晶層が挿
入されている事を特徴とする請求項１記載の半導体装
置。
【請求項４】請求項１から３のいずれかに記載の半導
体装置を製造する方法であって、シリコン単結晶基板上
の一部に酸素を注入する工程と、熱処理によって基板内
部に埋め込み酸化層を形成する工程と、その後、前記酸
素を注入した領域の少なくとも一部に重なる領域にＣを
含有するＩＶ族結晶を成長する工程を含む半導体装置の
製造方法。