JP2005123580A - 高移動度電界効果トランジスタの構造およびその製造方法 - Google Patents
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Abstract
【解決手段】Siキャップ層上の絶縁ゲート誘電体と、絶縁ゲート誘電体上に配置されたゲート電極と、前記ゲート電極のいずれかの側に接して配置され、この多層構造の表面から、緩和Si1−xGex層のp型にドープした部分の中まで延長するn型のソースおよびドレイン・コンタクト領域とをさらに設けることによって、高性能n−MODFETトランジスタ・デバイスを形成することができる。このMODFET設計は、高移動度伝導チャネル層を含む。この方法により、イオン注入などの標準技術を用いてカウンタ・ドープ部を形成することができ、さらに、移動度を劣化させずに高移動度チャネルをカウンタ・ドープ部に近接させることができる。
【選択図】図8
Description
11 上側部分
12、15 曲線
20 下部Si1−zGez緩衝層
30 引っ張り歪みSi層
40 上部Si1−mGem緩衝層
50 Siキャップ層
120 下部Si1−zGez緩衝層
130 Si量子井戸
140 上部Si1−mGem緩衝層
150 層
160、180 n型供給層
170、190 スペーサ層
210 緩和Si1−xGex層
220 介在層
230 Si1−zGez緩衝層
240 Si量子井戸層
250、260、270、280 層
310 Si基板
320 埋込み絶縁体層
330 緩和Si1−xGex層
340 下部Si1−zGez緩衝層
350 引っ張り歪みSi層
360 上部Si1−mGem緩衝層
370 Siキャップ層
380 n型供給層
390 スペーサ層
410 緩和Si1−xGex層
411 上側部分
420 下部Si1−zGez緩衝層
430 歪みSi1−vGev層
440 上部Si1−mGem緩衝層
450 Siキャップ層
460 p型供給層
470 スペーサ層
510 緩和Si1−xGex層
511 p型領域
520 下部Si1−zGez緩衝層
530 引っ張り歪みSi層
540 上部Si1−mGem緩衝層
550 Siキャップ層
560 トレンチ分離領域
570 ゲート誘電体層
580 ゲート電極
590 n型のソースおよびドレイン・コンタクト領域
610 緩和Si1−xGex層
620 下部Si1−zGez緩衝層
630 引っ張り歪みSi層
640 Si1−mGemスペーサ層
650 Si1−mGem供給層
660 Siキャップ層
670 トレンチ分離領域
680 ショットキ・ゲート電極
690 n型のソースおよびドレイン・コンタクト領域
Claims (84)
- 部分的または全体的にp型にドープした緩和Si1−xGex層と、
前記緩和Si1−xGex層上の下部Si1−zGez緩衝層と、
前記下部Si1−zGez緩衝層上の引っ張り歪みを有する引っ張り歪みSi量子井戸層と、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層上の上部Si1−mGem緩衝層と、
前記上部Si1−mGem緩衝層上にあり、引っ張り歪み状態にあるSiキャップ層とを備える、半導体層構造。 - 前記緩和下部Si1−zGez緩衝層、引っ張り歪みSi量子井戸層ならびに上部Si1−mGem緩衝層とSiキャップ層が実質的にドープされない、請求項1に記載の半導体層構造。
- 前記緩和Si1−xGex層のp型部分のドーパント濃度が1015cm−3〜1019cm−3であり、前記緩和Si1−xGex層のGe濃度xおよび緩和度rが、面内格子定数がバルクSiの格子定数よりも0.8〜2.4%大きくなるような値を有する、請求項2に記載の半導体層構造。
- 前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有する、請求項3に記載の半導体層構造。 - 前記緩和Si1−xGex層が絶縁層上に形成される、請求項4に記載の半導体層構造。
- 前記Si量子井戸に隣接する前記上部Si1−mGem緩衝層または下部Si1−zGez緩衝層あるいは上部および下部両緩衝層の一部が実質的にドープされず、前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の残りの領域の一部または全部が、1017cm−3〜1021cm−3の濃度でn型にドープされる、請求項1に記載の半導体層構造。
- 前記Si量子井戸に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも0.5nmである、請求項6に記載の半導体層構造。
- 前記緩和Si1−xGex層のp型部分のドーパント濃度が1015cm−3〜1019cm−3であり、前記緩和Si1−xGex層のGe濃度xおよび緩和度rが、面内格子定数がバルクSiの格子定数よりも0.8〜2.4%大きくなるような値を有する、請求項6に記載の半導体層構造。
- 前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有する、請求項6に記載の半導体層構造。 - 前記緩和Si1−xGex層が絶縁層上に形成される、請求項9に記載の半導体層構造。
- 部分的または全体的にp型にドープした緩和Si1−xGex層と、
前記緩和Si1−xGex層上の介在Si1−yGey層と、
前記介在Si1−yGey層上の下部Si1−zGez緩衝層と、
前記下部Si1−zGez緩衝層上の引っ張り歪みを有する引っ張り歪みSi量子井戸層と、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層上の上部Si1−mGem緩衝層と、
前記上部Si1−mGem緩衝層上にあり、引っ張り歪み状態にあるSiキャップ層とを備える、半導体層構造。 - 前記緩和下部Si1−zGez緩衝層、引っ張り歪みSi量子井戸層ならびに上部Si1−mGem緩衝層とSiキャップ層が実質的にドープされない、請求項11に記載の半導体層構造。
- 前記緩和Si1−xGex層のp型部分のドーパント濃度が1015cm−3〜1019cm−3であり、前記緩和Si1−xGex層のGe濃度xおよび緩和度rが、面内格子定数がバルクSiの格子定数よりも0.8〜2.4%大きくなるような値を有する、請求項11に記載の半導体層構造。
- 前記介在Si1−yGey層が、0〜20%のGe濃度yおよび5nm未満の厚さを有し、
前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有する、請求項13に記載の半導体層構造。 - 前記緩和Si1−xGex層が絶縁層上に形成される、請求項14に記載の半導体層構造。
- 前記Si量子井戸に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の一部が実質的にドープされず、前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の残りの領域の一部または全部が、1017cm−3〜1021cm−3の濃度でn型にドープされる、請求項11に記載の半導体層構造。
- 前記Si量子井戸に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも0.5nmである、請求項16に記載の半導体層構造。
- 前記緩和Si1−xGex層のp型部分のドーパント濃度が1015cm−3〜1019cm−3であり、前記緩和Si1−xGex層のGe濃度xおよび緩和度rが、面内格子定数がバルクSiの格子定数よりも0.8〜2.4%大きくなるような値を有する、請求項16に記載の半導体層構造。
- 前記介在Si1−yGey層が、0〜20%のGe濃度yおよび5nm未満の厚さを有し、
前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有する、請求項14に記載の半導体層構造。 - 前記緩和Si1−xGex層が絶縁層上に形成される、請求項19に記載の半導体層構造。
- 部分的または全体的にn型にドープした緩和Si1−xGex層と、
前記緩和Si1−xGex層上の下部Si1−zGez緩衝層と、
前記下部Si1−zGez緩衝層上の圧縮歪みSi1−vGev量子井戸層と、
前記圧縮歪みSi量子井戸層上の上部Si1−mGem緩衝層と、
前記上部Si1−mGem緩衝層上にあり、引っ張り歪み状態にあるSiキャップ層とを備える、半導体層構造。 - 前記緩和下部Si1−zGez緩衝層、圧縮歪みSi1−vGev量子井戸層、上部Si1−mGem緩衝層およびSiキャップ層が実質的にドープされない、請求項21に記載の半導体層構造。
- 前記圧縮歪みSi1−vGev量子井戸層のGe濃度vが、v>z+0.3になるような値を有する、請求項22に記載の半導体層構造。
- 前記緩和Si1−xGex層のn型部分のドーパント濃度が1015cm−3〜1019cm−3であり、前記緩和Si1−xGex層のGe濃度xおよび緩和度rが、面内格子定数がバルクSiの格子定数よりも0〜3.2%大きくなるような値を有する、請求項23に記載の半導体層構造。
- 前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記圧縮歪みSi1−vGev量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜30nmの厚さを有し、
前記Siキャップ層が、0nm〜5nmの厚さを有する、請求項24に記載の半導体層構造。 - 前記緩和Si1−xGex層が絶縁層上に形成される、請求項25に記載の半導体層構造。
- 前記Si1−vGev量子井戸層に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の一部が実質的にドープされず、前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の残りの領域の一部または全部が、1017cm−3〜1021cm−3の濃度でp型にドープされる、請求項21に記載の半導体層構造。
- 前記Si1−vGev量子井戸層に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも0.5nmである、請求項27に記載の半導体層構造。
- 前記圧縮歪みSi1−vGev量子井戸層のGe濃度vが、v>z+0.3になるような値を有する、請求項28に記載の半導体層構造。
- 前記緩和Si1−xGex層のn型部分のドーパント濃度が1015cm−3〜1019cm−3であり、前記緩和Si1−xGex層のGe濃度xおよび緩和度rが、面内格子定数がバルクSiの格子定数よりも0〜3.2%大きくなるような値を有する、請求項29に記載の半導体層構造。
- 前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記圧縮歪みSi1−vGev量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜30nmの厚さを有し、
前記Siキャップ層が、0nm〜5nmの厚さを有する、請求項30に記載の半導体層構造。 - 前記緩和Si1−xGex層が絶縁層上に形成される、請求項31に記載の半導体層構造。
- 部分的または全体的にn型にドープした緩和Si1−xGex層と、
前記緩和Si1−xGex層上の介在Si1−yGey層と、
前記介在Si1−yGey層上の下部Si1−zGez緩衝層と、
前記下部Si1−zGez緩衝層上の圧縮歪みSi1−vGev量子井戸層と、
前記圧縮歪みSi量子井戸層上の上部Si1−mGem緩衝層と、
前記上部Si1−mGem緩衝層上にあり、引っ張り歪み状態にあるSiキャップ層とを備える、半導体層構造。 - 前記緩和下部Si1−zGez緩衝層、圧縮歪みSi1−vGev量子井戸層、上部Si1−mGem緩衝層およびSiキャップ層が実質的にドープされない、請求項33に記載の半導体層構造。
- 前記圧縮歪みSi1−vGev量子井戸層のGe濃度vが、v>z+0.3になるような値を有する、請求項34に記載の半導体層構造。
- 前記緩和Si1−xGex層のn型部分のドーパント濃度が1015cm−3〜1019cm−3であり、前記緩和Si1−xGex層のGe濃度xおよび緩和度rが、面内格子定数がバルクSiの格子定数よりも0〜3.2%大きくなるような値を有する、請求項35に記載の半導体層構造。
- 前記介在Si1−yGey層が、0〜20%のGe濃度yおよび5nm未満の厚さを有し、
前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記圧縮歪みSi1−vGev量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有し、
前記Siキャップ層が、0nm〜5nmの厚さを有する、請求項36に記載の半導体層構造。 - 前記緩和Si1−xGex層が絶縁層上に形成される、請求項37に記載の半導体層構造。
- 前記Si1−vGev量子井戸層に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の一部が実質的にドープされず、前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の残りの領域の一部または全部が、1017cm−3〜1021cm−3の濃度でp型にドープされる、請求項33に記載の半導体層構造。
- 前記Si1−vGev量子井戸層に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも0.5nmである、請求項39に記載の半導体層構造。
- 前記圧縮歪みSi1−vGev量子井戸層のGe濃度vが、v>z+0.3になるような値を有する、請求項40に記載の半導体層構造。
- 前記緩和Si1−xGex層のn型部分のドーパント濃度が1015cm−3〜1019cm−3であり、前記緩和Si1−xGex層のGe濃度xおよび緩和度rが、面内格子定数がバルクSiの格子定数よりも0〜3.2%大きくなるような値を有する、請求項41に記載の半導体層構造。
- 前記介在Si1−yGey層が、0〜20%のGe濃度yおよび5nm未満の厚さを有し、
前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記圧縮歪みSi1−vGev量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有する、請求項42に記載の半導体層構造。 - 前記緩和Si1−xGex層が絶縁層上に形成される、請求項39に記載の半導体層構造。
- 面内格子定数がバルクSiの格子定数よりも0.8〜2.4%大きくなるようなGe濃度xおよび緩和度rを有する緩和Si1−xGex層にp型ドーパントを注入して、前記緩和Si1−xGex層の一部を、1015cm−3〜1019cm−3の濃度でp型にドープするステップと、
約600℃〜1100℃の活性化温度で、アニール処理によって前記p型ドーパントを活性化するステップと、
多層構造をエピタキシャル再成長させるステップとを含む、半導体層構造を形成する方法であって、
前記多層構造が、
前記緩和Si1−xGex層上の下部Si1−zGez緩衝層と、
前記下部Si1−zGez緩衝層上の引っ張り歪みを有する引っ張り歪みSi量子井戸層と、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層上の上部Si1−mGem緩衝層と、
前記上部Si1−mGem緩衝層上にあり、引っ張り歪み状態にあるSiキャップ層とを備える、方法。 - 約350℃〜500℃の温度で前記下部Si1−zGez緩衝層を成長させる、請求項45に記載の方法。
- 前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有する、請求項46に記載の方法。 - 前記緩和Si1−xGex層と下部Si1−zGez緩衝層の間に介在Si1−yGey層を成長させるステップをさらに含む、請求項45に記載の方法。
- 約400℃〜500℃の温度で前記介在Si1−yGey層および下部Si1−zGez緩衝層を成長させる、請求項48に記載の方法。
- 前記介在Si1−yGey層が、0〜20%のGe濃度yおよび5nm未満の厚さを有し、
前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有する、請求項49に記載の方法。 - 前記Si量子井戸層に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の一部が実質的にドープされず、前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層の残りの領域の一部または全部が、1017cm−3〜1021cm−3の濃度でn型にドープされる、請求項45に記載の方法。
- 約400℃〜550℃の温度で前記下部Si1−zGez緩衝層を成長させる、請求項51に記載の方法。
- 前記Si量子井戸層に隣接する前記下部Si1−zGez緩衝層または上部Si1−mGem緩衝層あるいは両緩衝層のドープされない部分の厚さが、少なくとも0.5nmである、請求項52に記載の方法。
- 前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜20nmの厚さを有する、請求項53に記載の方法。 - 前記緩和Si1−xGex層と下部Si1−zGez緩衝層の間に介在Si1−yGey層を成長させるステップをさらに含む、請求項51に記載の方法。
- 約350℃〜500℃の温度で前記介在Si1−yGey層および下部Si1−zGez緩衝層を成長させる、請求項51に記載の方法。
- 前記介在Si1−yGey層が、0〜20%のGe濃度yおよび5nm未満の厚さを有し、
前記下部Si1−zGez緩衝層が、前記緩和Si1−xGex層に実質的に格子整合し、かつ2nm〜50nmの厚さを有し、
前記引っ張り歪みを有する引っ張り歪みSi量子井戸層が、2nm〜30nmの厚さを有し、
前記上部Si1−mGem緩衝層が、前記下部Si1−zGez緩衝層に実質的に格子整合し、かつ2nm〜30nmの厚さを有する、請求項56に記載の方法。 - 前記Siキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Si1−xGex層のp型にドープされた部分まで延長するn型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項1に記載の半導体層構造。 - 前記Siキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Si1−xGex層のp型にドープされた部分まで延長するn型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項11に記載の半導体層構造。 - 前記Siキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Si1−xGex層のp型にドープされた部分まで延長するn型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項6に記載の半導体層構造。 - 前記Siキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項60に記載の半導体層構造。
- 前記Siキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Si1−xGex層のp型にドープされた部分まで延長するn型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項16に記載の半導体層構造。 - 前記Siキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項62に記載の半導体層構造。
- 前記Siキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するn型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース接触領域のいずれの側にも接し、前記緩和Si1−xGex層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項5に記載の半導体層構造。 - 前記Siキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するn型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース接触領域のいずれの側にも接し、前記緩和Si1−xGex層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項15に記載の半導体層構造。 - 前記Siキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するn型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース接触領域のいずれの側にも接し、前記緩和Si1−xGex層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項10に記載の半導体層構造。 - 前記Siキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項66に記載の半導体層構造。
- 前記Siキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するn型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース接触領域のいずれの側にも接し、前記緩和Si1−xGex層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項20に記載の半導体層構造。 - 前記Siキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項68に記載の半導体層構造。
- 前記Siキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Si1−xGex層のp型にドープされた部分まで延長するp型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項21に記載の半導体層構造。 - 前記Siキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Si1−xGex層のp型にドープされた部分まで延長するp型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項33に記載の半導体層構造。 - 前記Siキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Si1−xGex層のp型にドープされた部分まで延長するp型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られ、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項27に記載の半導体層構造。 - 前記Siキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項72に記載の半導体層構造。
- 前記Siキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から、前記緩和Si1−xGex層のp型にドープされた部分まで延長するp型のソースおよびドレイン・コンタクト領域と、
前記ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層に浸透するトレンチ分離領域とをさらに備え、それによって高性能電界効果トランジスタ・デバイスが得られ、それによって高性能電界効果トランジスタ・デバイスが得られる、請求項39に記載の半導体層構造。 - 前記Siキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項74に記載の半導体層構造。
- 前記Siキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するp型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項26に記載の半導体層構造。 - 前記Siキャップ層上に配置された絶縁ゲート誘電体と、
前記絶縁ゲート誘電体上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記構造の表面から前記絶縁層まで延長するp型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項38に記載の半導体層構造。 - 前記Siキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記多層構造の表面から埋込み酸化物層まで延長するp型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項32に記載の半導体層構造。 - 前記Siキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項78に記載の半導体層構造。
- 前記Siキャップ層上に配置されたゲート電極と、
前記ゲート電極のいずれかの側に接して配置され、前記多層構造の表面から埋込み酸化物層まで延長するp型のソースおよびドレイン・コンタクト領域と、
ドレインおよびソース・コンタクト領域のいずれの側にも接し、前記緩和Si1−xGex層を貫通して前記絶縁層に浸透するトレンチ分離領域とをさらに備える、請求項44に記載の半導体層構造。 - 前記Siキャップ層上でかつ前記ゲート電極下に配置された絶縁ゲート誘電体をさらに備える、請求項80に記載の半導体層構造。
- 前記絶縁ゲート誘電体が、シリコンの酸化物、窒化物、酸窒化物、ならびにハフニウム、アルミニウム、ジルコニウム、ランタン、イットリウム、タンタル単独の、またはそれらを組み合わせた酸化物およびシリケートを含む群から選択されるものを含み、前記ゲート電極の下側部分が、ポリシリコン、ポリシリコンゲルマニウム、またはモリブデン、白金、イリジウム、タングステン、パラジウム、アルミニウム、金、ニッケル、銅、チタンおよびコバルトからなる金属、あるいはそれら単独の、またはそれらを組み合わせたシリサイドおよびゲルマニウムシリサイドを含む、請求項58に記載の半導体層構造。
- 前記ゲート電極の下側部分が、ポリシリコン、ポリシリコンゲルマニウム、または白金、イリジウムおよびパラジウムからなる金属、あるいはそれら単独の、またはそれらを組み合わせたシリサイドおよびゲルマニウムシリサイドを含む群から選択されるものを含む、請求項59に記載の半導体層構造。
- 前記ゲート電極の下側部分が、ポリシリコン、ポリシリコンゲルマニウム、またはモリブデン、タングステン、アルミニウム、金、ニッケル、銅、チタンおよびコバルトからなる金属、あるいはそれら単独の、またはそれらを組み合わせたシリサイドおよびゲルマニウムシリサイドを含む群から選択されるものを含む、請求項65に記載の半導体層構造。
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