CN105428228A - 具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱mosfet沟道 - Google Patents

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Abstract

本发明涉及具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱MOSFET沟道。描述的实施例包括具有金属源极/漏极的应变晶体管量子阱(QW)沟道区以及共形再生长源极/漏极，以在MOS沟道区中赋予单轴应变。可以利用晶格间距与沟道材料的晶格间距不同的结材料填充沟道层的被去除部分，以除了双轴应变之外，在沟道中导致单轴应变，双轴应变是由量子阱的顶部势垒层和底部缓冲层在沟道层中导致的。

Description

具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱MOSFET沟道
本申请是申请日为2009年12月23日、发明名称为“具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱MOSFET沟道”的专利申请200980157706.6的分案申请。
技术领域
电路器件以及电路器件的制造和结构
背景技术
提高衬底上电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)的性能通常是设计、制造和操作那些器件期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体(MOS)晶体管器件，例如互补金属氧化物半导体(CMOS)中使用的那些晶体管器件时，常常希望增强电子在N型MOS器件(n-MOS)沟道中的运动并增强带正电空穴在P型MOS器件(p-MOS)沟道中的运动。评估器件性能中的关键参数是在给定设计电压下输送的电流。这个参数通称为晶体管驱动电流或饱和电流(IDsat)。驱动电流受到包括晶体管的沟道迁移率和外部电阻的因素影响。于是，器件性能受到沟道迁移率(例如，源极和漏极之间沟道中的载流子迁移率)和外部电阻(Rext)(例如，在源极接触和漏极接触之间看到的外部电阻)的影响。
晶体管的沟道区中的载流子(即空穴和电子)迁移率可能受到沟道材料组成、掺杂和应变(例如拉应变或压应变)的影响。更大的载流子迁移率直接转化成给定设计电压和栅极长度的更大驱动电流。可以通过使沟道区的晶格发生应变来增大载流子迁移率。对于p-MOS器件，通过在晶体管的沟道区中产生压应变来提高载流子迁移率(即空穴迁移率)。对于n-MOS器件，通过在晶体管的沟道区中产生拉应变来提高载流子迁移率(即电子迁移率)。
Rext可能受到沟道材料组成、掺杂和应变的影响。Rext也可能受到源极/漏极材料组成和掺杂；源极/漏极接触组成和掺杂；以及源极/漏极接触与源极和漏极材料之间的界面的影响。可以将外部电阻称为如下之和：(1)与欧姆接触(金属到半导体和半导体到金属)相关联的电阻，(2)源极/漏极区域自身之内的电阻，(3)沟道区和源极/漏极区域之间的区域(即，尖端区域)的电阻，以及(4)初始衬底-外延层界面位置由于杂质(碳，氮，氧)污染导致的界面电阻。
一些晶体管使用了“量子阱”(QW)，例如在源极和漏极之间。量子阱是如下概念：包括沟道“堆栈”的设计，以限制MOSFET器件参与输运的载流子的能量区域。在这里，限制的能量区域(例如层)是在顶层和底层之间界定的较低带隙的区域，顶层和底层均具有更高带隙。例如，量子阱可以包括两层硅之间的一层锗(Ge)或一层硅锗(SiGe)。或者，量子阱可以包括磷化铟(InP)顶层和砷化铟铝(InAlAs)底层之间的一层铟砷化镓(InGaAs)。在每种情况下，可以将顶层描述为“缓冲”和/或顶部“势垒”层，以提供载流子在“沟道”层中的限制，还使栅极堆栈中的缺陷对沟道(例如，对于掩埋沟道结构)中载流子迁移率的散射效应最小化。而且，可以将底层描述为底部“缓冲”层，从而提供载流子在“沟道”层(例如顶层)中的限制，还通过将沟道与体(例如，对于SOI那样的方案)绝缘来改善静电完整性。
在底部缓冲层下方可以是衬底。衬底可以是体类型的衬底或绝缘体上硅(SOI)衬底。衬底可以包括QW底部缓冲下方的渐变缓冲。渐变缓冲下方可以是另一缓冲层或衬底层，例如硅处理晶片。或者，在底部势垒下方可以是绝缘层，然后是衬底，例如形成绝缘体上硅(SOI)或绝缘体上异质结构(HOI)结构。通常，可以将QW底部缓冲层下方的层描述为衬底或衬底的一部分。
附图说明
图1是具有量子阱、栅极电介质和栅极电极的衬底一部分的示意截面图。
图2是形成层间电介质(ILD)并形成通过ILD到达沟道材料的接触开口之后的图1的示意衬底。
图3示出了在沟道材料中形成额外开口之后的图2的衬底。
图4示出了在底部缓冲上以及在沟道材料中的开口中形成硅化物材料之后的图3的衬底。
图5示出了对硅化物和沟道材料进行热处理之后的图4的衬底。
图6是曲线图，示出了具有双轴压应变和额外的单轴压应变的量子阱的模拟结果。
图7是具有量子阱的衬底一部分的示意截面图。
图8是形成通过顶部势垒和沟道层的源极和漏极开口之后的图7的示意衬底。
图9示出了在低温下在源极和漏极开口中形成再生长共形渐变的沟道材料并具有比沟道更大的晶格常数以在沟道中导致单轴应变的图8的衬底。
图10示出了形成尖端；间隔体；源极/漏极材料上的源极/漏极金属；以及栅极电极之后的图9的衬底。
图11示出了结合了图5或图10的衬底的代表性CMOS结构。
具体实施方式
局部应变的晶体管量子阱(QW)沟道区可以由金属源极/漏极实现，并且共形地再生长源极漏极，以在MOS晶体管的沟道区中赋予单轴应变。这样的工艺流程可能涉及到清除衬底中量子阱的沟道层的一部分(以及沟道层上方的层)，以形成衬底中与沟道量子阱相邻的结区。然后可以在结区中形成一定厚度的结材料，其中结材料的晶格间距与沟道层的沟道材料的晶格间距不同并在结区之间的沟道层中导致单轴应变。
在一些实施例中，这种单轴应变可以是沟道层中由量子阱的顶部势垒层和底部缓冲层导致的双轴应变之外的。具体而言，沟道层可以形成于底部缓冲层上，顶部势垒层可以形成于沟道层上，其中顶部势垒层和底部缓冲层均具有晶格间距与沟道材料的晶格间距不同的材料，且均导致除了单轴应变之外的沟道层中的双轴应变。
例如，根据参考图1-6描述的一些实施例，可以由金属源极/漏极实现局部应变的晶体管量子阱(QW)沟道区。图1是具有量子阱、栅极电介质和栅极电极的衬底一部分的示意截面图。图1示出了设备100，设备100包括衬底120，具有形成于衬底量子阱(QW)124的顶表面125上的栅极电介质144。栅极电极190形成于栅极电介质144上。QW124包括形成于沟道层134上或接触沟道层134的顶部势垒或缓冲层132，顶部势垒或缓冲层132是或包括具有厚度T1的势垒材料。沟道层134是或包括形成于缓冲层136上或接触缓冲层136的厚度为T2的沟道材料。缓冲层136由缓冲材料制成或包括缓冲材料，具有厚度T3。缓冲层136可以形成于衬底120上或接触衬底120。栅极电介质144可以形成于层132上或接触层132。层132的表面170被示为在栅极电极190下方延伸。例如可以在半导体晶体管制造过程中进一步处理上述设备100及其部件(该制造过程涉及到一个或多个处理室)，以变成或是QWp-MOS或n-MOS晶体管的部分(例如，通过作为CMOS器件的部分)。
例如，衬底120可以包括多晶硅、单晶硅，由它们形成，利用它们沉积或从它们生长，或利用用于形成硅或其他材料基部或衬底(例如硅晶片)的各种其他适当技术来形成。例如，根据实施例，衬底120可以通过生长单晶硅衬底基部形成，或者可以通过各种适当的硅或硅合金材料的充分化学气相淀积(CVD)形成。还考虑衬底120可以包括一层或多层弛豫的、非弛豫的、渐变的和/或非渐变的硅合金材料。应该意识到，可以将本领域已知用于量子阱器件的其他衬底用于衬底120。
如图1所示，衬底120包括QW124。量子阱124包括沟道(例如层134或沟道534)，以限制参与MOSFET器件的输运的载流子的能量区域。在这里，限制的能量区域(例如沟道)是在顶部势垒层和底部缓冲层之间界定的较低带隙的区域，顶层和底层均具有更高带隙。例如，量子阱可以包括硅层132和136之间的锗(Ge)或硅锗(SiGe)构成的层134。
能够意识到，层134可以包括适于形成晶体管器件的QW“沟道”的各种材料。例如，可以将晶体管器件的QW沟道定义为顶部下方QW124或层136上方的层132的沟道材料且介于与电极190相邻形成的结表面之间的一部分。具体而言，可以与QW124相邻形成源极和漏极，使得QW124(例如，从而图5的QW594)是源极和漏极之间的量子阱。源极和漏极均可以是结区，例如与量子阱相邻或通过量子阱(例如通过沟道层)形成的开口，然后用结材料进行填充。
QW124可以是在形成QW124期间或之后通过掺杂QW124形成的带负电荷的N型阱。具体而言，为了形成QW124，可以利用磷化物、砷和/或锑掺杂顶表面170，以形成p-MOS晶体管(例如，CMOS器件的p-MOS器件)的N型阱。或者，为了形成QW124，可以利用硼和/或铝掺杂顶表面120，以形成n-MOS晶体管(例如，CMOS器件的n-MOS器件)的P型阱。例如，可以通过倾斜掺杂或通过选择性掺杂来执行这里所述的掺杂，例如通过在一个或多个未选择区域上放置掩模以阻挡引入的掺杂剂进入未选择区域，同时允许掺杂剂对QW124进行掺杂(例如，对沟道层进行掺杂)。类似地，结区可以是N型，或可以是P型结区。
图2是形成层间电介质(ILD)并形成通过ILD到达沟道材料的接触开口之后的图1的示意衬底。图2示出了设备200，包括形成于表面125、层232、电介质244和电极190上或与其接触的ILD152、112、114和154。ILD112和114可以充当形成于栅极电极190的表面、栅极电介质144、势垒232和沟道234的表面125上的ILD材料的间隔体112和间隔体114。ILD152和ILD154也形成于沟道234的表面125上。间隔体112和114以及ILD152和154可以是现有技术中已知的电介质材料，例如氮化硅(Si3N4)、二氧化硅(SiO2)和/或各种其他适当的半导体器件间隔材料。
图2还示出了接触开口270，包括形成于沟道层234中的侧壁表面223和220以及形成于沟道层234中的底表面222(例如，厚度T2之内某处的沟道材料表面)。类似地，接触开口280包括形成于沟道层234中的侧壁表面210和213以及形成于沟道层234中的底表面212。
根据实施例，可以将接触开口270和280形成到与栅极电极190相邻的结区。例如，可以通过经形成于层234上的ILD层进行蚀刻来形成与栅极电极190相邻的结，并透过层234的一定厚度进行蚀刻以形成接触开口或结区凹陷。然后可以将结材料形成或沉积到结区中。
例如，可以蚀刻图1的电介质144和势垒层132以形成图2的电介质244和势垒层232。于是，电极190和电介质244具有如图2所示的宽度W1，而势垒层232具有宽度W2。然后，可以在栅极电极的剩余表面(例如，暴露的侧壁和/或顶表面)、栅极电介质、势垒层(例如，包括表面170的剩余部分)和沟道层的表面125上形成一层ILD(例如，毯层或选择性层，蚀刻前未示出)。可以将ILD描述为与顶部势垒层的一部分相邻，与形成于顶部势垒层该部分上的栅极电介质相邻，并与形成于栅极电介质上的栅极电极相邻。
接下来，可以通过ILD形成开口(例如接触开口)，到达沟道层234中，例如，通过去除ILD和沟道层的部分，以形成ILD部分152、112、114和154。在一些情况下，可以在ILD中形成开口之前，在ILD和/或电极190的顶表面上形成蚀刻掩模。可以去除掩模的部分以暴露要蚀刻的ILD顶表面的部分。可以通过经由去除了掩模部分的开口进行蚀刻来去除ILD材料和沟道材料。可以去除ILD和沟道层的第一和第二部分以形成通过ILD层并进入但不穿透沟道层的开口270和280。于是，去除可以包括去除第一厚度，而非去除剩余厚度的沟道层。
例如，可以使用构图双操作过程，其中在第一操作中，使用光致抗蚀剂界定要去除硬掩模的区域(例如，图2的设备200上的硬掩模层)。然后蚀刻掉硬掩模的那些区域。在该蚀刻之后，去除光致抗蚀剂，执行凹陷蚀刻以形成结区270和280(例如，蚀刻掉ILD和沟道层234的不想要的暴露部分f，例如在表面125处，未被剩余硬掩模覆盖的部分)。也可以使用利用蚀刻停止层、电介质材料、光致抗蚀剂或其他用于掩蔽和蚀刻处理的适当材料(例如，负性光致抗蚀剂掩模、正性光致抗蚀剂掩模、二氧化硅SiO2、或氮化硅Si3N4)的光刻构图来界定要保护的区域，同时蚀刻源极-漏极凹陷以形成结区270和280，如这里所述。
根据实施例，去除第一和第二部分可以包括，使用各向异性干法蚀刻(例如，利用气体)以形成接触开口270和280，每个开口都延伸通过一定厚度但未完全穿透沟道层234的厚度T2。例如，可以利用蚀刻剂气体通过去除或蚀刻来形成结区270和280，蚀刻剂气体可以包含混合物，所述混合物包括：氯(Cl2)、盐酸(HCl)、氢(H2)和/或氮(N2)。能够意识到，可以使用其他适当的干法蚀刻剂，用于各向异性干法蚀刻量子阱沟道材料。
去除可以形成第一结区(例如开口270)中沟道层的第一底表面222以及沟道层的第一侧壁220，并形成第二结区(例如开口280)中沟道层的第二底表面212以及沟道层的第二侧壁210。
栅极电介质144可以由介电常数较高的材料(例如，介电常数大于或等于二氧化硅(SiO2)的介电常数)，介电常数较低的材料形成，可以包括本领域中已知用于量子阱上方栅极电介质的各种适当材料。可以通过沉积，例如通过CVD、原子层沉积(ALD)、毯式沉积、和/或其他适当的生长、沉积或形成工艺来形成栅极电介质144。栅极电介质144可以具有针对MOS器件的适当P型逸出功，或适当的N型逸出功。
可以通过上文结合形成栅极电介质144所述的工艺来形成栅极电极190。此外，可以由多种半导体或导电材料形成栅极电极190，例如硅、多晶硅、晶体硅和/或各种其他适当的栅极电极材料。而且，可以在形成期间或之后对栅极电极190掺杂，以形成p型栅极电极或形成n型栅极电极。在一些情况下，栅极电极190可以由TaN/HfSiOx(氧化物)或本领域中已知用于量子阱的另一种适当栅极电极材料形成。
图3示出了在沟道材料中形成额外开口之后的图2的衬底。图3示出了设备300，包括接触开口370，接触开口370具有形成于沟道层306中的侧表面323和320以及形成于缓冲层136的表面334上的底表面322(例如，底部缓冲层的顶表面)。类似地，接触开口380包括形成于沟道层306中的侧表面310和313以及形成于缓冲136的表面334上的底表面312。可以将表面334描述为缓冲136的顶表面和/或暴露的缓冲材料表面。开口370将沟道层(例如层134或234)的部分303与沟道334分离。类似地，开口380将沟道层的部分306与沟道334分离。
开口370和380可以是通过扩展沟道层中，而非顶部势垒层中的开口270和280形成的接触开口。可以利用选择性各向同性湿法蚀刻(例如，利用液体)形成开口370和380，以扩展开口270和280，完全穿透沟道层234，以暴露量子阱的底部缓冲层136。扩展可以包括去除沟道层234的剩余厚度以及将沟道层中的开口270和280加宽到比ILD中开口270和280的宽度更宽的宽度。
湿法蚀刻中使用的蚀刻剂可以是选择性的，以蚀刻层234的沟道材料，但不蚀刻ILD材料，或层136的底部缓冲材料(或栅极电极材料)。根据实施例，扩展形成了接触开口370和380，每个扩展都完全穿透沟道层234的厚度T2。例如，可以利用蚀刻剂液体通过去除或蚀刻来形成结区370和/或380，蚀刻剂液体可以包含混合物，所述混合物包括：柠檬酸、过氧化氢、HCl和磷酸。能够意识到，可以使用其他适当的湿法蚀刻剂，用于对量子阱沟道材料进行选择性各向同性湿法蚀刻。
可以使用蚀刻掩模在湿法蚀刻期间保护ILD或栅极电极的表面。蚀刻掩模可以是与形成开口270和280时使用的相同掩模，或可以是不同掩模(例如，停止湿法蚀刻剂)。
扩展以形成开口370可以形成第一结区(例如开口370)中的第一底表面322以及沟道层的第一侧壁320，并形成第二结区(例如，开口380)中的第二底表面312以及沟道层的第二侧壁310。可以将结区370和380称为“源极-漏极区”或“扩散区”。而且，在结区370和380中形成、沉积或生长适当材料时，可以将所得材料称为“结”、“源极”、“漏极”或“扩散区”。
考虑其他实施例。例如，在一些实施例中，势垒层132的一部分可以存在于为了形成接触开口270和280而去除的第一和第二部分中。于是，干法蚀刻剂可以蚀刻第一和第二部分，以及ILD和沟道层处的势垒层132(并且湿法蚀刻剂可以通过由干法蚀刻生成的开口进行蚀刻)，以形成接触开口270和280。在一些实施例中，ILD可以不存在于为了形成接触开口270和280而去除的第一和第二部分中。于是，干法蚀刻剂可以蚀刻第一和第二部分处的沟道层134，但不蚀刻ILD，以形成接触开口270和280。在一些情况下，势垒层132或ILD都将可以不存在于为了形成接触开口270和280而去除的第一和第二部分中。于是，干法蚀刻剂仅需要蚀刻第一和第二部分处的沟道层134，以形成接触开口270和280。
图4示出了在底部缓冲上以及在沟道材料中的开口中形成硅化物材料之后的图3的衬底。图4示出了设备400，包括形成于接触开口370中的结材料476，以便形成接触开口470(例如，开口370，现在包括结材料476)。类似地，图4示出了形成于接触开口380中以形成接触开口480的结材料486。结材料476形成接触开口470的底表面(例如，结材料476的顶表面)。类似地，结材料486形成接触开口480的底表面(例如，结材料486的顶表面)。
可以在开口376和386中沉积一层结材料，例如镍、钴、钛或铒，以形成结材料476和486。可以沉积通过原子层沉积(ALD)或化学气相淀积(CVD)形成的材料的共形、选择性和/或渐变层以形成结材料476和486。可以在底表面322和312上；以及扩展的接触开口中的沟道材料侧壁320和310上形成结材料476和486。不过，可以不在顶部势垒层232的势垒材料上，不在ILD材料上形成结材料476和486。可以利用原子层沉积(ALD)、物理气相沉积(PVD)或其他已知工艺(例如，用于沉积金属材料)形成结材料476和486。
结材料476和486可以是或包括单一金属，例如金、银、铂、铜、镍、钴、钛或铒。在一些情况下，结材料476和486可以是或包括超过一种金属，或合金(例如，上述金属的合金)。能够意识到，可以使用本领域公知的与量子阱沟道材料具有完全不同晶格的其他适当结材料(例如，与图6指出的通用硅p-MOS沟道材料迁移率相比，被描述为满足应变阈值以至少加倍沟道迁移率)。
图5示出了对硅化物和沟道材料进行热处理之后的图4的衬底。图5示出了设备500，包括QW524，其具有与材料593和583相邻并接触的沟道534。图5还示出了结材料576，在对结材料476进行热处理之后，其形成接触开口570的底表面(例如，结材料576的顶表面)。类似地，图5还示出了结材料586，在对结材料486进行热处理之后，其形成接触开口580的底表面(例如，结材料586的顶表面)。
对材料476进行热处理以形成材料576导致材料476中的一些扩散到部分303的材料的一部分中冰与其形成合金，以形成合金573；并与层334的沟道材料的一部分形成合金，以形成合金593。在热处理期间和之后，沟道层334的一部分保留下来作为沟道层材料的沟道534，材料303的一部分保留作为部分503。类似地，对材料486进行热处理以形成材料586也导致材料486中的一些扩散到部分306的材料的一部分中并与其形成合金，以形成合金581；并与层334的沟道材料的一部分形成合金，以形成合金583。在热处理期间和之后，沟道层334的一部分保留下来作为沟道层材料的沟道534，材料306的一部分保留作为部分506。
在一些实施例中，材料576和586与沟道334的沟道材料具有不同的晶格间距。于是，合金593和合金583也将具有与沟道534不同的晶格间距。可以选择或预定材料(例如上文所述的金属)用于材料576和586；并用于层534的沟道材料，以确保合金593和合金583之间的晶格间距阈值差异；与沟道材料的晶格间距相比较。晶格间距的阈值差异可以足够大，使合金593和合金583均具有与沟道材料充分不同的体积，均导致沟道534中的单轴应变，如这里所述(例如，参见图6)，以增大(或增强)沟道迁移率并减小Rext(与没有单轴应变相比)。可以由阈值差异导致这种应变，导致合金593和合金583比扩散到材料476和486中以形成合金593和合金583的层334的沟道材料体积具有更大或更小体积。还要指出，扩散到沟道334处的沟道材料中的结材料的量越大，合金部分593和583在沟道534中诱发的应变量将越大。
可以与材料486的热处理同时或在与该热处理相同的热处理期间进行结材料476的热处理。可以描述为通过利用充分高温度对材料476和486进行加热、退火和/或表皮退火来对结材料476和486进行热处理，以使材料476和486在沟道材料和材料476和486之间的界面(例如，结或边界)处与沟道材料形成充分大体积的合金，以在沟道534中导致单轴应变，以增加(或提高)沟道迁移率并减小Rext(与没有单轴应变相比)。对结材料476和486进行热处理可以包括对界面进行退火，以在顶部势垒层、底部缓冲层、沟道层和金属材料之间形成合金材料。
在一些实施例中，材料576和586比沟道534的沟道材料具有更大的晶格间距，足以提高以空穴作为N型沟道层534中载流子的p-MOS器件的沟道迁移率。于是，合金593和合金583也将具有由体积箭头574和584表示的晶格间距和体积，其大于层334(和534)的材料的晶格间距和体积，导致沟道534中的单轴压应变，如应变箭头592和594所示。由于部分593和583与沟道534相邻、接触和/或相连，所以可以将它们均描述为主要推送沟道材料远离自身，从而在远离自身的沟道中诱发或导致单轴应变。此外，可以将应变592和594的组合描述为沟道层中的单轴应变，例如由晶格间距与沟道534的沟道材料晶格间距不同的结材料部分593和583导致，不同晶格间距导致部分593(例如，包括部分593的结区576)和部分583(例如包括部分583的结区586)之间沟道534中的单轴应变。
还考虑到，在一些实施例中，材料576和586具有比沟道材料更小的晶格间距，例如沟道334，例如用于以电子作为P型沟道层534中载流子的n-MOS器件。于是，合金593和合金583晶格间距和体积还将小于层334(和534)材料的晶格间距和体积，在沟道534中在与应变箭头592和594所示相反的方向上导致单轴拉应变。
除了单轴应变之外，由于层232的势垒材料的晶格间距与沟道材料的不同，可能沿着与箭头592和594所示的相同方向(并且进入和离开图5所示的截面)在沟道534中导致或存在第一双轴应变。由于层136的缓冲材料的晶格间距与沟道材料的不同，可能在沟道534中导致或存在类似的第二双轴应变。例如，由于层232的势垒材料的晶格间距大于或小于沟道材料，和/或层136的缓冲材料的晶格间距大于或小于沟道材料，所以沟道534中可能存在双轴压应变或拉应变。
在一些实施例中，沟道材料是或包括锗(Ge)或硅锗；顶部势垒和底部缓冲层是或包括硅(Si)；材料476和486是或包括使用原子层沉积(ALD)或物理气相沉积(PVD)沉积的镍(Ni)。于是，顶部势垒和底部缓冲层硅比沟道Ge材料具有更小的晶格间距和更小体积，足以在沟道Ge材料中导致双轴压应变，增大沟道迁移率并减小Rext。此外，在热处理之后，区域593和583是或包括晶格间距和体积大于沟道Ge材料的镍锗(NiGe)或镍硅锗(NiSiGe)，足以在沟道Ge材料中导致单轴应变。单轴应变是双轴应变之外的，进一步提高了沟道迁移率并进一步减小了Rext。能够意识到，可以将足以在Ge或SiGe量子阱沟道中导致双轴压应变的其他适当材料用于沟道材料、顶部势垒材料和/或底部缓冲材料。
图6是曲线图，示出了具有双轴压应变和额外的单轴压应变的模拟结果。它在曲线604上针对通用硅p-MOS迁移率器件示出了相对于反转电荷密度的有效空穴迁移率。图6还在曲线606上针对根据本发明一些实施例的应变锗沟道示出了相对于电荷密度的空穴迁移率。例如，曲线606示出了如上所述的单轴应变沟道的好处，方式为：绘示了对器件608测量的试验结果，器件608在厚度为5nm的顶部和底部势垒应变硅之间具有厚度为5纳米(nm)的双轴应变和单轴应变锗的量子阱。底部缓冲下方的衬底可以是包括一层硅处理晶片的衬底120，其上形成一层LPCVD二氧化硅(SiO2)，其上形成底部缓冲层。在图6中可以看出，与通用的硅相比，除双轴应变之外还包括单轴应变，将空穴迁移率提高了大约九倍。
接下来可以处理设备500，以在形成期间或之后对结材料576(例如，可能包括掺杂部分593)和结材料586(例如，可能包括掺杂部分583)的材料进行掺杂，以形成p型结材料或形成n型结材料。接下来还可以处理设备500以形成与结材料576和586的接触。例如，可以处理设备500以成为图11中所示的CMOS器件的一部分。
上文参考图1-6所述的一些实施例可以在基于Si-Ge的异质结构量子阱MOSFET中提供单轴工艺诱发的应力。发现对于外延沉积在Si上的基于Ge(或SiGe)的沟道，由于Ge(或SiGe)沟道固有的更高迁移率，实现了高迁移率。模拟(和试验数据)表明，可以通过在双轴应变(通常与Si/SiGe/Si异质结构堆栈(例如参见图6)的外延异质结构中的晶格失配相关)上并入单轴应力，可以提高这些QWFET的迁移率。在这里所述的实施例中，可以调节/重新设计Si-GeQWFET的源极/漏极区域(例如，参见图1-6)，以在QW沟道上赋予显著的应力(单轴)。为这些基于Si-Ge的QWFET提高应变类似于Si，因此利用基于(除双轴应变之外)单轴应变Si-Ge的QWFET(例如，参见图6)实现了相当于应变Si的迁移率提高。由于结材料(例如，金属)非常接近于掩埋的沟道，所以这种应变技术还导致非常低的外部电阻。
上文参考图1-6所述的一些实施例可以包括：(1)具有应变沟道的Ge沟道量子阱MOSFET；(2)由于硅化物接触而在沟道中具有单轴压应变的量子阱晶体管；(3)由于SiGe缓冲架构而在沟道应变中具有双轴压应变的量子阱晶体管；(4)单轴和双轴应变相加的量子阱晶体管；以及(5)对GeQW的源极/漏极接触进行硅化以改善外部电阻。这些实施例可能实现的益处包括：
在基于Si-Ge的异质结构量子阱MOSFET中包括高水平的单轴应力，使得单轴应力将迁移率至少提高2倍；
在Si-GeQWFET中包括极低的外部电阻，因为金属源极/漏极与沟道紧密靠近，能够设计合金化硅化物/锗化物工艺以积累掺杂物/杂质，从而控制(减少)源极/漏极到半导体沟道的肖特基势垒高度；
对于高缩放(例如长度较短的沟道)器件包括固有较高的沟道迁移率，同时能够维持类似于Si的短沟道效应，方式是在沟道中叠加或增加双轴和单轴应变，以在沟道中并入较高水平的应变(工艺诱发的)。
一些晶体管可以在量子阱中使用III-V型材料。例如，由于有效质量低，连同由于调制δ掺杂导致的杂质散射减少，典型在III-V材料系统中，在外延生长的半导体异质结构中形成的量子阱晶体管器件在晶体管沟道中提供了异常高的载流子迁移率。这些器件提供了异常高的驱动电流性能，对于将来低功率、高速逻辑应用显得很有希望。
根据实施例，可以通过共形地再生长源极/漏极来实现局部应变的晶体管量子阱(QW)沟道区，以便除了由量子阱的顶部势垒层和底部缓冲层在沟道层中导致的双轴应变之外，在MOS晶体管的QW沟道区中赋予单轴应变。例如，除了量子阱的顶部势垒层和底部缓冲层在沟道层中导致的双轴应变之外，参考图7-10描述的一些实施例可以在III-V型材料QW沟道区中提供单轴应变。
图7是具有量子阱的衬底一部分的示意截面图。图7示出了包括形成于衬底720上或接触衬底720的量子阱(QW)754的设备700。QW754包括形成于沟道层734上或接触沟道层734的顶部势垒或缓冲层732，顶部势垒或缓冲层732是或包括具有厚度T11的势垒材料。缓冲层732具有顶表面770，可以形成于沟道层734的顶表面775上。沟道层734是或包括形成于缓冲层736上或接触缓冲层736(例如，形成于缓冲层736的顶表面777上或接触顶表面777)，厚度为T12的沟道材料。缓冲层736由缓冲材料制成或包括缓冲材料，具有厚度T13。缓冲层736可以形成于衬底720上或接触衬底720。
衬底720被示为包括顶部渐变缓冲层722，该缓冲层722是或包括形成于缓冲层724上或接触缓冲层724的渐变缓冲材料。缓冲层724是或包括形成于Si衬底层726上或接触Si衬底层726的缓冲材料(例如，非渐变的或同质的)。层726由非标准尺寸(offcut)的高电阻材料制成或包括非标准尺寸的高电阻材料。
根据实施例，衬底726上的顶部渐变缓冲层722可以是或包括渐变的砷化铟铝(InAlAs)；缓冲层724可以是或包括砷化镓(GaAs)；Si衬底层726可以是或包括高电阻率的硅(Si)材料。能够意识到，可以将本领域已知用于III-V型量子阱的其他衬底、衬底层和/或衬底材料用于衬底720。在一些情况下，衬底720可以是上文针对衬底120所述的衬底。
可以进一步处理，例如在半导体晶体管制造过程中处理上述设备700及其部件(该制造过程涉及到一个或多个处理室)，以变成或是QWp-MOS或n-MOS晶体管的部分(例如，通过作为CMOS器件的部分)。
能够意识到，层734可以包括适于在顶层732下方或层736上方并在与栅极电极(例如图10的电极1090)相邻形成的结的表面之间形成沟道材料的QW“沟道”部分的各种材料。具体而言，可以与QW735相邻形成源极和漏极，使得QW735(例如，从而图10的QW954)是源极和漏极之间的量子阱。源极和漏极均可以是结区，例如与量子阱相邻或通过量子阱(例如通过沟道层)形成的开口，然后用结材料填充。
量子阱754包括沟道(例如层734或沟道934)，以限制参与MOSFET器件的输运的载流子的能量区域。在这里，限制的能量区域(例如沟道)是在顶部势垒层(例如层732或沟道932)和底部缓冲层(例如层736)之间界定的较低带隙的区域，顶层和底层均具有较高带隙。
根据实施例，缓冲层732可以是或包括磷化铟(InP)；沟道层734可以是或包括砷化铟镓(InGaAs)；缓冲层736可以是或包括砷化铟铝(InAlAs)。能够意识到，可以将足以在III-V型材料量子阱中导致双轴压应变的其他适当材料用于沟道材料、顶部势垒材料和/或底部缓冲材料。
QW724可以是在形成QW724期间或之后通过对QW724掺杂形成的带负电荷的N型阱，如上文针对掺杂QW124所述。QW724可以被掺杂成N型的，或可以是P型的。类似地，结区可以是N型，或可以是P型结区。
图8是形成通过顶部势垒和沟道层的源极和漏极开口之后的图7的示意衬底。图8示出了设备800，包括接触开口870，接触开口870包括形成于沟道层834中的侧表面812和接触开口底表面(例如，缓冲层736的顶表面777)。类似地，接触开口880包括形成于沟道层834中的侧表面810以及接触开口底表面(例如，缓冲层736的顶表面777)。
根据实施例，可以形成接触开口870和880，以形成与晶体管的栅极电极或QW沟道位置相邻的结区。例如，可以通过蚀刻穿透顶部QW势垒层732并穿透层734以形成结，从而形成接触开口或结区凹陷。然后可以在结区凹陷中形成或沉积结材料。可以将结区870和880称为“源极-漏极区”或“扩散区”。而且，在结区870和880中形成、沉积或生长适当材料，可以将所得材料称为“结”、“源极”、“漏极”或“扩散区”。
例如，通过去除层732和层734的部分以暴露量子阱的底部缓冲层736(例如，暴露顶表面777)，可以通过层732并通过层734形成开口(例如，接触开口)。通过层732并通过层734形成(例如去除)开口可以形成势垒层832、沟道层834。形成开口(例如去除)也可以形成沟道层834的第一侧壁812，第一结区(例如，开口870)中底部缓冲层736的第一底表面777，沟道层的第二侧壁810，以及第二结区(例如，开口880)中底部缓冲层736的第二底表面777。
在一些情况下，可以在形成开口之前，在顶表面770上形成蚀刻掩模。可以去除掩模的部分以暴露要蚀刻的顶表面770的部分。可以通过经由去除了掩模部分的开口进行蚀刻来去除层732和层734的部分。可以去除层732和层734的第一部分和第二部分以通过层734形成接触开口870和880，从而暴露顶表面777。
例如，可以如上所述使用构图双操作过程，用于图2的设备200上的硬掩模层。在一些情况下，蚀刻掩模可以是高K电介质，例如HFO2Al2或HFO2Al3，对其进行干法蚀刻以形成开口，从而暴露顶表面770。能够意识到，可以使用其他掩模或工艺来界定要保护的区域，同时蚀刻源极-漏极凹陷以形成结区870和880，如这里所述。
根据实施例，去除第一部分和第二部分可以包括，使用湿法蚀刻工艺(例如，利用液体)以形成接触开口870和880，每个开口都延伸完全穿透沟道层734的厚度T2。湿法蚀刻工艺可以是各向同性的或各向异性的。
例如，可以使用两个湿法蚀刻工艺来选择性地蚀刻穿透层732，然后选择性地蚀刻穿透层734。第一湿法蚀刻剂可以选择性地蚀刻层732的材料，但不蚀刻层734的材料(或表面770上的蚀刻停止层)。而且，第二湿法蚀刻剂可以选择性地蚀刻层734的材料，但不蚀刻层732的材料(或表面770上的蚀刻停止层)。在一些情况下，第二湿法蚀刻剂可以选择性地蚀刻层732的材料和层734的材料(但不蚀刻表面770上的蚀刻停止层)。
例如，可以利用蚀刻剂液体通过去除或蚀刻来形成结区870和/或880，蚀刻剂液体可以包含混合物，所述混合物包括：柠檬酸、过氧化氢、HCl和磷酸。例如，HCl和H2O的混合物仅蚀刻InP，但选择性蚀刻(例如，不蚀刻)InGaAs材料。另一方面，磷酸(H3PO4)、过氧化氢(H2O2)和H2O的混合物蚀刻InGaAs和InAlAs，但选择性蚀刻(例如，不蚀刻)InP材料。能够意识到，可以使用其他适当的湿法蚀刻剂，以选择地湿法蚀刻层732的材料，然后蚀刻层734的材料。
图9示出了在低温下在源极和漏极开口中形成再生长共形渐变沟道材料并具有比沟道更大的晶格常数以在沟道中导致单轴应变的图8的衬底。图9示出了设备900，包括形成于接触开口870中的结材料970和形成于接触开口880中的结材料980。结材料970和980分别具有顶表面972和982。图9示出了设备900，包括QW954，其具有与接触材料970和980相邻的沟道934。
根据实施例，可以在开口870和880中沉积或生长与沟道层734的材料相同材料的一层结材料(例如，与层834相同)，以形成结材料970和980。可以生长共形、选择性的外延和/或渐变材料层以形成结材料876和886。在一些情况下，材料970和980是或包括选择性外延生长的InGaAs材料，其是渐变的，以增大In的浓度，同时Ga的浓度减少相同的量(例如，材料为In(x)Ga(1-x)As)。可以将从沟道材料外延生长材料970和980描述为“再生长”沟道材料，以形成结材料(例如，同样的材料，但具有不同浓度的In和Ga)。
可以在底表面777上；以及接触开口中的沟道材料侧壁812和810上形成结材料970和980。可以通过在结区中外延再生长沟道材料(例如层834的材料)来形成结材料970和980。具体而言，可以通过在侧壁和底表面上外延生长与沟道材料相同材料的渐变共形材料来形成材料970和980，所述材料的In浓度从表面777向表面972/982增大。
可以通过沟道材料的“低温”外延再生长形成结材料970和980。这种生长可以包括充分的金属有机物(MO)化学气相淀积(CVD)、金属有机物气相外延(MOVPE)、分子束外延(MBE)、化学束外延(CBE)或原子层外延(ALE)。“低温”生长可以描述在低于用于后端退火的温度下的生长(例如，低于用于形成与结合栅极接触的互连的温度)。例如，可以在低于或等于550摄氏度的温度下形成结材料，由于在退火前具有不同的In和Ga浓度，所以导致沟道材料中的单轴应变。在一些实施例中，温度可以大于400，但小于550摄氏度。
可以通过低温外延再生长各种适当的In、Ga和As沟道材料来形成结材料970和980，以生成In和Ga的浓度与沟道材料的In和Ga的浓度不同的一层InGaAs。在结材料相对于In浓度渐变的情况下，至少一定厚度的结材料与沟道材料具有不同的In和Ga浓度。
于是，由于In(和Ga)浓度不同，材料970和980均可以包括晶格间距与沟道934不同的一定厚度。可以选择或预先确定这些不同的In浓度，以确保结和沟道材料之间晶格间距的阈值差异。晶格间距的阈值差异可以足够大，使材料970和980均具有与沟道材料充分不同的体积，以均导致沟道934中的单轴应变，从而增大(或增强)沟道迁移率并减小Rext(与没有单轴应变相比)。对于一些实施例而言，可以选择或预定这些不同的In浓度，以调节应变成为0到百分之3.8之间的应变(例如，提供期望应变10％之内受控量的应变，在0和百分之3.8应变之间)。
在一些实施例中，材料970和980具有比沟道934的沟道材料更大的晶格间距(由体积箭头974和984所示)，在沟道934中导致单轴压应变(由应变箭头992和994表示)，足以提高以空穴作为N型沟道层934中载流子的p-MOS器件的沟道迁移率。由于材料970和980与沟道934相邻、接触和/或相连，所以可以将它们均描述为主要推送沟道材料远离自身，从而在远离自身的沟道中诱发或导致单轴应变。此外，可以将应变992和994的组合描述为沟道层中的单轴应变，例如由晶格间距不同于沟道934的沟道材料晶格间距的结材料970和980导致，在材料970和980之间的沟道934中导致单轴应变。
可以由阈值差异导致这种应变，导致材料970和980均具有比层的沟道材料体积更大的体积。例如，结材料可以是渐变的，In的浓度在表面777处为53％，在表面972/982处增大到100％，而沟道材料具有恒定或均匀的In浓度，例如恒定在70％和100％之间。在一些实施例中，材料970和980可以包括一定厚度的选择性外延生长的In(x)Ga(1-x)As材料，其中x从表面777的0.53增加到表面972/982的1.0；沟道材料为In(x)Ga(1-x)As，其中x介于0.7和0.95之间。在这些情况的一些中，沟道材料x可以约为0.7或0.8。
在其他实施例中，材料970和980可以具有比沟道934的沟道材料更小的晶格间距，导致拉应变，以增大n-MOS器件的电子载流子迁移率(例如，在与应变箭头992和994所示的相反方向上在沟道934中诱发单轴拉应变)。
除了单轴应变之外，由于层932的势垒材料的晶格间距与沟道材料的不同，可能沿着与箭头992和994所示的相同方向(并且进入和离开图9所示的截面)在沟道934中导致或存在第一双轴应变。由于层736的缓冲材料的晶格间距与沟道材料的不同，可能在沟道934中导致或存在类似的第二双轴应变。例如，由于层932的势垒材料的晶格间距大于或小于沟道材料，和/或层736的缓冲材料的晶格间距大于或小于沟道材料，所以沟道934中可能存在双轴压应变或拉应变(与单轴应变类似的应变)。
在一些实施例中，顶部势垒和底部缓冲层具有比沟道材料更小的晶格间距和更小体积，足以在沟道材料中导致双轴压应变，增大沟道迁移率并减小Rext。在这些实施例中，沟道材料是或包括均匀的In(x)Ga(1-x)As，其中x介于0.7和0.95之间；结材料是或包括外延生长的In(x)Ga(1-x)As材料，其中x从表面777的0.53增大到表面972/982的1.0，除了双轴应变之外，在沟道中导致足够量的单轴应变，从而进一步增大沟道迁移率并减小Rext(例如，除了双轴应变的之外)。在一些实施例中，顶部势垒材料包括磷化铟(InP)，底部缓冲层包括砷化铟铝(InAlAs)，单轴应变和双轴应变是压应变。能够意识到，可以将足以在III-V型材料量子阱沟道中导致双轴压应变的其他适当材料用于沟道材料、顶部势垒材料和/或底部缓冲材料。
图10示出了形成尖端；间隔体；源极/漏极材料上的源极/漏极金属；以及栅极电极之后的图9的衬底。图10示出了设备1000，包括形成于顶表面770上的高K栅极电介质1044以及形成于栅极电介质1044上的金属栅极电极1090。在材料970的表面972上形成源极金属(例如源极触点)1070；在材料980的表面982上形成漏极金属(例如漏极触点)1080。
间隔体1002形成于其间并电隔离栅极结构(栅极电介质1044和金属栅极电极1090)与源极/漏极(源极金属1070和漏极金属1080)。栅极电介质1044、栅极金属1090、源极金属1070和漏极金属1080可以由工艺形成，包括足以为这里所述的III-V型QW执行其功能的材料。在一些情况下，栅极电介质1044、栅极金属1090、源极金属1070和漏极金属1080可以由工艺形成，并包括针对栅极电介质244、栅极电极1090、材料476和材料486所述的材料。
可以进一步处理，例如在半导体晶体管制造过程中处理上述设备1000及其部件(该制造过程涉及到一个或多个处理室)，以变成或是QWp-MOS或n-MOS晶体管的部分(例如，通过作为CMOS器件的部分)。接下来可以处理设备1000以对结材料、沟道材料、栅极材料掺杂，以适当形成p型材料或形成n型材料。例如，可以处理设备1000以成为图11中所示的CMOS器件。还想到可以在上文针对图7-9所述的处理之前形成栅极结构，以便在图7中包括与图1对应的栅极结构，但是针对的是图7的III-VQW结构。
于是，可以使用针对图7-9所述的实施例替代通过离子注入杂质并随后对重掺杂渐变更大晶格常数的(n++)In(x)Ga(1-x)As源极/漏极材料上的杂质激活退火制成的提高的金属源极/漏极接触，共形地再生长渐变(n++)In(x)Ga(1-x)As源极/漏极上的金属接触经应变设计的基于III-V量子阱的MOSFET器件。离子注入和随后的退火导致三元III-V材料(例如In0.53Ga0.47As)由于掺杂剂激活的高温退火和离子注入损伤而改变成分，针对图7-9所述的实施例避免了这种情况。而且，源极和漏极区中掺杂剂激活不良造成更高的Rext，其影响到对于离子注入和随后退火器件的器件性能，针对图7-9所述的实施例避免了这种情况。而且，对于针对图7-9所述的实施例，在源极/漏极区域中共形地再生长更大晶格常数的渐变III-V材料提高了沟道III-V材料的应变。
此外，与SiGe源极/漏极相比，针对图7-9所述的低温共形生长更大的晶格常数渐变In(x)Ga(1-x)As(例如，x＝0.53到1)或恒定组成的源极/漏极实施例向沟道材料(例如In0.53Ga0.47As)提供了单轴应变，调节其从0变化到3.8％，对于SiGe源极/漏极的情况这是不可能的。这样通过使用MOCVD、CBE、MBE或ALE使源极/漏极材料渐变实现了沟道材料中应变控制的灵活性。在器件结构生长期间与双轴应变一起实现单轴应变进一步提高了沟道迁移率，因为这两种应变是相加的。
此外，与以下情况相比：(1)利用重掺杂帽盖层(例如n+-InGaAs)顶部的金属提高源极/漏极接触或(2)在源极/漏极区域中使用掺杂剂离子注入，随后进行掺杂剂激活和金属接触沉积的III-VMOSFET，上文参考图7-10所述的实施例可能导致如下益处，包括：
1.较低的Rext电阻；
2.较低的源极/漏极电阻；
3.栅极长度可缩放；
4.减小的截止状态泄露和最小化的寄生结漏电流；
5.仅需要低温热预算以为形成源极/漏极制造合金化或非合金化的金属接触：典型地，处理涉及在<450℃下退火以制造欧姆接触，由于没有源极/漏极扩展或深度离子植入工艺，所以制造接触不需要高温植入退火；
6.提供了基于量子阱的MOSFET，由于制造欧姆接触是在<450℃下退火的，不会降低沟道材料中的载流子迁移率；
7.制造的可行可制造性工艺；
8.显著减少了自对准结构和源极到漏极间隔；以及
9.与植入和退火MOSFET制造工艺相比，消除了植入诱发的损伤。
尽管上文结合图7-10所述的一些实施例可以例如为包括InGaAs/InAlAs的QW，但可以将上文参考图7-10所述的概念用于各种QW器件，例如：(1)包括各种类型III-V材料的器件；(2)具有基于该器件是p沟道还是n沟道，器件操作基于多数载流子还是少数载流子，和/或器件作为耗尽型还是增强型工作而选择的δ掺杂剂类型的器件；(3)在各种不同衬底(除硅之外)上生长结构的器件；(4)可以在底部势垒中应用调制掺杂的器件；和/或(5)使用p沟道系统的器件，其中源极/漏极区域将被用作再生长(p++)InGaAs材料。
图11示出了代表性CMOS结构，可以将上文参考图5和10所述的设备500或900的实施例并入该结构中。图11示出了CMOS器件1200，具有地GND，输入电压Vin，输出电压Vout和适当耦合到CMOS器件的p-MOS和n-MOS晶体管的结区和栅极电极的偏压VDD。
对于一些实施例而言，图11示出了CMOS器件1100，其具有p-MOS器件1204，例如上文结合图5和10所述的设备500或1000的p-MOS实施例，其以典型方式连接到n-MOS晶体管器件1104。P-MOS器件1204的栅极电介质、栅极电极、结区、QW沟道和QW结构可以对应于针对设备500或1000的实施例所述的那些，例如上文参考图5和10所述的那些。
例如，参考图5，结区1274可以包括针对图5所述的材料576(以及具有应变574的593)。类似地，结区1284可以包括针对图5所述的材料586(和具有应变584的593)。而且，阱1224可以包括QW524，沟道534具有针对图5所述的单轴应变592和594。
而且，参考图10，结区1274可以包括针对图10所述的材料970(具有应变974)。类似地，结区1284可以包括针对图10所述的材料980(具有应变984)。而且，阱1224可以包括QW954，沟道934具有针对图10所述的单轴应变992和994。
衬底1102还包括p型QW1224，并与用于形成CMOS器件1200的N型阱1124相关，使得P型阱1124是形成于衬底1102的第二区域上且界定衬底1102上与N型QW1124相邻的第二不同界面表面的n-MOS晶体管器件1104的部分。具体而言，例如，可以通过使n-MOS器件1204通过电绝缘材料1110与p-MOS器件1204电隔离来与p-MOS器件1204相邻地形成n-MOS器件1104。此外，n-MOS器件1104可以包括电介质1144(在栅极电极1190下方)下方且在N型结1120和1130之间的QW沟道。N-MOS器件1204被示为具有间隔体1112和1114。
图11还示出了n-MOS器件1104中的拉应变1174，1184，1192和1214。例如，结1120和1130可能导致远离顶表面1125下方的衬底1102部分的拉应变1174和1184。于是，应变1174和1184可能导致n-MOS器件1104的QW沟道中的拉应变1192和1194。能够意识到，拉应变1192和1194可能足以提高结1120和1130之间的载流子迁移率(例如，阱1124的沟道中电子的迁移率)。具体而言，结1120和1130可以由晶格间距小于QW1124的QW沟道的晶格间距的材料形成。
根据实施例，n-MOS器件1104可以是上文参考图5和10所述的设备500或1000的n-MOS实施例，以典型方式连接到p-MOS器件1204。在这些情况下，器件1104的栅极电介质、栅极电极、结区、沟道和阱结构可以对应于针对设备500或1000的实施例所述的那些，例如上文参考图5和10所述的那些；p-MOS器件1204可以对应于上文所述的n-MOS器件1104的p-MOS器件版本。
在以上说明书中，描述了具体实施例。不过，可以对其做出各种修改和变化而不脱离权利要求中阐述的实施例的最宽精神和范围。因此，只能从说明性的意义上而不是从限定性的意义上来看待说明书和附图。

Claims (39)

1.一种方法，包括：
去除衬底中量子阱的顶部势垒层和沟道层的第一部分以形成第一结区，并去除所述顶部势垒层和沟道层的不同的第二部分以形成所述衬底中的第二结区；以及
在所述第一结区和所述第二结区中形成一定厚度的结材料；
其中所述结材料具有与所述沟道层的沟道材料的晶格间距不同的晶格间距，并且在所述第一结区和所述第二结区之间的所述沟道层的第三部分中导致单轴应变。
2.根据权利要求1所述的方法，其中所述结材料具有大于所述沟道层的沟道材料的晶格间距的晶格间距，并且在所述第一结区和所述第二结区之间的所述沟道层的第三部分中导致单轴压应变。
3.根据权利要求2所述的方法，其中所述顶部势垒层和底部缓冲层均包括晶格间距小于所述沟道材料的晶格间距的材料，并且除了所述单轴应变之外，还均在所述沟道层的所述第三部分中导致双轴压应变。
4.根据权利要求1所述的方法，其中所述结材料具有小于所述沟道层的沟道材料的晶格间距的晶格间距，并且在所述第一结区和所述第二结区之间的所述沟道层的第三部分中导致单轴拉应变。
5.根据权利要求4所述的方法，其中所述顶部势垒层和底部缓冲层均包括晶格间距大于所述沟道材料的晶格间距的材料，并且除了所述单轴应变之外，还均在所述沟道层的所述第三部分中导致双轴拉应变。
6.根据权利要求1所述的方法，其中所述沟道层在所述量子阱的顶部势垒层和底部缓冲层之间，并且其中所述顶部势垒层和所述底部缓冲层均包括晶格间距与所述沟道材料的晶格间距不同的材料，并且除了所述单轴应变之外，所述顶部势垒层和所述底部缓冲层还均在所述沟道层的所述第三部分中导致双轴应变。
7.根据权利要求6所述的方法，其中去除所述第一部分和所述第二部分还包括去除层间电介质(ILD)层的第一部分和第二部分以形成穿透所述ILD层并进入，但未穿透所述沟道层的接触开口。
8.根据权利要求6所述的方法，其中去除所述第一部分和所述第二部分包括使用各向异性干法蚀刻以形成两个接触开口，每个开口延伸通过一定厚度的所述沟道层但不完全穿透所述沟道层；并且还包括：
使用选择性各向同性湿法蚀刻扩展位于所述沟道层中但未位于所述顶部势垒层中的接触开口，以使所述开口完全穿透所述沟道层并暴露所述量子阱的底部缓冲层。
9.根据权利要求8所述的方法，其中去除包括去除第一厚度的所述沟道层但不去除剩余厚度的沟道层，并且其中扩展包括去除所述剩余厚度并将所述沟道层中的开口加宽到比所述ILD层中的开口的宽度更宽的宽度。
10.根据权利要求8所述的方法，其中形成包括在扩展的接触开口中的所述沟道材料上，但不在所述顶部势垒层的势垒材料上形成金属材料。
11.根据权利要求10所述的方法，还包括对所述金属材料进行热处理以在所述金属材料和所述沟道材料之间的界面处形成包括所述金属材料和所述沟道材料的合金材料。
12.根据权利要求11所述的方法，其中形成包括使用原子层沉积(ALD)和物理气相沉积(PVD)中的一种沉积镍(Ni)材料；其中所述沟道材料包括锗(Ge)；其中所述顶部势垒层和底部缓冲层包括硅；并且其中所述单轴应变和所述双轴应变为压应变。
13.根据权利要求11所述的方法，其中热处理包括对所述界面进行退火以在所述顶部势垒层、所述底部缓冲层、所述沟道层和所述金属材料之间形成合金材料。
14.根据权利要求6所述的方法，其中去除第一部分和第二部分包括：
去除顶部势垒层和所述沟道层的第一部分以暴露所述量子阱的底部缓冲层，并去除所述顶部势垒层和所述沟道层的不同的第二部分以暴露所述量子阱的底部缓冲层。
15.根据权利要求14所述的方法，其中去除包括形成所述第一结区中所述势垒层和沟道层的第一侧壁以及所述底部缓冲层上的第一底表面，并形成所述第二结区中所述势垒层和沟道层的第二侧壁以及所述底部缓冲层上的第二底表面。
16.根据权利要求15所述的方法，其中形成包括在所述结区中外延再生长所述沟道材料。
17.根据权利要求16所述的方法，其中形成包括在所述侧壁和底表面上形成渐变共形材料，所述渐变共形材料具有与所述沟道材料相同的材料。
18.根据权利要求17所述的方法，其中形成包括在低于或等于550摄氏度的温度下形成所述结材料并在退火之前导致所述单轴应变。
19.根据权利要求14所述的方法，其中去除所述第一部分和所述第二部分还包括在所述顶部势垒层之上形成栅极电介质层，对所述栅极电介质层进行干法蚀刻以在所述顶部势垒层和所述沟道层的第三部分之上形成掩模，使用第一湿法选择性蚀刻去除所述顶部势垒层的所述第一部分和所述第二部分，以及使用第二选择性湿法蚀刻去除所述沟道层的所述第一部分和所述第二部分。
20.根据权利要求17所述的方法，其中所述沟道材料包括砷化铟镓(InGaAs)材料；并且其中形成包括生长铟浓度比所述沟道材料的铟浓度更高的InGaAs材料。
21.根据权利要求20所述的方法，其中所述顶部势垒材料包括磷化铟，所述底部缓冲层包括砷化铟铝；并且其中所述单轴应变和所述双轴应变为压应变。
22.一种晶体管，包括：
衬底中的量子阱，所述量子阱包括顶部势垒层和底部缓冲层之间的沟道层，其中所述顶部势垒层和所述底部缓冲层均包括晶格间距与所述沟道层的沟道材料的晶格间距不同的材料并均在所述沟道层中导致双轴应变；
与所述量子阱相邻的第一结区，所述第一结区穿透所述沟道层并到达所述底部缓冲层；
与所述量子阱相邻的不同的第二结区，所述第二结区穿透所述沟道层并到达所述底部缓冲层；
所述第一结区和所述第二结区中的结材料，具有与所述沟道材料的晶格间距不同的晶格间距，并除了所述双轴应变之外，还在所述沟道层中导致单轴应变。
23.根据权利要求22所述的晶体管，其中所述结材料具有大于所述沟道层的沟道材料的晶格间距的晶格间距，并且在所述第一结区和所述第二结区之间的所述沟道层的第三部分中导致单轴压应变。
24.根据权利要求23所述的晶体管，其中所述顶部势垒层和所述底部缓冲层均包括晶格间距小于所述沟道材料的晶格间距的材料，并且除了所述单轴应变之外，所述顶部势垒层和所述底部缓冲层还均在所述沟道层的所述第三部分中导致双轴压应变。
25.根据权利要求22所述的晶体管，其中所述结材料具有小于所述沟道层的沟道材料的晶格间距的晶格间距，并且在所述第一结区和所述第二结区之间的所述沟道层的第三部分中导致单轴拉应变。
26.根据权利要求25所述的晶体管，其中所述顶部势垒层和所述底部缓冲层均包括晶格间距大于所述沟道材料的晶格间距的材料，并且除了所述单轴应变之外，所述顶部势垒层和所述底部缓冲层还均在所述沟道层的所述第三部分中导致双轴拉应变。
27.根据权利要求22所述的晶体管，其中所述结材料包括所述沟道层和金属材料之间的界面处的合金材料，并且其中所述合金包括沟道材料和所述金属。
28.根据权利要求27所述的晶体管，其中所述金属包括镍(Ni)；其中所述沟道材料包括锗(Ge)；其中所述顶部势垒层和所述底部缓冲层包括硅；并且其中所述单轴应变和所述双轴应变为压应变。
29.根据权利要求22所述的晶体管，其中所述结材料包括所述顶部势垒层和所述沟道层的侧壁表面上以及所述底部缓冲层的顶表面上的渐变材料，所述渐变材料具有与所述沟道材料相同的材料。
30.根据权利要求29所述的晶体管，其中所述沟道材料包括砷化铟镓(InGaAs)；其中所述结材料包括铟浓度比所述沟道材料的铟浓度更高的InGaAs材料；其中所述顶部势垒材料包括磷化铟(InP)；其中所述底部缓冲层包括砷化铟铝(InAlAs)；并且其中所述单轴应变和所述双轴应变为压应变。
31.一种设备，包括：
衬底中的晶体管量子阱，所述量子阱包括顶部势垒层和底部缓冲层之间的沟道层，其中所述顶部势垒层和所述底部缓冲层均包括晶格间距不同于所述沟道层的沟道材料的晶格间距的材料，以便均在所述沟道层中导致双轴应变；
与所述量子阱的一部分相邻的第一结区，所述第一结区延伸穿透所述顶部势垒层，穿透所述沟道层并到达所述底部缓冲层；
与所述量子阱的该部分相邻的不同的第二结区，所述第二结区延伸穿透所述顶部势垒层，穿透所述沟道层并到达所述底部缓冲层；
所述第一结区和所述第二结区中的结材料，所述结材料具有不同于所述沟道材料的晶格间距的晶格间距，以除了所述双轴压应变之外，在所述沟道层中导致单轴应变。
32.根据权利要求31所述的设备，其中所述结材料具有大于所述沟道层的沟道材料的晶格间距的晶格间距，并且在所述第一结区和所述第二结区之间的所述沟道层的第三部分中导致单轴压应变。
33.根据权利要求32所述的设备，其中所述顶部势垒层和所述底部缓冲层均包括晶格间距小于所述沟道材料的晶格间距的材料，并且除了所述单轴应变之外，所述顶部势垒层和所述底部缓冲层还均在所述沟道层的所述第三部分中导致双轴压应变。
34.根据权利要求31所述的设备，其中所述结材料具有小于所述沟道层的沟道材料的晶格间距的晶格间距，并且在所述第一结区和所述第二结区之间的所述沟道层的第三部分中导致单轴拉应变。
35.根据权利要求34所述的设备，其中所述顶部势垒层和所述底部缓冲层均包括晶格间距大于所述沟道材料的晶格间距的材料，并且除了所述单轴应变之外，所述顶部势垒层和所述底部缓冲层还均在所述沟道层的所述第三部分中导致双轴拉应变。
36.根据权利要求31所述的设备，其中所述结材料包括所述沟道层和金属材料之间的界面处的合金材料，并且其中所述合金包括所述沟道材料和所述金属。
37.根据权利要求36所述的设备，其中所述金属包括镍(Ni)；其中所述沟道材料包括锗(Ge)；其中所述顶部势垒层和所述底部缓冲层包括硅；并且其中所述单轴应变和所述双轴应变为压应变。
38.根据权利要求31所述的设备，其中所述结材料包括所述顶部势垒层和所述沟道层的侧壁表面上以及所述底部缓冲层的顶表面上的渐变材料，所述渐变材料具有与所述沟道材料相同的材料。
39.根据权利要求38所述的设备，其中所述沟道材料包括砷化铟镓(InGaAs)；其中所述结材料包括铟浓度比所述沟道材料的铟浓度更高的InGaAs材料；其中所述顶部势垒材料包括磷化铟(InP)；其中所述底部缓冲层包括砷化铟铝(InAlAs)；并且其中所述单轴应变和所述双轴应变为压应变。
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767950B1 (ko) 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US7791063B2 (en) * 2007-08-30 2010-09-07 Intel Corporation High hole mobility p-channel Ge transistor structure on Si substrate
US7759142B1 (en) * 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8115235B2 (en) * 2009-02-20 2012-02-14 Intel Corporation Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same
US8368052B2 (en) 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8193523B2 (en) 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
JP5058277B2 (ja) * 2010-02-26 2012-10-24 株式会社東芝 半導体装置及びその製造方法
CN102214608A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 一种半导体器件及其制造方法
CN102544009B (zh) * 2010-12-08 2014-03-26 中国科学院微电子研究所 一种高迁移率cmos集成单元
US20120161105A1 (en) * 2010-12-22 2012-06-28 Willy Rachmady Uniaxially strained quantum well device and method of making same
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
KR20130008281A (ko) * 2011-07-12 2013-01-22 삼성전자주식회사 파워소자의 제조방법
KR101805634B1 (ko) * 2011-11-15 2017-12-08 삼성전자 주식회사 Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법
WO2013085534A1 (en) 2011-12-09 2013-06-13 Intel Corporation Strain compensation in transistors
CN102693944A (zh) * 2012-05-10 2012-09-26 上海华力微电子有限公司 一种提高静态随机存储器读出冗余度的方法
US8969924B2 (en) * 2012-05-21 2015-03-03 The Board Of Trustees Of The Leland Stanford Junior University Transistor-based apparatuses, systems and methods
US20130334571A1 (en) * 2012-06-19 2013-12-19 International Business Machines Corporation Epitaxial growth of smooth and highly strained germanium
TWI520337B (zh) * 2012-12-19 2016-02-01 財團法人工業技術研究院 階梯溝渠式金氧半場效電晶體及其製造方法
US20140170826A1 (en) * 2012-12-19 2014-06-19 Acorn Technologies, Inc. Biaxial strained field effect transistor devices
US9006789B2 (en) * 2013-01-08 2015-04-14 International Business Machines Corporation Compressive strained III-V complementary metal oxide semiconductor (CMOS) device
US9412871B2 (en) * 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US9337109B2 (en) 2013-05-24 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage FETs
US9093532B2 (en) 2013-06-21 2015-07-28 International Business Machines Corporation Overlapped III-V finFET with doped semiconductor extensions
US20160190319A1 (en) * 2013-09-27 2016-06-30 Intel Corporation Non-Planar Semiconductor Devices having Multi-Layered Compliant Substrates
US9368626B2 (en) * 2013-12-04 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained layer
US9147615B2 (en) 2014-02-14 2015-09-29 International Business Machines Corporation Ambipolar synaptic devices
US9293523B2 (en) 2014-06-24 2016-03-22 Applied Materials, Inc. Method of forming III-V channel
CN104157695B (zh) * 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
US9240454B1 (en) 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
KR20160067640A (ko) * 2014-12-04 2016-06-14 삼성전자주식회사 헤테로구조를 갖는 반도체 소자 및 그 형성 방법
US9520496B2 (en) 2014-12-30 2016-12-13 International Business Machines Corporation Charge carrier transport facilitated by strain
US9472667B2 (en) 2015-01-08 2016-10-18 International Business Machines Corporation III-V MOSFET with strained channel and semi-insulating bottom barrier
US9543216B2 (en) * 2015-06-05 2017-01-10 Globalfoundries Inc. Integration of hybrid germanium and group III-V contact epilayer in CMOS
CN104979215B (zh) * 2015-06-23 2018-01-02 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管及其制备方法
EP3314666A4 (en) 2015-06-26 2019-02-13 INTEL Corporation SOURCE SPACER / SEMICONDUCTOR DRAIN WITH HIGH MOBILITY
CN107924944B (zh) * 2015-09-11 2021-03-30 英特尔公司 磷化铝铟子鳍状物锗沟道晶体管
US10340374B2 (en) 2015-09-25 2019-07-02 Intel Corporation High mobility field effect transistors with a retrograded semiconductor source/drain
US10446685B2 (en) 2015-09-25 2019-10-15 Intel Corporation High-electron-mobility transistors with heterojunction dopant diffusion barrier
CN108028272B (zh) 2015-09-25 2022-09-27 英特尔公司 具有反向掺杂的掺杂剂扩散屏障的高电子迁移率晶体管
CN108028277B (zh) * 2015-09-25 2021-12-21 英特尔公司 具有增大的接触面积的半导体器件接触
CN108028281B (zh) 2015-09-25 2022-04-15 英特尔公司 具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管
US10586848B2 (en) * 2016-02-22 2020-03-10 Intel Corporation Apparatus and methods to create an active channel having indium rich side and bottom surfaces
US9837538B2 (en) * 2016-03-25 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10079288B2 (en) * 2016-06-07 2018-09-18 International Business Machines Corporation Contact formation on germanium-containing substrates using hydrogenated silicon
US10957769B2 (en) 2016-06-17 2021-03-23 Intel Corporation High-mobility field effect transistors with wide bandgap fin cladding
EP3472867A4 (en) 2016-06-17 2020-12-02 INTEL Corporation SELF-ALIGNED GATE ELECTRODE FIELD-EFFECT TRANSISTORS ON A SEMICONDUCTOR FIN
CN106129106A (zh) * 2016-07-01 2016-11-16 西安电子科技大学 金属氧化物半导体场效应晶体管及其制作方法
US9653289B1 (en) 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
WO2018057043A1 (en) * 2016-09-26 2018-03-29 Intel Corporation Source/drain recess etch stop layers and bottom wide-gap cap for iii-v mosfets
US9679967B1 (en) * 2016-09-30 2017-06-13 International Business Machines Corporation Contact resistance reduction by III-V Ga deficient surface
WO2018080513A1 (en) * 2016-10-28 2018-05-03 Intel Corporation Local interconnect for group iv source/drain regions
WO2019135769A1 (en) * 2018-01-08 2019-07-11 Intel Corporation Differentially strained quantum dot devices
US11183564B2 (en) 2018-06-21 2021-11-23 Intel Corporation Quantum dot devices with strain control
US11888034B2 (en) 2019-06-07 2024-01-30 Intel Corporation Transistors with metal chalcogenide channel materials
US11171243B2 (en) * 2019-06-27 2021-11-09 Intel Corporation Transistor structures with a metal oxide contact buffer
US11777029B2 (en) 2019-06-27 2023-10-03 Intel Corporation Vertical transistors for ultra-dense logic and memory applications
CN114005867A (zh) * 2021-09-13 2022-02-01 西安电子科技大学广州研究院 高电子迁移率异质结结构及制备方法、二极管、晶体管

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507660A (zh) * 2001-03-02 2004-06-23 �����Ҹ��ݴ�ѧ 单片光电集成电路的调制掺杂闸流管和互补晶体管组合
CN1998085A (zh) * 2004-05-20 2007-07-11 克里公司 制作具有再生长欧姆接触区的氮化物基晶体管的方法以及具有再生长欧姆接触区的氮化物基晶体管
US20070284613A1 (en) * 2006-06-09 2007-12-13 Chi On Chui Strain-inducing semiconductor regions
US20080237636A1 (en) * 2007-03-29 2008-10-02 Been-Yih Jin Transistor having tensile strained channel and system including same
CN100507660C (zh) * 2006-06-29 2009-07-01 乐金显示有限公司 液晶显示器件及其制造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2571583B2 (ja) * 1987-10-30 1997-01-16 シャープ株式会社 ▲ｉｉｉ▼−▲ｖ▼族化合物半導体電界効果トランジスタ
JPH0346270A (ja) * 1989-07-14 1991-02-27 Matsushita Electric Ind Co Ltd ヘテロ接合電界効果トランジスタ
JPH0691249B2 (ja) * 1991-01-10 1994-11-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 変調ドープ形ｍｉｓｆｅｔ及びその製造方法
US5787104A (en) * 1995-01-19 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting element and method for fabricating the same
JPH09298294A (ja) * 1996-03-06 1997-11-18 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合電界効果トランジスタ
JP2800770B2 (ja) * 1996-03-29 1998-09-21 日本電気株式会社 電界効果トランジスタ及びその製造方法
US6849866B2 (en) * 1996-10-16 2005-02-01 The University Of Connecticut High performance optoelectronic and electronic inversion channel quantum well devices suitable for monolithic integration
JPH10209430A (ja) * 1997-01-24 1998-08-07 Daido Steel Co Ltd 固体内電子移動方法および固体内電子移動装置
US5953362A (en) * 1997-12-15 1999-09-14 Pamulapati; Jagadeesh Strain induce control of polarization states in vertical cavity surface emitting lasers and method of making same
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
JP2003046270A (ja) 2001-07-27 2003-02-14 Nec Corp 屋外筐体ケーブル導入部の防水、防虫構造
JP2003332353A (ja) * 2002-05-09 2003-11-21 Matsushita Electric Ind Co Ltd 通信機器用半導体装置及び通信システム用機器
US6703648B1 (en) * 2002-10-29 2004-03-09 Advanced Micro Devices, Inc. Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
JP2004200335A (ja) * 2002-12-18 2004-07-15 Toshiba Corp 絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
US6841809B2 (en) 2003-04-08 2005-01-11 Sensor Electronic Technology, Inc. Heterostructure semiconductor device
US6927414B2 (en) * 2003-06-17 2005-08-09 International Business Machines Corporation High speed lateral heterojunction MISFETs realized by 2-dimensional bandgap engineering and methods thereof
US7612366B2 (en) * 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7112495B2 (en) * 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
JP2005079277A (ja) * 2003-08-29 2005-03-24 Toshiba Corp 電界効果トランジスタ
US6949761B2 (en) * 2003-10-14 2005-09-27 International Business Machines Corporation Structure for and method of fabricating a high-mobility field-effect transistor
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7057216B2 (en) * 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US7791107B2 (en) * 2004-06-16 2010-09-07 Massachusetts Institute Of Technology Strained tri-channel layer for semiconductor-based electronic devices
JP4515305B2 (ja) * 2005-03-29 2010-07-28 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法
JP2006332243A (ja) * 2005-05-25 2006-12-07 Toshiba Corp 半導体装置及びその製造方法
JP2007157788A (ja) 2005-11-30 2007-06-21 Toshiba Corp 半導体装置
US20070200142A1 (en) 2006-02-24 2007-08-30 Ching-Sung Lee High linear enhancement-mode heterostructure field-effect transistor
US8105803B2 (en) 2006-04-14 2012-01-31 Keio University Phosphatases involved in the regulation of cardiomyocyte differentiation
US7560326B2 (en) * 2006-05-05 2009-07-14 International Business Machines Corporation Silicon/silcion germaninum/silicon body device with embedded carbon dopant
JP5334149B2 (ja) * 2006-06-02 2013-11-06 独立行政法人産業技術総合研究所 窒化物半導体電界効果トランジスタ
US20080001173A1 (en) 2006-06-23 2008-01-03 International Business Machines Corporation BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS
US7943469B2 (en) * 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US20080142786A1 (en) 2006-12-13 2008-06-19 Suman Datta Insulated gate for group iii-v devices
JP2008177319A (ja) * 2007-01-18 2008-07-31 Sony Corp 半導体装置の製造方法および半導体装置
EP2120266B1 (en) * 2008-05-13 2015-10-28 Imec Scalable quantum well device and method for manufacturing the same
US7759142B1 (en) * 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
JP2011119065A (ja) 2009-12-01 2011-06-16 Mitsubishi Heavy Ind Ltd ワイヤハーネス組立装置、及びワイヤハーネス組立方法
US20120161105A1 (en) * 2010-12-22 2012-06-28 Willy Rachmady Uniaxially strained quantum well device and method of making same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507660A (zh) * 2001-03-02 2004-06-23 �����Ҹ��ݴ�ѧ 单片光电集成电路的调制掺杂闸流管和互补晶体管组合
CN1998085A (zh) * 2004-05-20 2007-07-11 克里公司 制作具有再生长欧姆接触区的氮化物基晶体管的方法以及具有再生长欧姆接触区的氮化物基晶体管
US20070284613A1 (en) * 2006-06-09 2007-12-13 Chi On Chui Strain-inducing semiconductor regions
CN100507660C (zh) * 2006-06-29 2009-07-01 乐金显示有限公司 液晶显示器件及其制造方法
US20080237636A1 (en) * 2007-03-29 2008-10-02 Been-Yih Jin Transistor having tensile strained channel and system including same

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