CN1607677A - 制造高迁移率场效应晶体管的结构和方法 - Google Patents
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Abstract
一种高迁移率半导体层结构和场效应晶体管(MODFET)的结构和制造方法，该结构包括高迁移率的传导沟道，而同时又保持反掺杂以控制有害的短沟道效应。该MODFET设计包括高迁移率传导沟道层，而其方法允许用如同离子植入这样的标准功艺来形成反掺杂，还允许高迁移率沟道邻近反掺杂层而没有引起迁移率的恶化。
Description
技术领域
本发明涉及半导体和晶体管，更具体地讲，涉及Si/SiGe应变层场效应晶体管。
背景技术
Si/SiGe应变层异质结构是对于未来高性能微电子学应用的重要器件。具体地讲，在弛豫SiGe上拉伸应变Si的MOSFET已经被提出作为更先进的CMOS应用，而Si/SiGe调制掺杂场效应晶体管(MODFET)对于先进的通讯应用是重要的。基于Si/SiGe应变层的场效应具体管具有借助提高了的迁移率来获得更好性能的共同特点。这对于在弛豫SiGe上拉伸应变Si MODFET和在弛豫SiGe上压缩应变Ge MODFET尤其是对的，前者的电子迁移率有3-5倍的提高因子，如同在Tech.Dig.Int.Electron Devices Meet.，509(1995)，K.Ismail的“Si/SiGe高速场效应晶体管”一文中所叙述的那样(此文在此插入以供参考)，后者具有比体Si MOSFET大十倍的空穴迁移率，如同在IEEE Elect.Dev.Lett.21，110(2000)S.J.Koester，R.Hammond，J.O.Chu的“用UHV-CVD生长的极高跨导的Ge/Si0.4Ge0.6 p-MODFET”一文所叙述的那样(此文在此插入以供参考)。
然而为了制造一个高性能的FET，除了迁移率外还必须考虑器件设计因素。具体计，短沟道效应的控制对于具有非常短栅长度的器件而言是一个严重的问题，就如同在International Conference on Simulation ofSemiconductor Processes and Devices，kobe，Japan，Sep.4-6，2002上，Q.C.Ouyang，S.J.Koester，J.O.Chu，A.Grill，S.Subbanna，和D.A.Herman Jr.所指出的那样。在Si MOSFET中，短沟道效应通常通过反掺杂来控制，也即在器件体内引入相反类型的载流子以保持在源和漏p/n结之间的高的内建势。在Si MOSFET中，反掺杂通常用直接通过器件有源区的离子植入引入的。
然而对于SiGe MODFET，通过有源区的杂质的植入能使迁移率严重下降。发生迁移率下降是因为植入杂质分布的尾部边沿与高迁移率沟道相交。因为即使低到1015cm-2这样的杂质浓度也能够使迁移率变差，因而即使浓度峰远在沟道区以下的植入也是不能用的。因而在SiGeMODFET中，沟道区为了保持高的迁移率，必须完全没有被植入的杂质。在图1(a)的图中给出了通过Si/SiGe n-沟道MODFET结构离子植入有害影响的例子，图中所画出的曲线15给出在有植入杂质时相对于在没有植入杂质时的曲线12减小了的电子迁移率。
对于MODFET的一种可能的选择是简单地删去反掺杂步骤，这是III-V族器件中所通常采用的方法。然而和III-V族器件不同，III-V族器件中高禁带宽度势垒层能够减小平行电导，而SiGe势垒层却没有提供这种机会。在图1(b)中给出了Si/SiGe n-MODFET中反掺杂需要的说明，该图给出一没有p阱的小型Si/SiGe n-MODFET的实验数据以及具有p型反掺杂的非常相似器件的物理模拟。没有反掺杂(p-阱)的器件显示严重的短沟道效应以及大的源/漏漏电流，而该模拟显示，具有合适的p-阱掺杂，同一器件将显示几乎理想的亚阈值行为。
到目前为止，还没有明确提出任何把反掺杂引入SiGe MODFET中去的方法。然而已经提出通过一个原地掺杂过程来实现这种掺杂的概念，并用拉伸应变Si表面沟道MOSFET来实现，参见IEEE Trans.on Elect.Dev.47，1406(2000)，K.Rim，J.L.Hoyt，J.F.Gibbons的“深亚微米应变SiN-MOSFET的制造与分析”。然而该技术并不适用于在事先制造好的弛豫SiGe基片上生长的层结构，这情况下再生长层结构必须保持很薄，因为掺杂只是在外延再生长层中进行，因而下面的基片仍然能够起着漏电通道的作用。一个很好的例子是在一个内埋绝缘层上制造的一个MODFET所发生的情况，这时典型的制造步骤是首先在绝缘体上生长一层弛豫的SiGe，然后在其顶上再生长该MODFET层结构。在此情况下，在生长过程中p-阱的原地掺杂仍然保持原先的SiGe基片没有掺杂。原地掺杂对于p-沟道SiGe MODFET也是一个问题，因为反掺杂将必须是n型，而许多通常的n型杂质在生长时具有高的表面亲和力，从而分凝到表面，并引起杂质进入沟道层这种不想要的情况。
因而高度需要制造一种高迁移率半导体层结构和场效应晶体管，它具有高迁移率的导电沟道，同时又保持反掺杂以控制有害的短沟道效应。同时也高度需要提供这样一种层结构和晶体管的制造方法。
发明内容
因而本发明的一个目标是提供一种高迁移率半导体层结构和场效应晶体管，它包括一个高迁移率的导电沟道，同时保持反掺杂以控制有害的短沟道效应。
按照本发明的一个实施方案，提供了这样一个半导体层结构，它包括：一层弛豫Si1-xGex层，它的一部分是p型掺杂的；在弛豫Si1-xGex层的顶上的一层底Si1-zGez缓冲层，其中Ge浓度z只要使得所述底缓冲层与所述弛豫Si1-xGex层基本上晶格匹配；在底Si1-zGez缓冲层顶上的一层拉伸应变Si量子阱层；在拉伸应变Si量子阱层顶上的一层顶Si1-mGem缓冲层；以及在顶Si1-mGem缓冲层顶上的一层拉伸应变Si帽层。
在一个进一步的实施方案中，该弛豫Si1-xGex层具有这样的Ge浓度x和弛豫因子r，以使平面内的晶格常数比起体Si的晶格常数大0.8-2.4％，并包括p-型掺杂区，其掺杂浓度在1015cm-3到1019cm-3范围内；以及所述底Si1-zGez缓冲层具有从2nm到50nm范围内的厚度，而所述拉伸应变Si量子阱层，以及所述顶Si1-mGem缓冲层具有从2nm到20nm范围内的厚度。
在另一个实施方案中，在弛豫Si1-xGex层顶和底缓冲层之间插入一薄Si1-yGey层，其Ge浓度y在0到20％的范围内，厚度在1到5nm的范围内。
在另一个实施方案中，所述弛豫Si1-xGex可以在一内埋绝缘层之上，所述弛豫Si1-xGex层具有5到100nm的厚度。
本发明的另一个目的是提供高迁移率半导体层结构和包括一高迁移率导电沟道的场效应晶体管的一种制造方法，该方法允许用如象离子植入或原地掺杂这样的标准工艺来形成反掺杂，并允许高迁移率沟道非常邻近反掺杂区而没有使迁移率恶化。
通过在Si帽层的顶上附加一绝缘栅电介质层；位于绝缘栅电介的顶上的一栅极；以及位于所述栅极两侧的n型源和漏接触区，该接触区从多层结构的一个表面延伸进弛豫Si1-xGex层的p型掺杂区，可以更有利地形成一种高性能的n-MODFET晶体管器件。显然，按照本发明的原理也可以形成P型MODFET器件。
附图说明
本发明的装置和方法的其他特征，方面和优点可以通过下述描述，所附权利要求以及附图得到更好的了解，其中：
图1(a)画出了对于一个n型调制掺杂层结构在有p阱植入和没有p型植入两种情况下的迁移率-温度曲线图。
图1(b)是在没有p型掺杂时，SiGe n-MODFET在Vds＝0.2V和1V下Id-Vgs的实验曲线以及有p阱掺杂时，SiGe n-MODFET在Vds＝0.2和1V下Id-Vgs的模拟曲线；
图2是具有p型掺杂体的一个不掺杂拉伸应变Si量子阱结构的一张示意载面图；
图3是具有n型调制掺杂和p型掺杂体的一个拉伸应变Si量子阱层结构的一张示意截面图；
图4是具有n型调制掺杂，p型掺杂体和一层SiGe插入层的一个拉伸应变Si量子阱层结构的一张示意截面图；
图5是在一内埋绝缘层上，具有n-型调制掺杂和P型掺杂体的一个拉伸应变Si量子阱层结构的一张示意截面图；
图6是具有p型调制掺杂和n型掺杂体的一个压缩应变SiGe量子阱层结构的一张示意截面图；
图7是具有一不掺杂拉伸应变Si量子阱层结构，n型调制掺杂，p型掺杂体，以及自对准源/漏接触的一个n型场效应晶体管的一张示意截面图；
图8是具有拉伸应变Si量子阱层结构，n型调制掺杂和p型掺杂体的n型场效应晶体管的一张示意截面图；
图9画出了生长如图4中所示的层结构的过程顺序；以及
图10(a)-10(c)画出了具有p型植入SiGe基片的一个n-MODFET层结构的实验数据。
具体实施方式
图2是按照本发明一个优选实施方案，具有P型掺杂体的一个无掺杂拉伸应变Si量子阱层结构的示意截面图。该层结构包括一层弛豫Si1-xGex层10，该层的一部分是p-型掺杂的。P-型掺杂浓度的可能范围是在1015和1019cm-3之间，而在该优选的实施方案中，浓度最好在1016和1018cm-3之间。在一个实施方案中，所述p-型掺杂部份可以是弛豫层10的一个顶部区11，如图2中所示，然而弛豫层10的全部或一个主要部份可以是p-型掺杂的。层10的Ge浓度x以及弛豫因子r应当是这样，以使其平面晶格常数比起弛豫Si大0.8-2.4％，而优选值在1.2％到1.8％的范围内。在该层的顶上是底Si1-z1Gez1缓冲层的20，其中Ge的浓度z应是这样，以使得层20与层10粗略地晶格匹配。在底Si1-zGez缓冲层20的顶上是拉伸应变Si层30，随之是顶Si1-mGem缓冲层40，以及还可选用Si帽层50。一般讲，顶Si1-mGem缓冲层40，底Si1-zGez缓冲层20和Si1-xGex层10并不要求有相同的Ge浓度，虽然在本优选实施方案中，这三层的Ge浓度大体相同。在该实施方案中，拉伸应变Si层30中的高迁移率被保持，这是因为p-阱掺杂被限止在下面的Si1-xGex层10中，它以底Si1-zGez缓冲层20与量子阱隔开。底Si1-zGez缓冲层20的厚度，理想地应当足够薄以使p-阱掺杂有效地控制短-沟道效应，而又要足够厚以防止迁移率的恶化。底Si1-zGez缓冲层20厚度的可能范围是从2nm到50nm，而优选值是在10和30nm之间。另外，在本优选实施方案中，拉伸应变Si层30的厚度应是这样，以使它小于在底Si1-zGez缓冲层20和拉伸应变Si层30之间的界面上形成失配位错的临界厚度。另外，在该优选实施方案中，顶Si1-mGem缓冲层40和Si帽层50的总厚度是不大于20nm。
按照本发明，可以在层结构中安置n-型调制掺杂，如图3所示。具体讲，以1017到1021cm-3浓度的n-型调制掺杂可以引入顶Si1-mGem缓冲层140中或底Si1-zGez缓冲层120中，或引入到两个缓冲层中，但每一层中至少直接和Si量子阱130相邻的那一部份必须保持基本上无掺杂。在此情况下，底Si1-zGez缓冲层120被分成n-型供给层180和基本上不掺杂的隔离层190，而顶Si1-mGem缓冲层140被分成n型供给层160和基本上不掺杂的隔离层170。不掺杂的隔离层170和190的厚度至少为0.5nm，以保证在Si量子阱130中保持高的迁移率。在该优选实施方案中，在n型供给层160或180或两者中n-型掺杂具有1018到1020cm-3范围中的浓度。另外，掺杂n-型供给层160的优选厚度在5nm到15nm的范围内，而无掺杂间隔层170的优选厚度是在2nm到8nm的范围内。层160和170的厚度应当使其总的厚度不大于20nm。
图4给出本发明另一个实施方案的一张示意截面图，其中有一层薄的Si1-yGey插入层220，其中y＜20％，被置于弛豫Si1-xGex层210和Si1-zGez缓冲层230之间。在图4中，层240、250、260分别对应于图3的层130、140和150。插入层220可以在层210的顶部随后生长层230-280之前有助于吸附主要是C和O的沾污。通过减小沾污，插入层可以允许Si量子阱240更加靠近Si1-xGex层210的p-型掺杂区，从而允许更好短沟道控制，同时仍然保持高的迁移率。在该优选实施方案中，插入层220的厚度应当在1nm和5nm之间，以及Ge浓度，y，是小于10％的。
这里所述的层结构还可以再加上一层内埋绝缘层。作为一个例子，图5给出了一个实施方案，它包含从底部到顶部，一个Si基片310和内埋绝缘层320，在该优选实施方案中，该绝缘层可以由硅的氧化物，氮化物，氮氧化物组成，最好是SiO2。接着是弛豫Si1-xGex层330，它能够是全部或部份地p-型掺杂。在该层的顶上是底Si1-zGez缓冲层340，其中Ge浓度z要使得层340与层330粗略地晶格匹配。在底Si1-zGez缓冲层340的顶上是拉伸应变Si层350，接着是顶Si1-mGem缓冲层360，以及可以选用的Si帽层370。在图5中，画出了顶侧调制掺杂，它把Si1-mGem缓冲层360分成n-型供给层380，和基本无掺杂的间隔层390。虽然在图5中画出了顶侧调制掺杂，但层结构可以是顶和/或底调制掺杂或没有调制掺杂。在图5中所示的实施方案也可以利用在图4中所述的薄的Si1-yGey插入层，而它将位于弛豫Si1-xGex层330和底Si1-zGez缓冲层340之间。在本实施方案中，掺杂水平的优选范围，Ge浓度，应变水平和层厚度与前面的实施方案相同。
对于一个拉伸-应变Sin-沟道异质结构用一个具有反掺杂的埋层的概念也可以用于一应变p-沟道异质结构。图6是按照本发明的另一个实施方案，具有p-型调制掺杂和n-型掺杂体的应变SiGe量子阱层结构的一张示意截面图。在该实施方案中，该层结构是一个高迁移率p-沟道异质结构，它包括一层弛豫Si1-xGex层410，而该层的顶部区域411是n-型掺杂的。然而要指出，弛豫层410的全部或一个主要部份可以是n-型掺杂的，n-型掺杂浓度的可能范围是在1015和1019cm-3之间，而在该优选的实施方案中，该浓度最好在1016和1018cm-3之间。层410的Ge浓度，x，和弛豫因子r应是这样，以使得平面晶格常数比起弛豫Si的晶格常数大0-3.2％，而优选值是在1.2％至2.4％的范围内。在该层的顶上形成底Si1-zGez缓冲层420，其中Ge浓度z应使得层420与层410粗略地晶格匹配。在层420顶上是应变Si1-vGev层430，其中v＞z，以使得应变Si1-vGev层430是处于受压应变，从而形成一个空穴的量子阱。在该优选实施方案中，v＞z+0.3。在层430的顶上形成顶Si1-mGem缓冲层440和Si帽层450。一般讲，顶Si1-mGem缓冲层440，底Si1-zGez缓冲层420和Si1-xGex层410并不要求有相同的Ge浓度，全然在该优选实施方案中，三层的Ge浓度是大致相同。另外，在本发明的另一个实施方案中，或者Si1-mGem缓冲层440，或者Si帽层450能够从层结构中删去，但不能把两者都略去，因为这些层中的任何一个层都能产生所需的能带补偿以把空穴限制在应变Si1-vGev层430中。
在图6中，p-型调制掺杂被引入进底Si1-zGez缓冲层420之中。在此情况下，底Si1-zGez缓冲层420被分成p-型供给层460，和基本无掺杂的间隔层470。无掺杂的间隔层470的厚度必须至少是0.5nm，以保证在Si1-vGev量子阱430中保持高的迁移率。与在图2-5中的层结构类似，在图6的层结构中也可以包括调制掺杂，这调制掺杂，或者包括在底Si1-zGez缓冲层420中，或者在顶Si1-mGem缓冲层440中，或者两者中，在Si1-xGex缓冲层410之下的一层内埋绝缘层，和/或一层在底Si1-zGez缓冲层420和Si1-xGex缓冲层410之间的Si1-yGey插入层。Si1-zGez缓冲层420的厚度可能的范围是从2nm到50nm，而优选值是在10到30nm之间。另外，在本优选实施方案中，应变Si1-vGev层430的厚度是这样，以使得它小于在底Si1-zGez缓冲层420和应变Si1-vGev层430之间的界面上失配位错形成的临界厚度，而Si1-mGem缓冲层440和Si帽层450的总的厚度不大于20nm。
本发明还包括对图2-6中所述层结构中引入的场效应晶体管。本发明的场效应晶体管的基本部件在图7中给出，该图给出具有内埋p型阱区域的n型晶体管的一张示意截面图。作为其最简单的形式，该晶体管引入如图2所示的层结构中，它包含一层弛豫Si1-xGex层510，该层的一部份511掺杂p型，接着是底Si1-zGez缓冲层520，其Ge浓度z只使得层520与层510粗略地晶格匹配。在底Si1-zGez缓冲层520的顶上是拉伸应变Si层530，接着是顶Si1-mGem缓冲层540，以及，可以选择采用，Si帽层550。在图7中所示的器件结构中还包括槽隔离区560，它深入进弛豫Si1-xGex层510，一个栅电介质层570，一个栅电极580，以及n型源和漏接触区590，这些接触区与栅电极被自对准。栅电介质层570最好包括硅的氧化物，氮化物，氮氧化物，以及Hf，Al，Zr，La，Y，Ta的氧化物和硅酸盐，它可以是单种成份，也可以是复合物，而栅电极580可以包括多晶硅，多晶硅锗，或象Pt，Ir，W，Pd，Al，Au，Ni，Cu，Ti，Co等金属以及其硅化物或其锗硅化物，它可以是单种成份，也可以是复合物。N型源和漏接触区590是足够深以使它深入进弛豫Si1-xGex层510的P型区511，但还不足以穿透它。因而由于背至背p-n结的存在，在源和漏之间通过弛豫Si1-xGex层510的电导就被阻断了。因为沟道区(拉伸应变Si层530)保持基本无掺杂，因而仍具有高的迁移率。
在图7中所画出的本发明的实施方案中，栅电极580通过栅电介质570与源和漏相隔离。另外，源和漏接触区590必须被栅稍许重迭以保证源和漏之间的连续性。在本发明的另一个实施方案中，可以用调制掺杂填充沟道，从而允许补偿源和漏区域。这样一个实施方案在图8中给出，该图给出一个n型场效应晶体管的示意截面图，该晶体管有一个拉伸应变Si量子阱层结构，n型调制掺杂层和p型掺杂体。在该实施方案中，层结构包括一层弛豫Si1-xGex层610，其顶部是p型掺杂，接着是底Si1-zGez缓冲层620，拉伸应变Si层630，无掺杂Si1-mGm间隔层640，n型掺杂Si1-mGem。供给层650，以及，可以选用，一层硅帽层660。该器件结构还包括槽隔离区670，它深入进弛豫Si1-xGex层610，一个肖塔基栅电极680和n型源和漏接触区690，该接触区深入进弛豫Si1-xGex层610的p型区。在该实施方案中，因为调制掺杂填充拉伸应变Si层630，因而源和漏接触区可以偏离栅电极。这使得源和漏接触区690分开得更远，随之减小了为控制短沟道效应所需的在弛豫Si1-xGex层610中p-型掺杂的浓度。另外，调制掺杂不再需要高的正向栅偏压，从而减小了Si帽层660的寄生填充。在图8中画出的实施方案中，肖塔基栅电极680最好是金属的，其接触金属具有高的功函数。优选的接触金属包括，但不限于：Ir，Pt和Pd，在图8所画的实施方案中也可以再用一个如图7所示的绝缘栅，但这不是必须的。
在图7和8所示和叙述的器件实施方案中还可以加上在图2-6中所示的层结构的其他变化。具体讲，该器件可以如图5所示在一个内埋绝缘层上建立一个层结构。在该实施方案中，绝缘槽和源/漏接触区将延伸到内埋绝缘(例如氧化物)层。内埋绝缘层将减小源/漏结的电容，并有利于控制短沟道效应。所画出的器件实施方案还可以包括一p型场效应晶体管，这可利用图6中的层结构以及p-型源和漏区。
本发明还包括制造如图2-6中所述多层结构的方法学。在图9中所示的本发明的一个实施方案描述了制造如图4所述多层结构的方法。该方法从如图9(a)所示的部份地或完全弛豫的Si1-xGex层出发。弛豫Si1-xGex层的Ge浓度x，以及弛豫固子r的值要使得平面内晶格常数比弛豫Si要大0.8-2.4％。弛豫Si1-xGex可以用许多方法来制备，但典型的方法是在一片Si基片上生长渐变的SiGe缓冲层，其中Ge浓度缓慢地从x＝0变化到最终Ge浓度x。接着，如图9(b)中所示，该弛豫Si1-xGex层被植入P型杂质。在该优选实施方案中，该杂质将包括B或In，或两者的复合物。接着把样品退火以激活杂质。退火可以在恰当地激活杂质所必须的温度下进行，典型地在700-1100℃范围内。接着的处理是清洗硅片以准备好再生长的表面。在本发明的一个实施方案中，第一层再生长层是一层薄的(也即小于5nm)插入层或籽晶Si1-yGey层，如图9(c)中所示，其中Ge浓度y在0到20％范围内。该层有助于在再生长界面上把污染物，具体讲，C和O吸附，从而使它们不会分离进以后的再生长层中。在该层的顶上生长底Si1-zGez缓冲层，如图9(d)中所示，其中Ge浓度z的数值要使该层与弛豫Si1-xGex层粗略地晶格匹配。接着，如图9(e)中所示，生长拉伸应变Si量子阱，接着生长顶Si1-mGem缓冲层(图9(f))，最后，一层硅帽以(图9(h))。在本发明的一个实施方案中，所有这些再生长层是基本上没有掺杂的，而在本发明的另一个实施方案中，这些层是在350℃到600℃的温度范围内的某个温度或多个温度上生长的。
在这里所述的本发明另一个实施方案中，可以用下述方法实现调制掺杂：在生长如图9(f)中所示的拉伸应变Si量子阱以后，先生长部份顶Si1-mGem缓冲层，以使它基本上是不掺杂的，并具有至少为0.5nm的厚度。接着生长其余部份的顶Si1-mGem缓冲层，它具有n型掺杂，从而形成n型供给层。在该优选方案中，n型杂质P，As或Sb。最后生长Si帽层，它可以包括，也可以不包括n型掺杂。可以用类似方法来对底Si1-zGez缓冲层进行n型掺杂，但必须使得Si量子阱以及离开量子阱0-5nm范围内的底Si1-zGez缓冲层区保持基本无掺杂。
在本发明的又一个实施方案中，对于Si1-yGey插入层和Si1-zGez底缓冲层(图9(c)和9(d))采用了降低了的生长温度，以防止与弹性弛豫相关的三维生长。在生长Si量子阱及以后的各层时，再把温度返回至标称的生长温度。在该优选的实施方案中，Si1-yGey插入层的生长温度是在450℃到550℃之间，而Si1-zGez底缓冲层的生长温度是在约350℃和500℃之间。
本发明的基本原理由图10(a)-10(c)所给出，这些图画出了在P型阱植入SiGe基片上再生长的MODFET层结构的实验数据。图10(a)具体地画出了该多层结构的二次离子质谱图(SIMS)，该多层结构具有植入p型阱掺杂和再生长Si/SiGe调制掺杂量子阱层结构，而图10(b)画出了图10(a)所示的多层结构相应的截面透射电子显微图(XTEM)。如图10(a)和10(b)所示，这些数据说明，用了上述降低生长温度的技术，得到了平滑的再生长。另外，霍尔测量的结果表明，p型阱掺杂对于室温迁移率只有很小的影响，如图10(c)中给出的数据所示。
虽然本发明是对于其示例性和优选的实施方案具体地加以叙述，但显然对于本领域的技术人员可以在不偏离本发明的精神和范围下，在形式和细节方面，作上述或其他改变，本发明只受所附权利要求书范围的限止。
Claims (84)
1.一种半导体层结构，包括：
一层弛豫Si1-xGex层；其中所述弛豫Si1-xGex层或者部份地，或者全部地被p型掺杂；
在所述弛豫Si1-xGex层顶上的一层底Si1-zGez缓冲层；
在所述底Si1-zGez缓冲层顶上的一层拉伸应变Si量子阱层；
在所述拉伸应变Si量子阱层顶上的一层顶Si1-mGem缓冲层；
在所述顶Si1-mGem缓冲层顶上的一层Si帽层，该层处于拉伸应变下。
2.权利要求1中的半导体层结构，其中所述弛豫底Si1-zGez缓冲层，拉伸应变Si量子阱层，以及顶Si1-mGem缓冲层及Si帽层基本上是无掺杂的。
3.权利要求2中的半导体层结构，其中所述弛豫Si1-xGex层的p型部份具有在1015cm-3和1019cm-3之间的杂质浓度，以及所述弛豫Si1-xGex层具有这样的Ge浓度x和弛豫因子r，以使得平面内晶格常数比起体Si的晶格常数大0.8-2.4％。
4.权利要求3中的半导体层结构，其中：
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配，并具有在2nm到50nm范围内的厚度；
所述拉伸应变Si量子阱层具有在2nm到30nm范围内的厚度；以及
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有在2nm到20nm范围内的厚度。
5.权利要求4中的半导体层结构，其中所述弛豫Si1-xGex层是在一个绝缘层的顶上形成的。
6.权利要求1中的半导体层结构，其中所述顶Si1-mGem缓冲层或底Si1-zGez缓冲层或顶和底缓冲层两者邻近所述Si量子阱的一部份是基本上不掺杂的，而所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层，或两个缓冲层的剩余区域的一部份或全部是以在1017cm-3至1021cm-3范围内的浓度n型掺杂的。
7.权利要求6中的半导体层结构，其中所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层中与所述Si量子阱相邻的无掺杂部份的厚度至少是0.5nm。
8.权利要求6中的半导体层结构，其中所述弛豫Si1-xGex层的p型部分具有在1015cm-3和1019cm-3之间的杂质浓度以及所述弛豫Si1-xGex层具有这样的Ge浓度x和弛豫因子r，以使其平面内晶格常数比体Si晶格常数大0.8-2.4％。
9.权利要求6中的半导体层结构，其中：
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有在2nm到50nm范围内的厚度；
所述拉伸应变Si量子阱层具有在2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有在2nm到20nm范围的厚度。
10.权利要求9中的半导体层结构，其中所述弛豫Si1-xGex层是在一层绝缘层的顶上形成的。
11.一种半导体层结构，包括：
一层弛豫Si1-xGex层，其中所述弛豫Si1-xGex层或者部份p型掺杂或者全部p型掺杂，
在所述弛豫Si1-xGex层的顶上的一层插入Si1-yGey层；
在所述插入Si1-yGey层的顶上的一层底Si1-zGez缓冲层；
在所述底Si1-zGez缓冲层的顶上的一层拉伸应变Si量子阱层；
在所述拉伸应变Si量子阱层的顶上的一层顶Si1-mGem缓冲层；
在所述顶Si1-mGem缓冲层顶上的处于拉伸应变下的Si帽层。
12.权利要求11中的半导体层结构，其中所述弛豫底Si1-zGez缓冲层，拉伸应变Si量子阱层，顶Si1-mGem缓冲层和Si帽层基本上是无掺杂的。
13.权利要求11中的半导体层结构，其中所述弛豫Si1-xGex层的p型部份具有在1015cm-3和1019cm-3之间的杂质浓度，而所述弛豫Si1-xGex层具有这样的Ge浓度x和弛豫因子r，以使其平面内的晶格常数比体Si晶格常数大0.8-2.4％。
14.权利要求13中的半导体层结构，其中：
所述插入Si1-yGey层具有0到20％范围内的Ge浓度y，以及小于5nm的厚度；
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有在2nm到50nm范围内的厚度；
所述拉伸应变Si量子阱层具有在2nm到30nm范围内的厚度；以及，
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有在2nm到20nm范围内的厚度。
15.权利要求14中的半导体层结构，其中所述弛豫Si1-xGex层是在一绝缘层的顶上形成的。
16.权利要求11中的半导体层结构，其中所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层邻近所述Si量子阱的一部份是基本上不掺杂的，而所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层的剩余区域的一部份或全部被n型掺杂，其浓度在1017cm-3至1021cm-3的范围内。
17.权利要求16中的半导体层结构，其中所述底Si1-zGez缓冲层或顶顶Si1-mGem缓冲层或两个缓冲层邻近所述Si量子阱的无掺杂部份的厚度至少为0.5nm。
18.权利要求16中的半导体层结构，其中所述弛豫Si1-xGex层的p型部份具有在1015cm-3和1019cm-3之间的杂质浓度，以及所述弛豫Si1-xGex层具有这样的Ge浓度x和弛豫因子r，以使得其平面内晶格常数比体Si晶格常数大0.8-2.4％。
19.权利要求14中的半导体层结构，其中：
所述插入Si1-yGey层具有的Ge浓度y在0到20％的范围内，而厚度小于5nm；
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并有在2nm到50nm范围内的厚度；
所述拉伸应变Si量子阱层具有在2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有在2nm到20nm范围的厚度。
20.权利要求19中的半导体层结构，其中所述弛豫Si1-xGex层是在一层绝缘层的顶上形成的。
21.一种半导体层结构，包括：
一层弛豫Si1-xGex层，其中所述弛豫Si1-xGex层部份地或全部地被n型掺杂，
在所述弛豫Si1-xGex层顶上的一层底Si1-zGez缓冲层；
在所述底Si1-zGez缓冲层顶上的一层压缩应变Si1-vGev量子阱层；
在所述压缩应变Si量子阱层顶上的一层顶Si1-mGem缓冲层；
在所述顶Si1-mGem缓冲层顶上的一层处于拉伸应变下的Si帽层。
22.权利要求21中的半导体层结构，其中所述弛豫底Si1-zGez缓冲层，压缩应变Si1-vGev量子阱层，顶Si1-mGem缓冲层和Si帽层基本上是无掺杂的。
23.权利要求22中的半导体层结构，其中所述压缩应变Si1-vGev量子阱层具有这样的Ge浓度v，以使v＞z+0.3。
24.权利要求23中的半导体层结构，其中所述弛豫Si1-xGex层的n型部份具有在1015cm-3和1019cm-3之间的掺杂浓度，以及所述弛豫Si1-xGex层具有这样的Ge浓度x以及弛豫因子r，以使平面内的晶格常数比体Si晶格常数大0-3.2％。
25.权利要求24中的半导体层结构，其中：
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有在2nm到50nm范围内的厚度；
所述压缩应变Si1-vGev量子阱层具有在2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有在2nm到30nm范围内的厚度；以及，
所述Si帽层具有在0nm到5nm范围内的厚度。
26.权利要求25中的半导体层结构，其中所述弛豫Si1-xGex层是在一绝缘层的顶上形成的。
27.权利要求21中的半导体层结构，其中所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层中邻近所述Si1-vGev量子阱层的一部份是基本上不掺杂的，以及所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层的剩余区域的一部份或全部是p型掺杂，其浓度在1017cm-3至1021cm-3的范围内。
28.权利要求27中的半导体层结构，其中所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层中邻近所述Si1-vGev量子阱的无掺杂部份的厚度至少为0.5nm。
29.权利要求28中的半导体层结构，其中所述压缩应变Si1-vGev量子阱层具有这样的Ge浓度v，以使v＞z+0.3。
30.权利要求29中的半导体层结构，其中所述弛豫Si1-xGex层的n型部份具有在1015cm-3和1019cm-3之间的掺杂浓度而所述弛豫Si1-xGex层具有这样的Ge浓度x和弛豫因子r，以使平面内的晶格常数比体Si大0-3.2％。
31.权利要求30中的半导体层结构，其中：
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有从2nm到50nm范围内的厚度；
所述压缩应变Si1-vGev量子阱层具有从2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有从2nm到30nm范围内的厚度；以及，
所述Si帽层具有从0nm到5nm范围内的厚度。
32.权利要求31中的半导体层结构，其中所述弛豫Si1-xGex层是在一绝缘层的顶上形成的。
33.一种半导体层结构，包括：
一层弛豫Si1-xGex层，其中所述弛豫Si1-xGex层或者部份地或整体被n型掺杂，
在所述弛豫Si1-xGex层顶上的一层插入Si1-yGey层
在所述插入Si1-yGey层顶上的一层底Si1-zGez缓冲层；
在所述底Si1-zGez缓冲层顶上的一层压缩应变Si1-vGev量子阱层；
在所述压缩应变Si量子阱层顶上的一层顶Si1-mGem缓冲层；
在所述顶Si1-mGem缓冲层顶上的一层处于拉伸应变下的Si帽层。
34.权利要求33中的半导体层结构，其中所述弛豫底Si1-zGez缓冲层，压缩应变Si1-vGev量子阱层，顶Si1-mGem缓冲层和Si帽层基本上不掺杂的。
35.权利要求34中的半导体层结构，其中所述压缩应变Si1-vGev量子阱层具有这样的Ge浓度v，以使v＞z+0.3。
36.权利要求35中的半导体层结构，其中所述弛豫Si1-xGex层的n型部份具有在1015cm-3和1019cm-3之间的掺杂浓度，以及所述弛豫Si1-xGex层具有这样的Ge浓度x以及弛豫因子r，以使其平面内晶格常数比体Si的晶格常数大0-3.2％。
37.权利要求36中的半导体层结构，其中：
所述插入Si1-yGey层具有0到20％范围内的Ge浓度y，以及具有小于5nm的厚度；
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有在2nm到50nm范围内的厚度；
所述压缩应变Si1-vGev量子阱层具有从2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有在2nm到20nm范围内的厚度；以及，
所述Si帽层具有在0nm到5nm范围内的厚度。
38.权利要求37中的半导体层结构，其中所述弛豫Si1-xGex层是在一绝缘层的顶上形成的。
39.权利要求33中的半导体层结构，其中所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层中与所述Si1-vGev量子阱层邻近的一部份是基本不掺杂的，而所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层的其余区域的一部份或整体被掺以p型杂质，其浓度在1017cm-3至1021cm-3的范围内。
40.权利要求39中的半导体层结构，其中所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层中与所述Si1-vGev量子阱邻近的不掺杂部份的厚度至少是0.5nm。
41.权利要求40中的半导体层结构，其中所述压缩应变Si1-vGev量子阱层有这样的Ge浓度v，以使v＞z+0.3。
42.权利要求41中的半导体层结构，其中所述弛豫Si1-xGex层的n型部份具有在1015cm-3和1019cm-3之间的掺杂浓度，而所述弛豫Si1-xGex层具有这样的Ge浓度x以及弛豫因子r，以使其平面内晶格常数比体Si的晶格常数大0-3.2％。
43.权利要求42中的半导体层结构，其中：
所述插入Si1-yGey层具有0到20％范围内的Ge浓度y，以及具有小于5nm的厚度；
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有在2nm到50nm范围内的厚度；
所述压缩应变Si1-vGev量子阱层具有从2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有从2nm到20nm范围内的厚度。
44.权利要求39中的半导体层结构，其中所述弛豫Si1-xGex层是在一个绝缘层的顶上形成的。
45.形成一种半导体层结构的方法，包括以下步骤：
将p-型杂质植入弛豫Si1-xGex层，有这样的Ge浓度x和弛豫因子r，以使平面内晶格常数比体Si晶格常数大0.8-2.4％，从而使得所述弛豫Si1-xGex层的一部份被p型掺杂，其浓度在1015cm-3和1019cm-3范围内。
通过退火把所述p型杂质激活，激活温度在约600℃到1100℃的范围内；以及
外延生长一多层结构，包括：
在所述弛豫Si1-xGex层的顶上的一层底Si1-zGez缓冲层；
在所述底Si1-zGez缓冲层顶上的一层拉伸应变Si量子阱层；
在所述拉伸应变Si量子阱层顶上的一层顶Si1-mGem缓冲层；
在所述顶Si1-mGem缓冲层顶上的一层处于拉伸应变下的Si帽层。
46.权利要求45中的方法，其中所述底Si1-zGez缓冲层是在约350℃-500℃之间的某个温度下生长的。
47.权利要求46中的方法，其中：
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有在2nm到50nm范围内的厚度；
所述拉伸应变Si量子阱层具有在2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配，并具有从2nm到20nm范围内的厚度。
48.权利要求45中的方法，还包括在所述弛豫Si1-xGex层和底Si1-zGez缓冲层之间生长一层插入Si1-yGey层的步骤。
49.权利要求48中的方法，其中所述插入Si1-yGey层和底Si1-zGez缓冲层是在约400℃-500℃之间某个温度下生长的。
50.权利要求49中的方法，其中：
所述插入Si1-yGey层具有0到20％范围的Ge浓度y，以及小于5nm的厚度；
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有在2nm到50nm范围内的厚度；
所述拉伸应变Si量子阱层具有从2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配，并具有从2nm到20nm范围内的厚度。
51.权利要求45中所述方法，其中所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层中与所述Si量子阱邻近的一部份是基本上不掺杂的，而所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层的其余区域的一部份或整体被n型掺杂，其浓度在1017cm-3至1021cm-3的范围内。
52.权利要求51中的方法，其中所述底Si1-zGez缓冲层是在约400℃-550℃之间某个温度下生长的。
53.权利要求52中的方法，其中所述底Si1-zGez缓冲层或顶Si1-mGem缓冲层或两个缓冲层中与所述Si量子阱相邻近的不掺杂部份的厚度至少是0.5nm。
54.权利要求53中的方法，其中：
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配，并具有从2nm到50nm范围内的厚度；
所述拉伸应变Si量子阱层具有从2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配，并具有从2nm到20nm范围内的厚度。
55.权利要求51中的方法，还包括在所述弛豫Si1-xGex层和底Si1-zGez缓冲层之间生长一层插入Si1-yGey层的步骤。
56.权利要求51中的方法，其中所述插入Si1-yGey层和底Si1-zGez缓冲层是在约350℃-500℃之间某个温度下生长的。
57.权利要求56中的方法，其中：
所述插入Si1-yGey层具有0到20％范围内的Ge浓度y，以及小于5nm的厚度；
所述底Si1-zGez缓冲层与所述弛豫Si1-xGex层基本上晶格匹配并具有在2nm到50nm范围内的厚度；
所述拉伸应变Si量子阱层具有从2nm到30nm范围内的厚度；
所述顶Si1-mGem缓冲层与所述底Si1-zGez缓冲层基本上晶格匹配并具有从2nm到30nm范围内的厚度。
58.权利要求1中的半导体层结构，还包括：
位于所述Si帽层顶上的一层绝缘栅电介质；
位于所述绝缘栅电介质顶上的一个栅电极；
位于所述栅电极两侧的n型源和漏接触区，从所述结构的一个表面延伸到所述弛豫Si1-xGex层的p型掺杂部分；
所述漏和源接触区的两侧的槽隔离区，它深入进所述弛豫Si1-xGex层，由此形成高性能场效应晶体管器件。
59.权利要求11中的半导体层结构，还包括：
位于所述Si帽层顶上的一层绝缘栅电介质；
位于所述绝缘栅电介质顶上的一个栅电极；
位于所述栅电极两侧的n型源和漏接触区，从所述结构的一个表面延伸到所述弛豫Si1-xGex层的p型掺杂部分；
所述漏和源接触区的两侧的槽隔离区，它深入进所述弛豫Si1-xGex层，由此形成高性能场效应晶体管器件。
60.权利要求6中的半导体层结构，还包括：
在所述Si帽层顶上的一个栅电极；
位于所述栅电极两侧的n型源和漏接触区，从所述结构的一个表面延伸到所述弛豫Si1-xGex层的p型掺杂部分；
所述漏和源接触区的两侧的槽隔离区，它深入进所述弛豫Si1-xGex层，由此形成高性能场效应晶体管器件的。
61.权利要求60中的半导体层结构，还包括位于所述Si帽层顶上和所述栅电极下的一层绝缘栅电介质。
62.权利要求16中的半导体层结构，还包括：
在所述Si帽层顶上的一个栅电极；
位于所述栅电极两侧的n型源和漏接触区，从所述结构的一个表面延伸到所述弛豫Si1-xGex层的p型掺杂部分；
所述漏和源接触区的两侧的槽隔离区，它深入进所述弛豫Si1-xGex层，由此形成高性能场效应晶体管器件的。
63.权利要求62中的半导体层结构，还包括位于所述Si帽层顶上和所述栅电极下的一层绝缘栅电介质。
64.权利要求5中的半导体层结构，还包括：
位于所述Si帽层顶上的一层绝缘栅电介质；
位于所述绝缘栅电介质顶上的一个栅电极；
位于所述栅电极两侧的n型源和漏接触区，从所述结构的一个表面延伸至所述绝缘层；
在漏和源接触区两侧的槽隔离区，它们通过所述弛豫Si1-xGex层深入进所述绝缘层。
65.权利要求15中的半导体层结构，还包括：
位于所述Si帽层顶上的一层绝缘栅电介质；
位于所述绝缘栅电介质顶上的一个栅电极；
位于所述栅电极两侧的n型源和漏接触区，从所述结构的一个表面延伸至所述绝缘层；
在漏和源接触区两侧的槽隔离区，它们通过所述弛豫Si1-xGex层深入进所述绝缘层。
66.权利要求10中的半导体层结构，还包括：
位于所述Si帽层顶上的一个栅电极；
位于所述栅电极两侧的n型源和漏接触区，从所述结构的一个表面延伸至所述绝缘层；
在漏和源接触区两侧的槽隔离区，它们通过所述弛豫Si1-xGex层深入进所述绝缘层。
67.权利要求66中的半导体层结构，还包括位于所述Si帽层顶上并在所述栅电极下面的一层绝缘栅电介质。
68.权利要求20中的半导体层结构，还包括：
位于所述Si帽层顶上的一个栅电极；
位于所述栅电极两侧的n型源和漏接触区，从所述结构的一个表面延伸至所述绝缘层；
在漏和源接触区两侧的槽隔离区，它们通过所述弛豫Si1-xGex层深入进所述绝缘层。
69.权利要求68中的半导体层结构，还包括位于所述Si帽层顶上并在所述栅电极下面的一层绝缘栅电介质。
70.权利要求21中的半导体层结构，还包括：
位于所述Si帽层顶上的一层绝缘栅电介质；
位于所述绝缘栅电介质顶上的一个栅电极；
位于所述栅电极两侧的p型源和漏接触区，从所述结构的一个表面延伸到所述弛豫Si1-xGex层的p型掺杂部分；
在所述漏和源接触区两侧的槽隔离区，它们深入进所述弛豫Si1-xGex层，由此形成高性能场效应晶体管器件。
71.权利要求33中的半导体层结构，还包括：
位于所述Si帽层顶上的一层绝缘栅电介质；
位于所述绝缘栅电介质顶上的一个栅电极；
位于所述栅电极两侧的p型源和漏接触区，从所述结构的一个表面延伸到所述弛豫Si1-xGex层的p型掺杂部分；
在所述漏和源接触区两侧的槽隔离区，它们深入进所述弛豫Si1-xGex层，由此形成高性能场效应晶体管器件。
72.权利要求27中的半导体层结构，还包括：
位于所述Si帽层顶上的一个栅电极；
位于所述栅电极两侧的p型源和漏接触区，从所述结构的一个表面延伸到所述弛豫Si1-xGex层的p型掺杂部分；
在所述漏和源接触区两侧的槽隔离区，它们深入进所述弛豫Si1-xGex层，由此形成高性能场效应晶体管器件。
73.权利要求72中的半导体层结构，还包括位于所述Si帽层顶上并在所述栅电极下面的一层绝缘栅电介质。
74.权利要求39中的半导体层结构，还包括：
位于所述Si帽层顶上的一个栅电极；
位于所述栅电极两侧的p型源和漏接触区，从所述结构的一个表面延伸到所述弛豫Si1-xGex层的p型掺杂区；
在所述漏和源接触区两侧的槽隔离区，它们深入进所述弛豫Si1-xGex层，由此形成高性能场效应晶体管器件。
75.权利要求74中的半导体层结构，还包括位于所述Si帽层顶上并在所述电极下面的一层绝缘栅电介质。
76.权利要求26中的半导体层结构，还包括：
位于所述Si帽层顶上的一层绝缘栅电介质；
位于所述栅电介质顶上的一个栅电极；
位于所述栅电极两侧的p型源和漏接触区，从所述结构的一个表面延伸至所述绝缘层；
在漏和源接触区两侧的槽隔离区，它们通过弛豫Si1-xGex层，延伸进所述绝缘层。
77.权利要求38中的半导体层结构，还包括：
位于所述Si帽层顶上的一层绝缘栅电介质；
位于所述栅电介质顶上的一个栅电极；
位于所述栅电极两侧的p型源和漏接触区，从所述结构的一个表面延伸至所述绝缘层；
在漏和源接触区两侧的槽隔离区，它们通过弛豫Si1-xGex层，延伸进所述绝缘层。
78.权利要求32中的半导体层结构，还包括：
位于所述Si帽层顶上的一个栅电极；
位于所述栅电极两侧的p型源和漏接触区，从所述多层结构的一个表面延伸到所述内埋氧化层；
在漏和源接触区两侧的槽隔离区，它们通过所述弛豫Si1-xGex层，延伸进所述绝缘层。
79.权利要求78中的半导体层结构，还包括位于所述Si帽层顶上并在所述电极下面的一层绝缘栅电介质。
80.权利要求44中的半导体层结构，还包括：
位于所述Si帽层顶上的一个栅电极；
位于所述栅电极两侧的p型源和漏接触区，从所述多层结构的一个表面延伸到所述内埋氧化层；
在漏和源接触区两侧的槽隔离区，它们通过所述弛豫Si1-xGex层，延伸进所述绝缘层。
81.权利要求80中的半导体层结构，还包括位于所述Si帽层顶上并在所述电极下面的一层绝缘栅电介质。
82.权利要求58中的半导体层结构，其中所述绝缘栅电介质包括选自以下组中的一种，该组包括：一种硅的氧化物，氮化物，氮氧化物，Hf，Al，Zr，La，Y，Ta的氧化物和硅酸盐，它也可以单一成份，也可以是复合物，而所述栅电极的底部包括多晶硅，多晶锗硅，或金属Mo，Pt，Ir，W，Pd，Al，Au，Ni，Cu，Ti以及Co或它们的硅化物或锗硅化物，可以是单一成份，也可以是复合物。
83.权利要求59中的半导体层结构，其中所述栅电极的底部包括选自以下组中的一种，该组包括：多晶硅、多晶锗硅、或金属：Pt，Ir和Pd或它们的硅化物和锗硅化物，可以是单一成份，也可以是复合物。
84.权利要求65中的半导体层结构，其中所述栅电极的底部包括选自下面组中的一种，该组包括：多晶硅，多晶锗硅，或金属Mo，W，Al，Au，Ni，Cu，Ti和Co或它们的硅化物或锗硅化物，可以是单一成份，也可以是复合物。
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