TWI803219B - 包含具超晶格之接地面層之射頻半導體元件及相關方法 - Google Patents

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Abstract

射頻(RF)半導體元件可包括一絕緣體上半導體底材，及該絕緣體上半導體底材上之一射頻接地面層，該射頻接地面層包括一導電超晶格。該導電超晶格可包括堆疊之層群組，各層群組包含堆疊之摻雜基底半導體單層，其界定出一摻雜基底半導體部份，以及被拘束在相鄰的摻雜基底半導體部份之一晶格內之至少一非半導體單層。該射頻半導體元件在該射頻接地面層上方可進一步包括一本體，鄰接該本體且界定出該本體中一通道區之隔開的源極區與汲極區，及覆於該通道區上之一閘極。

Description

包含具超晶格之接地面層之射頻半導體元件及相關方法
本揭示內容一般而言係關於半導體元件，且更具體地，係關於射頻(RF)半導體元件及相關方法。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術，已多有人提出。例如，Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層，其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率，從而得以製作較高速與/或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件，其包含夾在矽層間的一層矽與碳層，以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣，具有較小有效質量(effective mass)且已由施加於閘極上的 電場所誘發的電子，便會被侷限在其第二矽層內，因此，即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格，其中包含一複數層，該複數層少於八個單層(monolayer)且含有一部份(fractional)或雙元(binary)半導體層或一雙元化合物半導體層，該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格，其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理，授予Candelaria的美國專利第5,683,934號揭示了具較佳遷移率之MOSFET，其包含一通道層，該通道層包括矽與一第二材料之一合金，該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構，其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交替之SiO2/Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上出版的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing)pp.391-402中，Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice,SAS)。此矽/氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電輝光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的，亦即，垂直於SAS之層。該文所揭示的SAS可包含由諸 如氧原子等被吸附物種(adsorbed species)及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽，被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1nm厚之一矽質部份，其約為八個原子層的矽，而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters)，Vol.89,No.7(2002年8月12日)中，Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章，更進一步地討論了Tsu的發光SAS結構。
授予Wang等人之美國專利第7,105,895號揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊，其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(fourorders of magnitude)。其絕緣層/阻障層容許低缺陷磊晶矽挨著絕緣層而沉積。
已公開之Mears等人的英國專利申請案第2,347,520號揭示，非週期性光子能帶間隙(aperiodic photonic band-gap,APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言，該申請案揭示，材料參數(material parameters)，例如能帶最小值的位置、有效質量等等，皆可加以調節，以獲致具有所要能帶結構特性之新非週期性材料。其他參數，諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability)，則被揭露亦有可能被設計於材料之中。
除此之外，授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法，其包括在矽底材上沉積一層矽及至少一另外元素，使該沉積層實質上沒有缺陷，如此實質上無缺陷的磊晶矽便能沉積於 該沉積層上。作為替代方案，一或多個元素構成之一單層，較佳者為包括氧元素，在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層，形成阻障複合體。
儘管已有上述方法存在，但為了實現半導體元件效能的改進，進一步強化先進半導體材料及處理技術的使用，是吾人所期望的。
一種射頻(RF)半導體元件，其可包括一絕緣體上半導體底材，及該絕緣體上半導體底材上之一射頻接地面層，該射頻接地面層包括一導電超晶格。該導電超晶格可包括複數個堆疊之層群組，各層群組包含複數個堆疊之摻雜基底半導體單層，其界定出一摻雜基底半導體部份，以及被拘束在相鄰的摻雜基底半導體部份之一晶格內之至少一非半導體單層。該射頻半導體元件在該射頻接地面層上方可進一步包括一本體，鄰接該本體且界定出該本體中一通道區之隔開的源極區與汲極區，及覆於該通道區上之一閘極。
在一示例實施例中，該射頻半導體元件可為一射頻開關。該射頻半導體元件亦可包括耦合至該本體及該射頻接地面層之一本體接點。舉例來說，該本體接點可包括鄰接該通道區兩端之第一及第二本體接觸部。
根據一示例實施方式，該射頻接地面可具有之厚度在10-50nm範圍內。此外，舉例而言，該摻雜基底半導體部分可具有至少5x1017cm-3之摻雜物濃度。該閘極可包括在該通道區上方之一閘極絕緣體，以及在該閘極絕緣體上方之一閘電極。
同樣作為示例，該摻雜基底半導體單層可包括矽，且該非半導體單層可包括氧。例如，該絕緣體上半導體底材可包括一絕緣體上矽(SOI)底材。
一種用於製作射頻(RF)半導體元件的方法態樣，其可包括在絕緣體上半導體底材上形成包含一導電超晶格之一射頻接地面層。該導電超晶格可包括複數個堆疊之層群組，各層群組包含複數個堆疊之摻雜基底半導體單層，其界定出一摻雜基底半導體部份，以及被拘束在相鄰的摻雜基底半導體部份之一晶格內之至少一非半導體單層。該方法可進一步包括在該射頻接地面層上方形成一本體，形成鄰接該本體且界定出該本體中一通道區之隔開的源極區與汲極區，及形成覆於該通道區上之一閘極。
在一示例實施例中，該射頻半導體元件可包括一射頻開關。該方法可進一步包括形成耦合至該本體及該射頻接地面層之一本體接點。更具體地，該本體接點可包括鄰接該通道區兩端之第一及第二本體接觸部。
作為示例，該射頻接地面具有之厚度可在10-50nm範圍內。同樣作為示例，該摻雜基底半導體部份可具有至少5x1017cm-3之摻雜物濃度。形成該閘極可包括在該通道區上方形成一閘極絕緣體，以及在該閘極絕緣體上方形成一閘電極。
在一示例實施方式中，該摻雜基底半導體單層可包含矽，且該非半導體單層可包括氧。此外，該絕緣體上半導體底材可包含例如一絕緣體上矽(SOI)底材。
21,21’:底材
25,25’,125,125':超晶格
45a~45n,45a’~45n’:層群組
46,46’:基底半導體單層
46a~46n,46a’~46n’:基底半導體部份
50,50’:能帶修改層
52,52’:頂蓋層
60:射頻半導體元件
61:底材
62:底材層
63:BOX層
64:SOI層
65,165,165':接地面
66:本體
67:源極區
68:汲極區
70:通道區
71,171a,171a',171b,171b':閘極
72:閘極絕緣體
73:閘電極
75:等效電路圖
76,77,78,130,140,150:曲線圖
100:元件
152,152':矽頂蓋層
161,161':起始底材
162,162':矽底材
163,163':BOX層
164,164':SOI層
167a,167a',167b,167b':源極
168a,168a',168b,168b':汲極
180a:第一本體接觸部
180b:第二本體接觸部
182:屏蔽氧化物
183,183':第一PR遮罩
184,184':第二PR遮罩
186,186':Vt植入物
圖1為依照一示例實施例之半導體元件用超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部份之透視示意原子圖。
圖3為依照另一示例實施例之超晶格放大概要剖視圖。
圖4A為習知技術之塊狀矽及圖1-2所示之4/1矽/氧超晶格兩者從迦碼點(G)計算所得能帶結構之圖。
圖4B為習知技術之塊狀矽及圖1-2所示之4/1矽/氧超晶格兩者從Z點計算所得能帶結構之圖。
圖4C為習知技術之塊狀矽及圖3所示之5/1/3/1矽/氧超晶格兩者從G點與Z點計算所得能帶結構之圖。
圖5為在一示例實施例中包含界定出一接地面之超晶格之射頻(RF)半導體元件之概要剖視圖。
圖6為圖5射頻半導體元件之等效電路的電路圖。
圖7為電流相對於汲極電壓之曲線圖，其繪示在一實例模擬中圖5射頻半導體元件之接地面對崩潰特性的影響。
圖8為電洞電位相對於距離之曲線圖，其繪示圖7示例模擬中沿通道的電洞電位。
圖9為圖5射頻半導體元件之示例實施方式中，汲極電流相對於閘極電壓的TCAD模擬結果曲線圖。
圖10為類似於圖5射頻半導體元件之另一射頻半導體元件的俯視圖。
圖11A-11H為沿圖10之線A-A截取之一系列截面圖，其繪示用於製作該元件之一示例方法。
圖12A-12G為沿圖10之線A-A截取之一系列截面圖，其繪示用於製作該元件之另一示例方法。
圖13為對應於圖11A-11H所示方法之SIMS數據之硼濃度相對於深度之曲線圖，其中MST層在接地面摻雜之後沉積。
圖14及15分別為對應於矽磊晶控制結構及圖11A-11H所示方法之SIMS數據的硼濃度相對於深度之曲線圖，其中MST層在接地面摻雜之前沉積。
茲參考說明書所附圖式詳細說明示例性實施例，圖式中所示者為示例性實施例。不過，實施例可以許多不同形式實施，且不應解釋為僅限於本說明書所提供之特定示例。相反的，這些實施例之提供，僅是為了使本發明所揭示之發明內容更為完整詳盡。在本說明書及圖式各處，相同圖式符號係指相同元件，而撇號(‘)則用以標示不同實施方式中之類似元件。
一般而言，本揭示內容係關於射頻(RF)絕緣體上半導體(SOI)元件，其中具有增強的半導體超晶格以提供性能增強特性。在本揭示內容中，該增強半導體超晶格亦可稱為「MST」層或「MST技術」。
詳言之，MST技術涉及進階的半導體材料，例如下文將進一步說明之超晶格25。申請人之理論認為(但申請人並不欲受此理論所束縛)，本說明書所述之超晶格結構可減少電荷載子之有效質量，並由此而帶來較高之電荷載子遷移率。有效質量之各種定義在本發明所屬技術領域之文獻中已有說明。為衡量有效質量之改善程度，申請人分別為電子及電洞使用了「導電性反有效質量張量」(conductivity reciprocal effective mass tensor)
Figure 111107794-A0305-02-0009-1
及
Figure 111107794-A0305-02-0009-2
：
Figure 111107794-A0305-02-0010-3
 為電子之定義，且：
Figure 111107794-A0305-02-0010-4
 為電洞之定義，其中f為費米-狄拉克分佈(Fermi-Dirac distribution)，EF為費米能量(Fermi energy)，T為溫度，E(k,n)為電子在對應於波向量k及第n個能帶狀態中的能量，下標i及j係指直交座標x，y及z，積分係在布里羅因區(Brillouin zone，B.Z.)內進行，而加總則是在電子及電洞的能帶分別高於及低於費米能量之能帶中進行。
申請人對導電性反有效質量張量之定義為，一材料之導電性反有效質量張量之對應分量之值較大者，其導電性之張量分量(tensorial component)亦較大。申請人再度提出理論(但並不欲受此理論所束縛)認為，本說明書所述之超晶格可設定導電性反有效質量張量之值，以增進材料之導電性，例如電荷載子傳輸之典型較佳方向。適當張量項數之倒數，在此稱為導電性有效質量(conductivity effective mass)。換句話說，若要描述半導體材料結構的特性，如上文所述，在載子預定傳輸方向上計算出電子/電洞之導電性有效質量，便可用於分辨出較佳之材料。
申請人已辨識出可用於半導體元件之改進材料或結構。更具體而言，申請人所辨識出之材料或結構所具有之能帶結構，其電子及/或電洞之適當導電性有效質量之值，實質上小於對應於矽之值。這些結構除了有較佳遷移率之特點外，其形成或使用之方式，亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及/或鐵電特性，下文將進一步討論。
參考圖1及圖2，所述材料或結構是超晶格25的形式，其結構在原子或分子等級上受到控制，且可應用原子或分子層沉積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a~45n，如圖1之概要剖視圖所示。
如圖所示，超晶格25之每一層群組45a~45n包含複數個堆疊之基底半導體單層46，其界定出各別之基底半導體部份46a~46n與其上之一能帶修改層50。為清楚呈現起見，該能帶修改層50於圖1中以雜點表示。
如圖所示，該能帶修改層50包含一非半導體單層，其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一語，係指來自相對之基底半導體部份46a~46n之至少一些半導體原子，透過該些相對基底半導體部份間之非半導體單層50，以化學方式鍵結在一起，如圖2所示。一般而言，此一組構可經由控制以原子層沉積技術沉積在半導體部份46a~46n上面之非半導體材料之量而成為可能，這樣，可用之半導體鍵結位置便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿，下文將進一步討論。因此，當更多半導體材料單層46被沉積在一非半導體單層50上面或上方時，新沉積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位置。
在其他實施方式中，使用超過一個此種非半導體單層是可能的。應注意的是，本說明書提及非半導體單層或半導體單層時，係指該單層所用材料若形成為塊狀，會是非半導體或半導體。亦即，一種材料(例如矽)之單一單層所顯現之特性，並不必然與形成為塊狀或相對較厚層時所顯現之特性相同，熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，能帶修改層50與相鄰之基底半導體部份46a~46n，可使超晶格25在平行層之方向上，具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考，此平行方向即正交於堆疊方向。該能帶修改層50亦可使超晶格25具有一般之能帶結構，同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者，此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及/或材料擴散之阻擋。因此，這些特性可有利地允許超晶格25為高K值介電質提供一界面，其不僅可減少高K值材料擴散進入通道區，還可有利地減少不需要之散射效應，並改進裝置行動性，熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為，包含超晶格25之半導體元件可因為較原本為低之導電性有效質量，而享有較高之電荷載子遷移率。在某些實施方式中，因為本發明而實現之能帶工程，超晶格25可進一步具有對諸如光電元件等尤其有利之實質上之直接能帶間隙。
如圖所示，超晶格25亦可在一上部層群組45n上方包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。該頂蓋層52可包含基底半導體的2至100個之間的單層，較佳者為10至50個之間的單層。
每一基底半導體部份46a~46n可包含由IV族半導體、III-V族半導體及II-VI族半導體所組成之群組中選定之一基底半導體。當然，IV族半導體亦包含IV-IV族半導體，熟習本發明所屬技術領域者當可理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
每一能帶修改層50可包含由，舉例而言，氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性，以從而有利於製作。在其他實施方式中，該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物，熟習本發明所屬技術領域者當能理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
應注意的是，「單層(monolayer)」一詞在此係指包含一單一原子層，亦指包含一單一分子層。亦應注意的是，經由單一單層所提供之能帶修改層50，亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說，參照圖2之原子圖，其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4/1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及/或使用不同材料的情況中，則不必然是二分之一的佔據情形，熟習本發明所屬技術領域者當能理解。事實上，熟習原子沈積技術領域者當能理解，即便在此示意圖中亦可看出，在一給定單層中，個別的氧原子並非精確地沿著一平坦平面排列。舉例來說，較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿，但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中，故製造商將能夠立即應用本說明書所述之材質。原子沉積或單層沉積亦是目前廣泛使用之技術。 因此，依照本發明之結合超晶格25之半導體元件，可立即加以採用並實施，熟習本發明所屬技術領域者當能理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，對一超晶格而言，例如所述矽/氧超晶格，矽單層之數目理想應為七層或更少，以使該超晶格之能帶在各處皆為共同或相對均勻，以實現所欲之優點。圖1及圖2所示之矽/氧4/1重複結構，已經過模型化以表示電子及電洞在X方向上之較佳遷移率。舉例而言，電子(就塊狀矽而言具等向性)之計算後導電性有效質量為0.26，而X方向上的4/1矽/氧超晶格之計算後導電性有效質量則為0.12，兩者之比為0.46。同樣的，在電洞之計算結果方面，塊狀矽之值為0.36，該4/1矽/氧超晶格之值則為0.16，兩者之比為0.44。
雖然此種方向上優先(directionally preferential)之特點可有利於某些半導體元件，其他半導體元件亦可得益於遷移率在平行於層群組之任何方向上更均勻之增加。電子及電洞兩者之遷移率同時增加，或僅其中一種電荷載子遷移率之增加，亦皆可有其好處，熟習本發明所屬技術領域者當可理解。
超晶格25之4/1矽/氧實施方式之較低導電性有效質量，可不到非超晶格25者之導電性有效質量之三分之二，且此情形就電子及電洞而言皆然。當然，超晶格25可更包括至少一種類型之導電性摻雜物在其中，熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中，其重複模式為3/1/5/1。更詳細而言，最底下的基底半導體部份46a’有三個單層，第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一能帶修改層50’可包含一單一單層。就包 含矽/氧之此種超晶格25’而言，其電荷載子遷移率之增進，係獨立於該些層之平面之定向。圖3中其他元件在此未提及者，係與前文參考圖1所討論者類似，故不再重複討論。
在某些元件實施方式中，其超晶格之每一基底半導體部份可為相同數目之單層之厚度。在其他實施方式中，其超晶格之至少某些基底半導體部份可為相異數目之單層之厚度。在另外的實施方式中，其超晶格之每一基底半導體部份可為相異數目之單層之厚度。
圖4A-4C呈現使用密度功能理論(Density Functional Theory,DFT)計算出之能帶結構。在本發明所屬技術領域中廣為習知的是，DFT通常會低估能帶間隙之絕對值。因此，間隙以上的所有能帶可利用適當之「剪刀形更正」(scissors correction)加以偏移。不過，能帶的形狀則是公認遠較為可靠。縱軸之能量應從此一角度解釋之。
圖4A呈現塊狀矽(以實線表示)及圖1之4/1矽/氧超晶格25(以虛線表示)兩者由迦碼點(G)計算出之能帶結構。圖中該些方向係指該4/1矽/氧結構之單位晶格(unit cell)而非指矽之一般單位晶格，雖然圖中之方向(001)確實對應於一般矽單位晶格之方向(001)，並因此而顯示出矽導帶最小值之預期位置。圖中方向(100)及方向(010)係對應於一般矽單位晶格之方向(110)及方向(-110)。熟習本發明所屬技術領域者當可理解，圖中之矽能帶係被摺疊收攏，以便在該4/1矽/氧結構之適當反晶格方向(reciprocal lattice directions)上表示。
由圖中可見，與塊狀矽相較，該4/1矽/氧結構之導帶最小值係位於G點，而其價帶最小值則出現在方向(001)上布里羅因區之邊緣，吾人稱為Z點之處。吾人亦可注意到，與矽之導帶最小值曲率比較下，該4/1矽/氧結構 之導帶最小值之曲率較大，此係因額外氧層引入之微擾(perturbation)造成能帶分裂(band splitting)之故。
圖4B呈現塊狀矽(實線)及該4/1矽/氧超晶格25(虛線)兩者由Z點計算出之能帶結構。此圖描繪出價帶在方向(100)上之增加曲率。
圖4C呈現塊狀矽(實線)及圖3之5/1/3/1矽/氧超晶格25’(虛線)兩者由迦碼點及Z點計算出之能帶結構之曲線圖。由於該5/1/3/1矽/氧結構之對稱性，在方向(100)及方向(010)上計算出之能帶結構是相當的。因此，在平行於各層之平面中，亦即垂直於堆疊方向(001)上，導電性有效質量及遷移率可預期為等向性。請注意，在該5/1/3/1矽/氧之實施例中，導帶最小值及價帶最大值兩者皆位於或接近Z點。
雖然曲率增加是有效質量減少的一個指標，但適當的比較及判別可經由導電性反有效質量張量之計算而進行。此使得本案申請人進一步推論，該5/1/3/1超晶格25’實質上應為直接能帶間隙。熟習本發明所屬技術領域者當可理解，光躍遷(optical transition)之適當矩陣元素(matrix element)是區別直接及間接能帶間隙行為之另一指標。
現另外參考圖5及6，上述超晶格結構可有利地用於提供射頻(RF)式絕緣體上半導體元件。作為背景說明，常規的射頻式絕緣體上矽(SOI)元件具有數種不同崩潰機制。NMOS RF-SOI開關可能非常寬(大約10μm數量級)以處理足夠的電流，且埋置氧化物(BOX)上薄矽之架構，意指本體連接(body tie)被放置在寬度之邊緣。以衝擊游離(impactionization)及其他方式產生的電洞必須穿過多達一半的寬度才能到達本體接點。對於短閘極長度及寬元件，至接點之電阻路徑可能很重要，其導致本體電位(body potential)向元件中間升高。如果電位上升足 夠大，該本體-源極接面可為順向偏壓，並可觸發寄生n-p-n(源極-本體-汲極)，導致源極-汲極電流逸散(run-away source-drain current)。
在一示例實施例中，射頻半導體元件60有利地結合了MST層，如以上所述者，以有利地在BOX上方提供更高摻雜之「接地面」(ground plane,GP)，但MST層被侷限於該埋置氧化物上矽(silicon-on-BOX)的下部，使其不會導致高臨界電壓(Vt)或以其他方式損害該元件之操作。該射頻半導體元件60概要地包括一絕緣體上半導體底材，及位於該絕緣體上半導體底材上之射頻接地面層(RF ground plane layer)，該射頻接地面層包括半導體(例如矽)底材層62、BOX層63(例如，SiO2)，及BOX層上之半導體(例如矽)層64。導電超晶格25(例如上文描述之MST超晶格層)在該半導體層64上方。更具體地，該導電超晶格25及該超晶格下方之半導體層64經高度摻雜以界定出該接地面65。應注意，在一些實施例中，位於該超晶格25正上方之本體66的部分亦可包括接地面摻雜物並界定出該接地面65的一部分。此外，在所繪示之實施例中，該超晶格25係選擇性地沉積在該接地面65區域中，但在其他實施例中，可使用橫跨整個底材61之地毯式超晶格沉積，如以下將進一步討論者。
該射頻半導體元件60進一步包括射頻接地面層65上方之本體66、鄰接該本體且界定出該本體中一通道區70之隔開的源極區及汲極區67、68，以及覆於該通道區上之一閘極71。該閘極71概要地包括在該通道區70上方之閘極絕緣體72(例如，SiO2)，以及在該閘極絕緣體上方之閘電極73(例如，多晶矽)。
該射頻半導體元件60之等效電路圖75示於圖6。對於以下之討論及實例，將使用具有Si/O超晶格之SOI元件，但熟習本技術之人士將理解可於不同實施例中使用其他材料。一般而言，較薄之SOI層64由於較低之Cds(
Figure 111107794-A0305-02-0017-7
Tsoi)而 可實現較低的Coff。然而，SOI厚度縮放(thickness scaling)受到崩潰特性所限制，因為較薄的SOI層64更容易出現電洞累積，從而觸發寄生BJT效應。因此，當前最先進RF-SOI元件的SOI層厚度通常在50-75nm(最終)範圍內。此外，由於在Vdd=2.5V時使用相對較厚之閘極氧化物(tox=6nm)，此為處理射頻信號所必需的，因此常規RF-SOI元件中之閘極長度縮放(length scaling)通常在Lg=100nm左右。
經由模擬，申請人已確定，對BOX層63正上方的接地面實施厚度10-20nm及5E17cm-3，更佳為1E18cm-3(或更高)，之摻雜，可顯著改善RF-SOI元件之崩潰電壓(例如，5V的元件可改善高達1V)。若其他元件特性不受影響，此可帶來Ron-BV關鍵指標的顯著改善，其中Ron為導通(ON)狀態電阻。申請人亦經由模擬驗證了結合一MST薄膜之示例RF-SOI元件，可有利地維持或降低接面電容(junction capacitance)，從而維持或降低Coff，因而改善另一關鍵指標，即Ron-Coff相對於BV。
更具體地，該超晶格25有效地形成接地面摻雜層，將摻雜物(例如，用於N通道元件之硼)限制在該BOX層63與SOI層64之間的界面處。此外，該接地面65亦作為Vt調整摻雜層。所繪示之結構亦允許將SOI縮放至所需厚度，例如低至35nm或更小。此外，該方法在閘極長度縮放方面也很有效，其中模擬預測了Lg=65nm元件之理想閘極控制。
習知RF-SOI元件之另一考量為由於SOI本體夾止(body pinch-off)而導致之本體電位增加。更具體而言，常規SOI本體在距本體接點約0.5um處夾止，並且由於負偏壓(negative bias)，電洞可在閘極氧化物界面處累積。結果就是，SOI本體的其餘部分被耗乏，且本體電位可能因該夾止而升高。然而，本發明之 射頻半導體元件60之接地面65有利地改善崩潰電壓(BV)，其藉由將摻雜物(例如硼)累積與保留在SOI/BOX界面處，通過降低本體電阻而緩解本體電位增加。另一方面，自SOI/BOX界面(逆GP，counter-GP)移除硼會降低BV，如圖7之曲線圖76所示，其描繪所示組構的模擬崩潰特性。圖8之曲線圖77繪示在逆GP、均勻摻雜及GP情況下，沿著通道的相應電洞電位。
在該射頻半導體元件60之一示例性技術電腦輔助設計(TCAD)模擬中，使用了以下參數：閘極長度LG=65nm；BOX 63與閘極71之間的矽厚度TSOI=35nm；接地面65之厚度TGP=20nm；接地面之n型摻雜物濃度NGP=4.5E18/cm3；本體66厚度TSSR=15nm；通道中n型摻雜物濃度Nch=1E16/cm3；輕度摻雜汲極區中之n型摻雜物濃度NLDD=2E19/cm3；輕度摻雜汲極區之厚度XJ=20nm(於4E18/cm3)；及一偏移間隙壁(offset spacer)=12.5nm。模擬之預估電氣性能值如下：RDSON=452ohm-um(於VDS=0.1V，IDLIN=221uA/um)；IOFF=0.8nA/um；VTLIN=0.700V；及VTSAT=0.439V。這些結果顯示於圖9之曲線圖78中。
一般而言，MST層可用於各種示例方法而有利地維持及/或製作高度摻雜之接地面65。在一示例實施例中，整個BOX上矽(silicon-on-BOX)的區域被製作成具有所需接地面規格的p型摻雜(例如，大於約1E18cm-3)。然後將MST沉積應用於整個起始底材，或在這些區域中進行適當蝕刻後選擇性地僅應用於該NMOS開關元件。
若在該底材61上進行常規未摻雜矽磊晶，則在磊晶期間，該p型摻雜物(通常為硼)將向上擴散至該BOX層63上之矽層64的整個厚度中，且此擴散在閘極氧化製程(及任何其他熱退火步驟)期間將進一步增強，使得在該製程結束時BOX上矽將更均勻地摻雜，而GP摻雜的優點將喪失。然而，這可能有利於製 作其他NMOS及PMOS元件，例如CMOS低雜訊放大器及其他電路元件所需者，因為BOX上矽之減少的p型摻雜，可能更容易反向摻雜以製作PMOS元件。
更具體地，透過吸收矽自身填隙子(self-interstitials)，MST層之生長將同時捕捉p型摻雜物並抑制向上擴散，因矽自身填隙子為許多摻雜物(包括硼及磷)之擴散提供中介。因此，在應用MST之處，接地面摻雜將被固定在該處。若有需要，也可藉由後續之植入來增強靠近該BOX的摻雜。該等MST層亦將用於捕捉此植入之摻雜物。在先前已被p型摻雜的接地面上，若MST以地毯式沉積於整個晶圓時，申請人推測(但不欲受此推測限制)，依然可以在需要反向摻雜(counter-doping)之處製作PMOS元件，因為該MST層也會強烈捕捉n型摻雜物，例如磷。
在一示例實施方式中，可提供具有BOX上矽p型摻雜(例如，高於5E17)之起始絕緣體上矽底材，以及BOX上矽區域中之MST層(如上文所述)，使得該MST層上方矽的剩餘部分實質上為未摻雜(且深度大於10nm，舉例而言)。
根據另一實例，提供一起始絕緣體上矽底材，其中植入了所需的接地面p型摻雜(例如，高於5E17 cm-3)。MST層(如上文所述)也提供在BOX上矽之區域中，使得MST層上方之矽的剩餘部分實質上為未摻雜。
參考圖10及11A-11H，現更詳細地描述一示例NMOS射頻開關元件100及相關製作步驟。圖11A-11H所示之截面圖係沿圖10之線A-A截取。該元件100概要地包括一本體接點，其在該元件沿其寬度方向的相對邊緣處具有第一及第二本體接觸部180a、180b。對於NMOS配置，該元件100可包括從起始底材161製作的接地面165，其在該BOX層163上方具有大於例如5E17cm-3(且更佳地大於1E18 cm-3)的p型摻雜。然而，在一些實施例中，也可使用該底材製作一PMOS元 件，方式為通過向MST區域內部和下方進行植入來反摻雜該p型接地面165，熟習本發明所屬技術領域者當可理解。
該射頻半導體元件60之製作開始於在該起始SOI底材或晶圓161上生長屏蔽氧化物182(圖11B)，起始底材161概要地包括矽層或底材162、BOX層163及SOI層164。可選擇性地在該屏蔽氧化物182上方形成光阻(PR)遮罩183，以暴露出待形成接地面165之區域，然後進行接地面植入(圖11C)。在此實例中，具有接地面165之NMOS為一射頻開關。換言之，該射頻開關之閘極171a會回應射頻切換控制信號，而控制電荷載子流動通過通道區。移除遮罩183，然後選擇性地沉積第二PR遮罩184，以暴露出在另一NMOS射頻元件中待形成Vt調整植入物186的區域，如圖11D所示。舉例而言，用於Vt植入物186之P型摻雜可在大約E17cm-3的範圍內。
在去除第二PR遮罩184及屏蔽氧化物183之後(圖11E)，進行地毯式MST生長以界定超晶格125，接著磊晶生長矽頂蓋層152(圖11F)。進行淺溝槽隔離(STI)製程以在不同NMOS元件之間界定出STI區(例如，SiO2)，然後進行源極/汲極製程以界定出二電晶體兩者中之源極167a、167b及汲極168a、168b，並進行一閘極製程以界定出閘極171a、171b(圖11H)。
現參考圖12A-12C描述另一示例製作方法。完成元件的俯視圖將與圖10所示元件100相同，且圖12A-12H所示剖面圖亦類似地沿圖10之線A-A截取。例如，從起始SOI晶圓161'(圖12A)，SOI層164'藉由氧化或濕式蝕刻薄化至所需厚度tSOI(圖12B)。一般來說，tSOI之值應該要夠薄以允許形成接地面，且在一示例實施中可在5-25nm之範圍內。進行地毯式MST層沉積以形成超晶格125'，然後形成矽頂蓋層152'(圖12C)。舉例來說，超晶格125'之厚度tMST可在5-15nm的範 圍內，而矽頂蓋層152'的厚度可在15-50nm的範圍內，但在不同實施例中也可使用其他厚度。
在STI製程之後(圖12D)，形成第一PR遮罩183'並進行接地面植入(圖12E)，類似上文所述。接着移除第一PR遮罩183'，形成第二PR遮罩184'，然後形成Vt植入物186'，如上文所討論。應注意，在一些實施例中，若有需要，可對調形成GP植入物165'及Vt植入物186'的順序。元件製作結束於界定源極167a'、167b'及汲極168a'與168b'之源極/汲極製程，以及界定閘極171a'與171b'之閘極製程。同樣地，具有接地面165'之元件為射頻開關，但上述接地面組構也可用於其他射頻元件。
如上所述，使用二次離子質譜儀(SIMS)找出BOX層附近的MST薄膜，以確認接地面與Vt植入摻雜之可行性，結果顯示於圖13之曲線圖130。在該示例實施中，該SOI層被薄化至12nm，並在MST薄膜沉積之前進行4.0E13、10keV的接地面硼植入。
此外，SIMS亦用於確認MST薄膜沉積後，接地面與Vt植入摻雜的可行性，其結果顯示於圖14及15之曲線圖140、150。具體而言，曲線圖140對應於在SOI層上進行之矽磊晶控制組，而曲線圖150對應於SOI層上之MST薄膜。這裡再次將該SOI層薄化至12nm，並進行2.0E13、24keV之硼植入以用於接地面植入。此外，在950℃下進行5秒的快速熱退火(RTA)，接著進行完整之熱循環(井RTA+閘極氧化物(GOX)+poly reox+LDD RTA+源極/汲極(SD)RTA)。在控制組的磊晶矽中，硼在輕度RTA後流失，然後在CMOS之完整熱循環後進一步減少。然而，在該MST薄膜存在的情況下，本發明之結構在初始RTA及後續完整熱循環之後，在該BOX界面處提供了增強之硼保留，如圖15所示。
更具體地，該MST薄膜有利地在接地面層中保留相對高之摻雜物濃度，這回過頭來提供了更快的射頻元件切換、更低的導通電阻，以及所需的崩潰效能。上述流程亦允許調整摻雜物濃度低於射頻切換元件之其他射頻元件的Vt，熟習本發明所屬技術領域者當可理解。
關於MST薄膜之摻雜物保留能力(dopant retention capabilities)的更多細節可見授予Mears等人之美國專利第9,899,479號，及授予Takeuchi等人之美國專利第10,580,866號，這兩件專利均已讓與本案申請人，並在此以引用方式將其全部內容納入本文。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式而構思出各種修改及其他實施方式。因此，應了解的是，本發明不限於本說明書所述之特定實施方式，且包含相關的修改調整及實施方式。
25:超晶格
60:射頻半導體元件
61:底材
62:底材層
63:BOX層
64:SOI層
65:接地面
66:本體
67:源極區
68:汲極區
70:通道區
71:閘極
72:閘極絕緣體
73:閘電極

Claims (20)

  1. 一種射頻半導體元件，其包括： 一絕緣體上半導體底材； 該絕緣體上半導體底材上之一射頻接地面層，該射頻接地面層包括一導電超晶格，該導電超晶格包括複數個堆疊之層群組，各層群組包含複數個堆疊之摻雜基底半導體單層，其界定出一摻雜基底半導體部份，以及被拘束在相鄰的摻雜基底半導體部份之一晶格內之至少一非半導體單層； 該射頻接地面層上方之一本體； 鄰接該本體且界定出該本體中一通道區之隔開的源極區與汲極區；及 覆於該通道區上之一閘極。
  2. 如請求項1之射頻半導體元件，其中該射頻半導體元件包括一射頻開關。
  3. 如請求項1之射頻半導體元件，其更包括耦合至該本體及該射頻接地面層之一本體接點。
  4. 如請求項3之射頻半導體元件，其中該本體接點包括鄰接該通道區兩端之第一及第二本體接觸部。
  5. 如請求項1之射頻半導體元件，其中該射頻接地面層具有之厚度在10-50奈米範圍內。
  6. 如請求項1之射頻半導體元件，其中所述摻雜基底半導體部份具有至少5x10 17cm -3之摻雜物濃度。
  7. 如請求項1之射頻半導體元件，其中該閘極包括該通道區上方之一閘極絕緣體，以及該閘極絕緣體上方之一閘電極。
  8. 如請求項1之射頻半導體元件，其中所述摻雜基底半導體單層包含矽。
  9. 如請求項1之射頻半導體元件，其中所述非半導體單層包含氧。
  10. 如請求項1之射頻半導體元件，其中該絕緣體上半導體底材包含一絕緣體上矽(SOI)底材。
  11. 一種用於製作射頻半導體元件之方法，該方法包括： 在一絕緣體上半導體底材上形成一射頻接地面層且使該射頻接地面層包括一導電超晶格，該導電超晶格包括複數個堆疊之層群組，各層群組包含複數個堆疊之摻雜基底半導體單層，其界定出一摻雜基底半導體部份，以及被拘束在相鄰的摻雜基底半導體部份之一晶格內之至少一非半導體單層； 在該射頻接地面層上方形成一本體； 形成鄰接該本體且界定出該本體中一通道區之隔開的源極區與汲極區；及 形成覆於該通道區上之一閘極。
  12. 如請求項11之方法，其中該射頻半導體元件包括一射頻開關。
  13. 如請求項11之方法，其包括形成耦合至該本體及該射頻接地面層之一本體接點。
  14. 如請求項13之方法，其中該本體接點包括鄰接該通道區兩端之第一及第二本體接觸部。
  15. 如請求項11之方法，其中該射頻接地面層具有之厚度在10-50奈米範圍內。
  16. 如請求項11之方法，其中所述摻雜基底半導體部份具有至少5x10 17cm -3之摻雜物濃度。
  17. 如請求項11之方法，其中形成該閘極包括在該通道區上方形成一閘極絕緣體，以及在該閘極絕緣體上方形成一閘電極。
  18. 如請求項11之方法，其中所述摻雜基底半導體單層包含矽。
  19. 如請求項11之方法，其中所述非半導體單層包含氧。
  20. 如請求項11之方法，其中該絕緣體上半導體底材包含一絕緣體上矽(SOI)底材。
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