KR20050106432A - 마이크로 전자기술을 위한 이중 변형 상태 ＳｉＧｅ 층 - Google Patents

마이크로 전자기술을 위한 이중 변형 상태 ＳｉＧｅ 층 Download PDF

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Abstract

인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 변형된 결정 층이 개시된다. 변형된 결정층은, 인장 변형된 SiGe가 SiGe 완화 버퍼의 Ge 농도보다 낮은 Ge 농도를 가지며 압축 변형된 SiGe가 SiGe 완화 버퍼의 Ge 농도보다 높은 Ge 농도를 가지는 방식으로, SiGe 완화 버퍼 층의 최상부 상에 에피택셜하게 결합되거나 성장된다.변형된 결정층 및 완화 버퍼는 반-절연체 기판 또는 절연 분할 층의 최상부에 존재할 수 있다. 몇 가지 실시예에서, 인장 SiGe 층은 순수한 Si이고, 압축 SiGe 층은 순수한 Ge이다. 인장 변형된 SiGe 층은 전자 전도형 장치들을 호스팅하는 데 적절하며, 압축 변형된 SiGe 는 홀 전도형 장치들을 호스팅 하는 데 적절하다. 변형된 결정층은 에피택셜 절연체 또는 화합물 반도체 층을 시딩(seed)할 수 있다.

Description

마이크로 전자기술을 위한 이중 변형 상태 ＳｉＧｅ 층{Dual STRAIN-STATE SiGe LAYERS FOR MICROELECTRONICS}
본 발명은 마이크로 전자기술의 분야에서 변형된 결정 반도체(strained crystalline semiconductor) 층들에 관한 것이다. 특히, 동일한 얇은 층에서 인장 변형된(tensilely strained) SiGe 영역들과 압축 변형된(compressively strained) SiGe 영역들의 조합을 나타낸다.
본 발명은 또한 측정가능한 절연 분할 층(insulating divider layer)의 최상부 상의 이러한 변형된 층들에 관한 것으로서, 이것은 높은 속도 및 낮은 잡음 장치 동작을 가져오는 기생 커패시턴스 및 열적 가열에 대해 최적화된다. 본 발명은 또한 이러한 층들에 제공되는 400°K로부터 5°K 에서 동작할 수 있는 장치를 개시하며, 그러한 장치들로 기능하는 프로세서를 개시한다. 본 발명은 또한 그러한 변형된 SiGe 층들 및 그 내부의 장치들을 제조하는 방법에 관한 것이다.
오늘날의 집적회로는 반도체 내에 있는 방대한 수의 장치들을 포함한다. 보다 작은 장치들은 성능을 개선하고 신뢰성을 증가시키는 것이 중요하다. 그러나, 장치들의 크기가 작아질수록, 그 기술은 더 복잡해지고 한 세대의 장치로부터 그 다음 세대의 장치로 예상되는 성능 개선을 유지하기 위해 새로운 방법들이 필요하다. 이에 대하여, 가장 진보해온 반도체는 마이크로전자, 실리콘(Si), 또는 더 넓게는 Si 기반의 재료에 이르는 주된 반도체 재료가다. 마이크로전자에 있어서 중요한 Si 기반의 재료는 실리콘-게르마늄(SiGe) 합금이다.
잠재적인 장치 성능의 가장 중요한 지시자 중 하나는 캐리어 이동성(carrier mobility)이다. 서브마이크론 세대의 장치에서 캐리어 이동성을 유지하는 데에는 큰 어려움이 있다. 보다 향상된 캐리어 이동성에 대한 장래성있는 방법은 장치 제조를 위한 원료로서 작용하는 반도체를 약간 변형하는 것이다. 인장적으로 또는 압축 변형하는 반도체들은 캐리어 성질들을 자극한다는 것이 알려져 있고 최근데 더 연구되고 있다. UHV-CVD에 의해 성장된 Si/SiGe 헤테로 구조내에 삽입된 Si 층은 벌크 Si 에 걸친 개선된 수송성, 즉 캐리어 이동성을 증명했다. 특히, 벌크 Si NMOS 이동성에 비교해서 변형된 Si 채널 NMOS에서 전자 이동성에 있어서 90-95% 향상이 성취되었다. (NMOS는 N 채널 금속 산화물 반도체 트랜지스터를 나타내며, Si 전계 효과 트랜지스터(FET)를 위한 이력 함축을 가진 명칭이다. PMOS 는 P채널 금속 산화물 반도체 트랜지스터를 나타낸다)
게르마늄(Ge)는 인력적인(attractive) 홀 캐리어 성질을 가진다. 이는 SiGe 합금이 홀 전도형 장치를 위한 유리한 재료이기 때문이다. Si 및 Ge 의 밴드 구조 및 SiGe 합금의 밴드 구조는, 그 재료들이 압축 변형(compressive stain) 하에 있다면 홀 수송, 주로 홀 이동성이 향상되도록 되어 있다.
이상적으로, NMOS, NMODFET와 같은 전자 전도형 장치들이 Si 또는 SiGe 재료에 호스팅(hosting)되는 반면에 PMOS, PMODFET 와 같은 홀 전도형 장치들은 압축된 Ge 또는 SiGe 재료에 호스팅되도록 집적회로를 가지는 것이 좋다. NMODGET 는 N 변조 도핑 FET(N-Modulation Doped FET)을 나타낸다. (PMOS 및 PMODFET는 대응하는 P형 장치들을 나타낸다.) 어떤 재료 또는 층 내에 장치를 호스팅한다 함은, 예컨대 MOS 장치들의 채널과 같은 캐리어 성질에 주로 민감한 장치의 중요한 일부가 상기 어떤 재료 또는 층 내에 존재하거나, 그 어떤 재료 또는 층을 구성하거나 그 어떤 재료 또는 층 내에 저장되는 것을 의미한다.
가장 큰 어려움은 압축 변형된 SiGe 또는 Ge를 함께 가진 인장변형된 Si, 또는 SiGe의 재료를 생성하는 데 있으며, 그것은 매우 충분한 결정 품질- 즉, 전위 및 다른 결함들이 실제적으로 존재하지 않음 - 을 가지며, 이것은 마이크로전자 어플리케이션들의 엄청난 필요들을 만족시킬 수 있다. 결함에 대하여, 마이크로전자 품질은 약 105/cm2 미만의 밀도를 의미한다. 인장 변형 또는 압축 변형된 마이크로전자 품질 SiGe 층들을 자체적으로 제조하는 것은 매우 어렵지만, 각 장치들을 호스팅하도록 대기하여 동일한 결정층에 그들을 나란히 가지는 것은 매우 더 복잡하다 .
얇은 층 형태의 높은 캐리어 이동성을 가진 충분히 좋은 품질의 재료를 얻을 수 있다면, 밑에 놓인 기판은, 결국 장치 제조 또는 집적의 결과로서 표면 상에 좋은 품질의 재료가 되도록 하는 결함들의 소스가 될 수도 있다. 추가적인 중요한 잠재 영역은 표면상의 능동 장치들과 반도체 기판의 상호작용이다. 밑에 놓인 반도체 기판은 우월한 변형 장치 층이 줄 수 있는 충분한 이점을 얻는 것을 제한할 수 있는 특징들을 도입할 수도 있다. 종종 본 기술분야 장치의 오늘날의 상태는 절연층에 의해 반도체 기판으로부터 분리되는 반도체 층에서 동작한다. 이 기술은 통상적으로 SOI 기술로서 알려져 있다. (SOI는 Si-on-insulator를 나타낸다.) SOI 재료를 생성하는 표준 방법은 SIMOX 프로세스로 불린다. 그것은 고에너지에서 산소 이온들을 반도체에 매우 높은 도즈(dose)로 주입하는 것을 수반하고, 어닐링 시에, 산소는 반도체 표면 하에서 산소층을 형성한다. 이러한 방식으로, 기판의 벌크로부터 분리된 최상부 반도체 층을 가지게 된다. 그러나, SIMOX 프로세스는 높은 이동성의 변형 층을 생성하기에 부적절하게 한다는 문제점을 다수 가지고 있다.
본 발명의 이들 및 다른 특징들은 첨부된 상세한 설명 및 도면으로부터 명백하게 될 것이다:
도 1은 인장 변형된 SiGe 부분 및 압축 변형된 SiGe 부분을 가지는 결정층의 평면도를 도시한다.
도 2는 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 결정층을 포함하는 층을 이루는 구조들의 단면도를 도시한다.
도 3은 인장 변형된 SiGe 부분 및 압축 변형된 SiGe 부분을 가지는 결정층의 최상부에 배치된 에피택셜 결정 절연 층의 단면도를 도시한다.
도 4는 결정층에서 다른 부분들에 호스팅된 NMOS 및 PMOS의 단면도를 도시한다.
도 5는 결정층의 다른 부분들에 호스팅된 NMODFET 및 PMODFET 의 단면도를 도시한다.
도 6은 결정층의 다른 부분들에 호스팅된 광학 장치들의 도식적인 단면도를 도시한다.
도 7은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 결정층의 최상부에 배치된 에피택셜 결정 화합물 반도체 층의 단면도를 도시한다.
도 8은 절연 분할 층의 최상부상의 결정 층의 다른 부분들에 호스팅된 바이폴라 장치들의 단면도를 도시한다.
도 9는 인장 변형된 SiGe부분과 압축 변형된 SiGe 부분을 가지는 결정층의 제조에서의 방법 단계들을 도시한다.
도 10은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 결정층의 제조에서 대안적인 방법 단계들을 도시한다.
도 11은 SiGe 완화 버퍼를 제조하는 방법에서 평활화 단계를 도시한다.
도 12는 SiGe 완화 버퍼를 제조하는 방법에서 층 침착 단계들을 더 도시한다.
도 13은 층 전달(layer transferring) 단계를 도시한다.
도 14는 전달된 층을 이룬 구조를 선택적 에칭하는 것에 의해 SiGe 층을 제거하는 단계를 도시한다.
도 15는 전달된 층을 이룬 구조를 선택적 에칭하는 것에 의해 Si 층을 제거하는 단계를 도시한다.
도 16은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 결정층을 제조하는 대안적인 방법에서 핵심적인 단계를 도시한다.
도 17은 칩을 가지는 프로세서를 도식적으로 도시한다. 그 칩은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 결정층에 호스팅된 장치들 및 회로들을 포함한다.
이상에서 열거된 목적에 따라, 본 발명은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 결정 층을 위한 시스템 및 방법을 설명한다. 결정층의 양 부분들은 SiGe 완화 버퍼의 최상부상에 에피택셜하게 성장되거나 결합될 수 있다. 두 부분에서의 스트레인들은 SiGe 완화 버퍼내의 Ge 농도보다 낮은 Ge 농도를 가지는 인장 변형된 SiGe를 에피택셜하게 성장시키고, SiGe 완화 버퍼내의 Ge 농도보다 높은 Ge 농도를 가진 압축 변형된 SiGe를 에피택셜하게 성장시킴으로서 도입된다. 결과적으로, 압축 변형된 SiGe는 항상 인장 변형된 SiGe보다 높은 Ge 농도를 가진다. 본 발명은 또한 SiGe 완화 버퍼의 제조에 있어서, 단계들을 설명한다; 지지 구조의 최상부 상에 완화 버퍼를 이용하는 방법; 또다른 기판으로, 또는 기판과 SiGe 완화 버퍼 사이에 절연층을 가진 또다른 기판으로, 층 전달(layer transfer)을 수행하는 것.
이 주제에 관한 다수의 특허 및 공보가 존재한다. 그들은 변형된 층 반도체들의 몇 가지 관점, 층 전달의 몇 가지 관점, 및 절연체 위에 변형 층들을 생성하는 요소들을 개시한다. 그러나 본 발명은 시사하지 않는다.
예컨대, 발명의 명칭이 "Substrate for Tensilely Strained Semiconductor"인 B. A. Ek 외의 US 특허 제5,461,243호는 그 최상부 상에 또다른 층을 가진 한 개의 층을 변형, SiO2층상에 바닥의 매우 얇은 Si 층을 슬라이딩시키는 것을 개시한다. 그러나, 이 특허는 본 발명을 시사하지 않는다.
여기에서 참조로 결합된, 발명의 명칭이 "절연체 상의 변형된 Si/SiGe 층들"인 J.Chu 및 K.Ismail의 US 특허 제5,906,951호에서는, 두 개의 적층된 비평면 변형 채널들을 생성하도록 침착된 다양한 층들이 존재한다. 그러나, 이 특허 역시 본 발명은 시사하지 않는다.
여기에서 참조로 결합된, "Preparation of Strained Si/SiGe on Insulator by Hydrogen Induced Layer Transfer Technique" 로 명칭된 2000년 9월 29일 출원된 D. Canaperi 외의 US 특허출원 제09/675840호(IBM 참조번호: YOR920000345US1)는, 변형 층 침착과 수소 도입 층 전달(SmartCut)을 개시하지만, 본 발명은 개시하지 않는다.
여기에 참조로 결합된, "Low Defect Density/arbitrary Lattice Constant Heteroepitaxial Layers"로 명칭된 LeGoues 외의 US 특허 제5,659,187호에 설명된 바와 같이, 계층화된 SiGe 층들을 형성하는 것 진행할 수 있다.
인장 변형된 SiGe 층의 제조는, 여기에 참조로 결합된, 발명의 명칭이 "Strained Si based layer made by UHV-CVD, and Devices Therein"인 J.Chu 외의 2002년 2월 11일에 출원된 미국 특허출원 제10/073562호(IBM 참조번호: YOR920010573US1)에 개시되어 있지만, 이 출원은 본 발명을 개시하고 있지 않다.
다음의 특허 및 출원들은 반도체 변형 층 형성 및 층 전달 양자에 대하여 관련된 것이다. 여기에 참조로 결합된, 발명의 명칭이 "A Method of Wafer Smoothing for Bonding Using Chemo-Mechanical Polishing (CMP)"인 D.F.Canaperi 외의 2000년 9월 29일에 출원된 미국 특허출원 제09/675841호(IBM 참조 번호: YOR920000683US1)는 웨이퍼 결합을 준비하는 데 있어서 표면 거칠기를 감소시키도록 표면 폴리싱을 하는 것을 개시한다. 여기서 참조로 결합된, 에피온 회사로부터의 특허된 기술인, 가스 클러스터 이온 빔(GCIB:Gas Cluster Ion Beam) 프로세싱에 의한 재료 표면의 원자 레벨 에칭(atomic level etching) 및 스무딩(smoothing)은, 10nm 미만에 이르는 초박막 두께, 및 0.5nm 미만에 이르는 표면 거칠기의 완전한 웨이퍼 균일성을 성취하기 위한 정확한 방법을 더 제공한다. 여기서 참조로 결합된, "Layer Transfer of Low Defect SiGe Using an Etch-back Process"로 명칭된 J.0.Chu 외의 2000년 10월 19일에 출원된 미국 특허출원 제09/692606호는 완화 SiGe 층을 생성하는 방법, 층 전달을 위한 에치-백(etch-back) 프로세스를 사용하는 방법을 서술한다. 여기서 참조로 결합된, 발명의 명칭이 "Bulk and Strained Silicon on Insulator Using Local Selective Oxication"인 J.Chu 외의 미국 특허 제5,963,817호는 층 전달 프로세스에서 국부 선택적 산화를 사용하는 것을 개시한다.
본 발명의 통상적인 실시예는 표준 Si 기판 또는 웨이퍼로부터 시작한다. 몇가지 경우에, 이러한 Si 기판은, 층 침착 단계들 후에 수행되어야 할 층 전달 프로세스를 용이하게 하기 위해 상기 기판 상에 이미 수행된 준비 단계들을 가질 수 있다. 그러한 준비 단계는 예컨대, 소위 ELTRAN(Epitaxial Layer TRANsfer, Canon K.K.의 등록된 상표)와 연관된 다공층의 생성일 수 있다. 다음으로, 계단 계층화된(step-graded) SiGe 층은 에피택셜하게 침착되고, 그 후에 SiGe 완화 버퍼 층의 제 1 부분에 의해 계단 계층화된 SiGe 층의 최상부 상에 에피택시가 뒤따른다. 계단 계층화 층, 또는 대안적인 실시예에서 선형 계층화된(linearly graded) SiGe 층은 궁극적으로 완화된 버퍼가 될 층을 지지하고 있다. 따라서, SiGe 완화 버퍼를 제조하는 데 필요한 층들 중 어느 은 지지구조로서 언급될 것이다. 이 제조 단계들은 본 발명의 발명자들에 의해 미국 특허 출원 제 10/073562호에서 상세화되어 있다. 다음으로, 제 1 SiGe 층은 화학적 기계적 폴리싱(CMP), 이온 밀링(ion milling)을 사용하여 폴리싱된다. 마이크로전자 어플리케이션에 적절한 표면 거칠기(RMS < 0.5nm)의 정도로 가스 클러스터 이온 빔(GCIB)이 가해진다. SiGe 층들의 폴리싱은 D.Canaperi 외에 의한 US 특허출원 제09/675841호에서 상세화된다. 다음 단계에서, Si의 매우 얇은 층은 SiGe 층의 부드러운 표면상에 에피택셜하게 성장되며, 그때 변형된 장치 층들이 성장할 수 있는 SiGe 완화 버퍼의 제 2 부분의 에피택시가 뒤따른다.
이 점에서 층 전달 단계가 수행된다. 층들을 제 2 기판 - 통상적으로 Si - 로 전달하는 것은 본 기술분야에서 공지되어 있다. 새로운 기판 상에 장치 층들을 가지는 이유 및 이점은 본 발명의 발명자의 US 특허출원 제10/073562호에 존재한다. 층 전달을 수행하는 몇 가지 기술이 존재한다. 바람직한 프로세스는 D.Canaperi 외에 의한 결합된 미국 특허출원 제09/675840호에서 개시된 바와 같은 스마트커트(SmartCut는 SOITEC 회사의 등록된 상표이다)이다. 바람직한 실시예에서, 절연 분할 층은 새로운 반도체 기판과 전달된 층 사이에 놓여진다. SmartCut 프로세스에서 컷(cut)은 얇은 Si 바로 아래에 만들어 지고, 따라서 SiGe 완화 버퍼층의 제 2 부분, 얇은 Si 층, 및 아래에 놓인 제1 부분의 일부가 전달되고 있다. 전달 단계로 인해, SiGe 완화 버퍼층의 이러한 원래 밑에 놓인 제 1 부분은 표면 상에 놓이고, 얇은 Si 층은 그 밑에 놓이며, SiGe 완화 버퍼층의 원래의 최상부 상 제 2 부분은 바닥 상에 높이며, 졀연 분할 층, 또는 대안적인 실시예에서는 새로운 기판 자체와 접촉을 이룬다. 얇은 결정 제 2 SiO2 층은 완화 버퍼 층 상에 성장될 수 있다. 이러한 제 2 결정 SiO2 층은 층 전달 동안에 양호한 접착을 촉진함으로서 결합 프로세스를 용이하게 한다. 제 1 SiGe 층의 잔여물은 제 1 선택 에칭으로 에칭되어 버리고 얇은 Si층은 에칭 스톱으로서 이용한다. SiGe는 용해시키지만 순수한 Si상에서는 정지하는 적절한 에천트들은, 예컨대, HF:H2O2:아세트산(AceticAcid), NH4OH:H2O2:아세트산, 또는 NH4OH:H2O2:H2O 의 1:2:3 용액이다. 만약 전달 후에 제 1 SiGe 층의 잔여물이 상대적으로 두껍다면, 그라인딩 또는 에칭 단계가 선택 에칭 단계에 선행한다. 대안적으로, 고압 산화(HIPOX)와 같은 저온 산화(< 700C)는 SiGe 층을 선택적으로 산화시키는 데 이용될 수 있으며, 그 후 BOE 및 DHF 의 표준 실리콘 이산화(silicon dioxide) 에칭을 사용하여 제거될 수 있다. Si는 용해시키지만 SiGe상에서 정지하는 적절한 에천트는, 예컨대, EPPW, KOH, 또는 TMAH의 용액이다. 얇은 Si 층을 에칭한 후에, SiGe 완화 버퍼 층의 제 2 부분이 노출되게 된다. 이 층은 마이크로전자적으로 중요한 변형 층들이 침착될 수 있는 층으로서 작용하는 데 유용하다.
한 실시예에서, SiGe 완화 버퍼내의 Ge 농도 미만의 Ge 농도를 가진 SiGe 층은 SiGe 완화 버퍼의 전체 표면 위에 에피택셜하게 침착된다. 이 결정층에서 Ge 농도는 0이 될 수 있으며, SiGe 완화 버퍼의 Ge 농도보다 낮기 때문에, 결정층은 인장 변형될 것이다. 보다 낮은 Ge 농도는 이 결정 층이, SiGe 완화 버퍼의 격자 상수보다 벌크(완화된 상태)에서 보다 작은 격자 상수를 가지게 한다. 에피택시가 두 격자 상수들이 매칭되도록 하기 때문에, 결정 마이크로전자층은 그 층의 평면상에서 연장된(stretched) 격자 상수를 가질 것이다. 이 연장(stretching)은 그 층의 평면에 있어서 인장 변형을 야기한다. 다음으로 이러한 인장 변형된 결정 SiGe 층은 압축 변형된 SiGe 층에 대한 필요가 존재하는, 층의 부분에서 완전히 제거된다. 그러한 제거 동작들은, 예컨대 포토레지스트로 마스킹하고 반응성 이온 에칭(RIE)을 사용하는 것에 의해 본 기술분야에서 잘 알려져 있다. 마침내, 압축 변형된 SiGe 층은 마스킹없는 층의 부분에 에피택셜하게 침착되고, 다시 재노출된 SiGe 완화 버퍼상에 에피택셜하게 침착된다. 이러한 제 2 결정층에서, Ge 농도는 SiGe 완화 버퍼의 Ge 농도보다 크기 때문에, 결정층은 압축 인장될 것이다. 보다 높은 농도는 이러한 제 2 결정층에 SiGe 완화 버퍼의 격자상수보다 벌크(완화 상태)에서의 격자상수가 더 커지도록 한다. 에피택시는 두 개의 격자 상수들이 매칭되도록 하기 때문에, 결정 마이크로전자층은 그 층의 평면에서 압축된 격자 상수를 가질 것이다. 이러한 압축은 그 층의 평면에서 압축 변형을 가져온다. 이러한 제 2 에피택시 단계 후에, 결정층은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 을 가진 결정층이 준비되고, 압축 변형된 SiGe는 인장 변형된 SiGe보다 큰 Ge 농도를 가진다. 이러한 실시예에서, 압축 변형된 SiGe층은 본질적으로, 인장 변형된 SiGe 결정층에 의해 둘러싸인, 다수의 아일랜드(island) 영역들을 점유하고 있다. 후속 프로세싱 단계들은 인장 SiGe 층에서의 n형 장치들과 압축 SiGe 층에서의 p 형 장치에 고성능을 부여하는 데 사용될 것이다.
대안적인 실시예에서, 두 개의 결정층들이 침착되는 순서는 역으로 되어 있다. 먼저, SiGe 완화 버퍼상으로 보다 높은 Ge 농도층이 균일하게 성장된다. 그 후에 이 층의 부분들은 제거되고, 제거된 부분에 낮은 Ge 농도 SiGe 층이 에피택셜하게 성장되어, 인장 변형된 결정 SiGe 층을 가져온다. 이 제 2 에피택시 단계 후에, 결정층은 압축 변형된 SiGe 부분과 인장 변형된 SiGe 부분을 가진 결정층이 준비되고, 압축 변형된 SiGe는 인장 변형된 SiGe 보다 높은 Ge 농도를 가진다. 이러한 실시예에서, 인장 변형된 SiGe 층의 부분이 본질적으로, 압축 변형된 SiGe 결정층에 의해 둘러싸인, 다수의 아일랜드 영역들을 점유하고 있다. 후속 프로세싱 단계들은 압축 SiGe 층에서 인장 SiGe 층에서의 n형 장치들 및 압축 SiGe 층에서의 p형 장치들에 고성능을 부여하는 데 사용될 것이다.
인장 변형된 층이 먼저 블랭킷(blanket) 형태로 성장되던지 압축 변형된 층이 먼저 블랭킷 형태로 성장되든지에 상관없이, 몇가지 다양한 실시예들이 존재할 수 있다.
만약 압축 변형된 SiGe 부분과 인장 변형된 SiGe 부분을 분리하는 절연 트렌치(isolating trench)를 만든다면, 그것은 또다른 장치 프로세싱에 바람직할 수도 있으며, 또한 결정층들의 재성장을 도울 수 있다. 그 프로세스는, 다른 결정층이 선택적으로 침착되기 전에 변형된 결정층들 중 하나의 측벽을 따라, 절연 유전 스트립(isolation dielectric strip), 또는 트렌치를 제조하는 것이다.
부가적으로, 제 2 결정층이 제 1 결정층에 형성된 개구들(opening)로 에피택시하게 침착될 때, 뒤따르는 실제 변형된 결정층과 다른 조성의 매우 얇은 에피택셜 SiGe 시드 층(epitaxial SiGe seed layer)의 성장이 실제 결정층 성장에 선행될 것이다.
층 전달이 절연 분할 층 상에 발생되고, 그로 인해 통상적으로 알려진 바와 같이 SOI 구조가 야기되는 실시예에서, 변형 층들에 형성되는 장치들 및 회로는 벌크 기판상에 형성되는 장치들에 비교하여 SOI의 모든 공지된 이점을 이용한다. 그러나, 또한 본 기술분야에서 공지된 SOI 기술의 몇 가지 불이익이 존재한다. 한 가지 불이익은, 벌크 위에 제조된 장치의 경우에서 기판과 같은 양호한 공통 접지 평면(common ground plane)의 부족한 데 기인하는, 소위 장치들의 전기적 도약(bouncing) 또는 부유체(floating body) 문제들이다. 또 다른 불이익은, 실리콘에 관하여 SiGe 및 SiO2 재료들의 열악한 열적 전도성에 기인하는, 자기 가열 (self-heating)효과 및 열악한 회로 성능을 초래하는 SGOI(Silicon Germanium On Insulator) 구조들에 관련된 문제들이다. 본 발명은 바람직한 실시예에서 이 문제들에 대한 해결책을 가진다. 도전 접지 평면(conducting ground plane), 또는 층은 그 층 전달이 발생하기 전에 절연 분할 층으로 미리 제조될 수 있다. 유사하게, 그것의 이러한 도전 층 또는 도전 부분들은, 저온 동작을 위해 SiGe 층 또는 전체 SGOI 기판을 냉각하거나 열을 방산하기 위해 열적 도전체로서 작용할 수도 있다. 절연 분할 층에 포함되는, 이 도전층은 블랭킷층이거나, 또는 결정 변형 층들(crystalline strained layers) 내에 제조될 장치가 필요하기 전에 일치하도록 패터닝될 수도 있다. 그러한 도전층들의 한 개 이상의 평면을 형성하는 용량이 존재한다. 절연 분할 층 내의 이러한 도전층은 표준 바이어스의 사용으로 절연 분할 층의 외부에 도달할 수 있다. 절연 층 내부의 그러한 도전 층들의 제조는 본 기술분d야에서, 가장 일반적으로는, 거의 모든 현재 전자 칩들이 필요한, 다중 레벨 배선(multilevel wiring), 또는 금속화(metallization)의 기술에서, 공지되어 있다.
지금까지 서술된 바와 같이, 변형 결정 SiGe 층들은 세트 조성을 가진다. 몇가지 실시예에서, 이것을 절대적으로 따르는 것은 아니다. 특히, Ge 농도가 더 높아질 필요가 있는 압축 변형 층에 대하여, Ge 농도는 층의 성장 동안에 변형될 수있다. 최종 층이 비균일한 또는 등급화된(graded) Ge 농도 - 통상적으로 표면을 향해 증가함 - 을 가진다. 이 등급화(grading)는 비교적 높은 농도의 Ge 층들의 성장을 용이하게 하고, 결과적으로 매우 압축된다. 본 장치들의 상태의 중요한 동작들, 특히 NMOS 및 PMOS 장치들의 동작은 표면상에 극히 얇은 층으로 집중된다. 결과적으로, 장치 동작에 있어서, 진짜 문제가 되는 유일한 것은 층 표면상의 변형(strain)이며, Ge 농도의 등급화는 양호하게 용인될 수 있다.
몇가지 실시예들에서 변형층, 또는 시드(seed) 층과 같은 마이크로전자 층들의 대부분은 약 1%에 이르는 탄소(C)를 결합했을 수도 있다. 그러한 농도에서 탄소는, 주로 결함 밀도를 감소시킴으로서, 이러한 재료의 품질을 향상시킨다.
고성능은 변형 장치 층들, 및 SOI 기술과 연관되어 있으며, 또한 저온 동작과 연관되어 있다. 저온은 약 250°K미만이고 70°K 까지 낮은 온도를 의미하며, 이것은 이미 액상 질소의 대기 끓는점(liquid nitrogen one-atmosphere boiling point) 미만이다. 장치 성능(MOS 형 장치에 대하여)은 온도에 있어서의 임의의 감소에 따라 향상된다. 그러나, 실온 동작에서 상당한 개선을 얻기 위해서는 적어도 250°K까지 내려가야 한다. 반면에, 70°K 미만으로 내려가는 것은 현실적이지 않으며, 그렇게 하더라도 장치 성능은 더 낮은 온도에서 그다지 향상하지 않는다. 저온에서 장치의 광학적 성능을 얻기 위해서는, 저온 동작에 대하여 이미 설계된 장치어야 한다. 저온 동작에 최적화된, 그러한 장치 설계는 이전 기술에서 이미 공지되어 있다. 본 발명은, 250°K 에서 70°K 범위에서의 동작을 위한 장치 설계들을 SOI 기술 및 인장 변형 및 압축 변형 장치 층들과 결합함으로서, 최상의 성능을 가진 장치들 및 프로세서들을 지향한다.
따라서, 본 발명의 목적은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가진 고품질의 결정층을 가지는 것이다.
본 발명의 다른 목적은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 결정층을 제조하는 방법을 개시하는 것이다.
본 발명의 다른 목적은 압축 변형된 SiGe 및 인장 변형된 SiGe 층들로 제조되는 장치들을 가지는 것이다. 바람직하게는 인장 변형된 SiGe 층들에서의 전자 전도형 장치들 및 압축 변형된 SiGe 층들에서의 홀 전도형 장치들이다.
본 발명의 또다른 목적은 압축 변형된 SiGe 및 인장 변형된 SiGe 층들로 제조되는 광학 장치들을 가지는 것이다.
본 발명의 다른 목적은, 얇은 결정 절연 층, 또는 화합물 반도체들의 층과 같은, 인장 변형 SiGe 부분 및 압축 변형 SiGe 부분을 가지는 결정 층 상으로 침착되는 또다른 에피택셜 층들을 가지는 것으로, 상기 에피택셜 화합물 반도체들은 그의 광학 장치 능력들에 관하여 최적화된다.
본 발명의 또다른 목적은 압축 변형된 SiGe 및 인장 변형된 SiGe 층들로 제조된 디지털 회로를 가지는 것이다.
본 발명의 다른 목적은 압축 변형된 SiGe 및 인장 변형된 SiGe 층들로 제조된 아날로그 회로들을 가지는 것이다.
본 발명의 다른 목적은 압축 변형된 SiGe 및 인장 변형된 SiGe 층들로 제조된 혼합된 아날로그 회로들을 가지는 것이다.
본 발명의 다른 목적은 적어도 한 개의 칩을 포함하는 고성능 프로세서들을 가지는 것이며, 여기서 칩은, 프로세서의 설계에 따라 배선된 장치들을 호스팅하는, 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 결정층을 가진다.
도 1은 인장 변형된 SiGe 부분 및 압축 변형된 SiGe 부분을 가지는 결정층의 평면도를 도시한다. 도 1A는 실시예(10)을 도시하며, 여기서 압축 변형된 SiGe 부분(11)은 본질적으로 인장 변형된 SiGe 부분(12)에서 복수의 아일랜드(island) 영역들을 점유한다. 이러한 구성은 통상적으로, 균일하게 침착된 인장 변형된 SiGe이 개봉되고 압축 변형된 SiGe이 그 후 그 개구들 내에 성장되는 제조 방법의 결과물이다. 도 1B는, 인장 변형된 SiGe 부분(12)이 본질적으로, 압축 변형된 SiGe 부분(11)에서의 복수의 아일랜드 영역들을 점유하는 대안적인 바람직한 실시예(15)를 도시한다. 도 1B의 구성은 통상적으로, 균일하게 침착된 압축 변형된 SiGe가 개봉되고 인장 변형된 SiGe가 그 후 그 개구들내에서 성장되는 제조방법의 결과물이다. 항상 압축 변형된 SiGe(11)가 인장 변형된 SiGe(12)보다 더 높은 Ge 농도를 가진다. 만약 두 부분이 그 Ge 농도에 있어서 차이점에 기인한다면, 변형 상태에 대한 차이는 인장 또는 압축이다. 높은 Ge 농도는 더 큰 완화 상태 격자 상수를 초래한다.
변형된 결정층의 조성은, 본 기술분야의 당업자가 인식하는 바와 같이, 실제의 어플리케이션 필요에 의해 결정된다. 그러나 이 조성은 어떤 일반적인 고려들에 의해 구속된다. 인장 변형된 SiGe 부분(12)이 전자형 장치들을 호스팅하는 목적을 가지기 때문에, 인장 변형은 특히 전자 수송에 이익이 되며, 그 Ge 농도는 비교적 낮고, 15%가 넘지 않는다. 바람직한 실시예에서 인장 변형된 SiGe 층은 순수한 Si층이고, 본질적으로 0%의 Ge 농도를 가진다. 압축 변형 SiGe(11)는 Ge가 전기적 수송 성질에서 이익을 가지는 홀 형 장치를 호스팅하는 목적을 가진다. 결과적으로, 압축 변형된 SiGe 층은 최대 70%의 Si 내용물을 가진다. 바람직한 실시예에서 압축 변형된 SiGe 층은 순수한 Ge 층이고, 본질적으로 0%의 Si 농도를 가진다. 인장 변형된 부분과 압축 변형된 부분 중 어느 하나 또는 둘 모두는, 주로 재료의 품질을 개선시기 위해 %에 이르는 탄소(C)를 포함할 수도 있다.
도 2는 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 변형된 결정층을 포함하는 층을 이룬 구조의 단면도를 도시하고, 이것은 짧게는 변형된 결정층이라고 한다. 도면의 부분 A, B, 및 C는 변형된 결정 층을 포함하는 층을 이룬 구조의 다른 실시예들을 도시한다. 도 2A는 제조에서의 층 전달 단계가 생략되었을 때의 실시예를 도시한다. 변형된 결정층(11, 12)은 변형된 결정층 및 SiGe 완화 버퍼(140)가 제조되었던 Si 기판(160) 상에 유지된다. 용어 "완화된(relaxed)"는 그 재료 또는 층이 인장 변형이나 압축 변형 모두를 포함하지 않는다는 것을 의미한다. SiGe의 조성을 위한 SiGe 완화 버퍼(140)는 그 평형 상태의 격자 상수를 가진다 . 지지 구조(130)는 통상적으로 Si 웨이퍼인 Si 기판(160)에서 SiGe 완화 버퍼로의 격자 상수 전이를 행하는 데 필요하다. 지지 구조 그 자체(130)는, 미국 특허 출원 제10/073562호의 결합된 참조에서 상세히 서술된 바와 같이, 다양한 실시예들을 가진다.
도 2B는 층 전달이 발생된 실시예를 도시하며, 그 변형된 결정층(11, 12) 및 SiGe 완화 버퍼(140)는 새로운 기판(165) 상에 존재한다. 기판(165)는 통상적으로 Si이지만, 본 기술분야의 당업자는 화합물 반도체 기판과 같이 다른 가능한 실시예들이 있음을 인식할 것이다.
도 2C는 층 전달이 발생한 실시예를 도시하며, 그 변형된 결정층(11, 12) 및 SiGe 완화 버퍼(140)는 다시 새로운 기판(165) 상에 존재한다. 도면은 또한 압축 변형된 SiGe 부분(11)과 인장 변형된 SiGe 부분(12)을 분리하는 절연 트렌치(isolating trench)(13)를도시한다. 그러한 트렌치는 다른 장치 프로세싱에 바람직 할 수 있으며, 결정층의 성장으로 도울 수 있다. 절연 트렌치의 재료는 통상적으로 실리콘 산화물, 실리콘 질화물, 또는 이 물질들의 혼합물 및 화합물이다.
바람직한 실시예에서 SiGe 완화 버퍼는 절연 분할 층(100)의 최상부 상에 배치되고, 이것은 다시 기판(165)의 최상부 상에 배치된다. 절연 분할 층(100)의 조성은, 본 기술분야의 당업자가 인식하는 바와 같이, 변형 결정층의 실제 어플리케이션 필요에 따른다. 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 리튬 니오베이트(lithium-niobate), 저유전상수(low-k) 물질, 고유전상수(high-k) 물질, 및 실리콘 산질화물(silicon-oxynitride)과 같은 이러한 물질들의 혼합물들과 같이, 이러한 층(100)에 대하여 선택될 수 있는, 절연 분할 층에서의 폭넓은 다양한 절연 물질이 존재한다. 바람직한 실시예에서 절연 분할 층에서의 절연 물질은 SiO2이다. 도 2C는 또한 적어도 한 개의 도전 평면(105)을 절연 분할 층(100)에 형성하는 것을 도시한다. 절연 분할 층에 포함되는 이러한 도전 층은 블링킷(blanket) 층이 될 수도 있으며, 또는 도면에 도시된 바와 같이, 이후에 결정 변형 층들에서 제조될 장치들이 필요하기 전에 일치되도록 패터닝될 수도 있다. 또한 그러한 도전 층들의 한 개 이상의 평면을 형성하는 능력이 존재한다. 절연 분할 층 내부의 이러한 도전 층은 적어도 한 개의 비아(106)를 사용하여 절연 분할 층의 외부에 도달할 수 있다. 절연층 내부에 이러한 도전층들을 제조하는 것은 본 기술분야에서, 특히 현재 전자 칩이 필요한 다중레벨 배선, 또는 금속화의 기술에서 공지되어 있다.
기판(165)는 통상적으로 Si이다. Si 기판(165)의 경우에, 기판의 결정 배향은 통상적으로 (100)이지만, 이것은 필수적인 것은 아니다. 선호도를 따라, 예컨대,(110) 또는 (111)이 될 수도 있다. 그러나, 본 기술분야의 당업자라면, GaAs와 같은 화합물 반도체, 또는 Al2O3, AlN, BeO, GaN, 쿼츠, 또는 다른 기판 재료 와 같이, 다른 가능한 실시예들을 인식할 것이다. 모든 마이크로전자 제품의 크기의 감소에 따라, 층 두께의 수직적 크기(vertical dimension)에 있어서의 감소에 프리미엄이 존재한다. 장치 거동은 절연층 위의 도전층의 총 두께가 가능한한 최소한이 되도록 한다. 절연 분할 층(100) 위의 SiGe 완화 버퍼(140)의 두께는 1nm 와 100nm 사이이고, 바람직하게는 5nm 와 60nm 사이이다.
도 3은 인장 변형 SiGe 부분(12)과 압축 변형 SiGe 부분(11)을 가지는 변형된 결정층의 최상부 상에 배치된 에피택셜 제1 결정 절연 층(33)의 단면도를 도시한다. MOS 장치 어플리케이션에서, 장치 채널과 게이트 절연체 사이에 원자적으로 평활한 계면(atomically smooth interface)을 가지는 것이 중요하다. 이러한 이유로 변형된 결정 층의 최상부 상에 통상적으로 SiO2 층인 절연 층(33)을 에피택셜하게 성장시키는 것이 유리하다. 이 결정 절연층의 두께는 1 원자 층만큼 작을 수도 있고 통상적으로는 수개의 원자 층 정도이다. 이 제 1 결정 절연층(33)의 두께 범위는 0.3nm 와 1.5nm 사이이다. 장치 어플리케이션들에서, 이러한 결정 절연 층은 그 자체로 게이트 절연층으로서 작용할 수도 있지만, 통상적으로 부가적인 비결정 절연층이 그 최상부상에 배치될 것이다. 다른 실시예들에서 SiO2 외에 이러한 제 1 결정 절연 층(33)은 실리콘 산질화물, 또는 다른 물질일 수 있다.
도 4는 변형된 결정층의 다른 부분들에 호스팅된 NMOS 및 PMOS 장치들의 단면도를 도시한다. 마이크로전자 품질의 인장 응력(tensilely stressed) SiGe, 또는 순수한 Si층을 생성하는 주된 이유는 유리한 전자 수송 성질 때문이다. 따라서, 이 회로의 성능 및 그에 따른 이 회로가 포함되는 임의의 시스템의 성능은, 인장 변형된 SiGe 가 현재 전자공학의 두 가지 주된 장치 중 하나인 NMOS와 같은, 전자 전도형 장치들을 호스팅한다면, 최적으로 발휘될 것이다. 도 4에서, 인장 변형된 SiGe(12)는 n형 소스 및 드레인 접합들(250), 게이트 절연체(240) 및 게이트(220)을 가진 NMOS 를 호스팅한다. 유사하게, 압축 변형된 SiGe가, 현대 전자공학의 두 가지 주된 장치 중 하나인 PMOS 와 같은, 홀 전도형 장치들을 호스팅한다면, 성능이 발휘될 것이다. 도 4에서, 압축 변형된 SiGe(11)은 p형 소스 및 드레인 접합들(260), 게이트 절연체(241) 및 게이트(221)를 가진 PMOS 를 호스팅한다. 두개의 층(11, 12) 및 그에 따른 장치들은 절연 트렌치(13)에 의해 서로 분리된다.
프로세서에서, 예컨대 설계 편리성을 위해, 전자 전도형 장치들이 또한 변형된 층의 압축 부분에 호스팅도고, 역으로, 홀 전도형 장치들은 변형된 층의 인장 변형 부분에 호스팅된다. 그러한 교차 호스팅은 물론 더 열등한 장치 성능을 나타낼 것이지만, 심지어 고성능 프로세서들에서 모든 단일 장치가 결정적인 것은 아닌 기술에서 공지되어 있다.
가장 통상적인 어플리케이션에서, 본 기술분야에서의 당업자가 인식하는 바와 같이, 변형된 결정층의 그 자신의 부분에 각각 호스팅된, NMOS 및 PMOS 장치들은 CMOS 구성들로 배선될 것이다.
도 5는 변형된 결정 층의 다른 부분들에 호스팅된 N-MODFET 및 P-MODFET의 단면도를 도시한다. MODFET 장치들은 SiGe 층들에 미리 형성되었고, 상기 층들의 조성은 장치 속성들에 대하여 맞춰졌다. 여기서 참조로 결합된, 발명의 명칭이 "Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers"인 K.Ismail 및 F.Stern의 미국 특허 제5,534,713호가 그러한 것이며, 여기서 MODFET 구조 및 그 제조의 상세가 발견될 수 있다. 그러나, 이 특허는 본 발명을 개시하고 있지 않으며, 특히 SiGe MODFET 는 소위 SGOI 구성으로 절연층 위의 변형된 층에 개시되어 있지 않다. 마이크로전자 품질의 인장 응력 SiGe 의 생성의 중요성은 유리한 전자 수송 성질에 있다. 따라서, N-MODFET, 전자 전도형 장치는 인장 변형된 SiGe에 호스팅된다. N형 소스 및 드레인 접합들(250) 및 게이트(222)는 도 5상에 표시된다. 유사하게, 압축 변형된 SiGe는 홀 전도형 대응 장치, P-MODFET를 호스팅한다. P형 소스 및 드레인 접합들(260) 및 게이트(223)이 표시된다. 도 5의 양 장치들에서 굵은 줄들(270)은, 일반적으로 MODFET 장치들이 필요할 수 있는 스페이서(spacer) 및 공급층(supply layer)들과 같은 부가적인 층들의 도식적인 표시이다. 두 층들(11, 12) 및 그에 따른 장치들은 절연 트렌치(13)에 의해 서로 분리된다.
도 4 및 도 5 양자에서, 도시된 접합들(250, 260) 중 몇몇은 미정된 깊이로 도시되며, 이는 접합 깊이가 본질적으로 변형된 결정 층의 두께에 한정될 필요는 없다는 것을 나타낸다. 성능면에서, 가장 중요한 것은 채널이 변형된 층들에 한정된다는 것이다.
도 6은 변형된 결정 층의 다른 부분들에 호스팅된 광학 장치들의 도식적인 단면도를 도시한다. 집적회로에 시각적 능력을 부가하는 것은 마이크로전자공학에서 가치있는 것이다. SiGe는 순수한 Si보다 낮은 밴드갭을 가지는 매력적인 광학 성질을 가진다. 변형은 반도체들의 광학 성질에 또다른 영향을 미친다. 도면은 인장 변형된 SiGe 와 압축 변형된 SiGe 양자 모두에 호스팅되는 것을 도시한다. 그러한 장치들은 웨이브가이드(waveguide), 커플러(coupler) 등이 될 수 있다. 바람직한 실시예에서 압축 변형된 SiGe에 광검출기가 호스팅된다.
도 7에서, 인장 변형된 SiGe 부분(12) 및 압축 변형된 SiGe 부분(11)을 가지는 변형 결정 층의 최상부 상에 배치된 에피택셜 결정 화합물 반도체 층(43)의 다면도를 도시한다. 마이크로전자 칩의 광학적 잠재성은 변형된 결정 층의 최상부 상에 화합물 반도체의 에피택셜 침착으로 더 개선된다. SiGe의 변형 및 조성은, 넓은 범위의 격자 상수가 화합물 반도체의 격자에 적절히 매칭될 수 있도록 하고, 에피택셜 성장을 허용한다. 도면이 도시하는 바와 같이, 화합물 반도체 층(43)은 인장 변형된 SiGe(12) 또는 압축 변형된 SiGe(11) 중 어느 하나 또는 양자 모두의 영역들 위에 에피택셜하게 침착된다. GaAs, InAs, InP, InSb, SiC 등과 같은, 화합물 반도체, 3원류(ternaries), 및 4원류(quaternaries)의 부가로, 광검출(photodetecting) 및 레이징(lasing)과 같은 다수의 광학 어플리케이션이 가능해 진다.
도 8은 변형된 결정층의 다른 부분들에 호스팅된 바이폴라 장치들의 단면도를 도시한다. 마이크로전자공학은 아날로그 및 디지털 회로를 집적할 필요가 있다. 이 필요는 통상적으로, 프로세서내 또는 외부 환경과의 통신 요구에 의해 도출된다. 아날로그 회로들은 통상적으로 광학 장치들과 인터페이싱할 필요가 있으며, 그것들은 통신에 대한 필요를 담당할 수 있다. 바이폴라 장치들은 아날로그 회로들의 중요한 구성요소일 수 있다. 고성능 프로세서들에서, SGOI 세팅에서 그러한 변형된 결정 층이 가능하며, 바이폴라 장치들은 상당히 귀중할 수 있다. 도 8A는 인장 변형된 SiGE 부분에 호스팅된 SGOI에서의 그러한 바이폴라 장치를 도시한다. 절연층(100)은 기판(165)와 완화 버퍼(140) 사이에 배치되며, 완화 버퍼의 최상부 상에 인장 변형된 SiGe(12)를 가진다. 바이폴라 장치는 인장 변형된 SiGe 층에 자신의 에미터(420), 베이스(410), 및 콜렉터(430)를 가진다. 도 8B는 바이폴라 장치가 압축 변형된 SiGe 층에 호스팅된다는 것을 제어하면 도 8A와 거의 동일하다. 몇 가지 실시예에서, 바이폴라 장치는 변형된 결정층의 두께보다 더 깊게 도달하고, 이러한 경우에 바이폴라 장치의 부분은 완화 버퍼(140)에 수용될 수 있다.
도 9는 인장 변형된 SiGe부분과 압축 변형된 SiGe 부분을 가지는 변형된 결정층의 제조에서의 방법단계들을 도시한다. 도 9A 내지 9C의 단계들은 도 1A 상에 도시된 구조를 야기하는 단계들을 도시적인 단면으로 도시하며, 여기서 압축 변형된 SiGe 부분은 본질적으로 아일랜드 영역들을 형성한다. 도 9A는 SiGe 완화 버퍼내의 Ge 농도보다 낮은 Ge 농도를 가진 SiGe 층(12)이 SiGe 완화 버퍼(140)의 전체 표면 위에 에피택셜하게 침착된 것을 도시한다. 이러한 변형 결정층에서는 심지어 0이 될 수도 있는 Ge 농도가 SiGe 완화 버퍼의 Ge 농도보다 낮기 때문에, 변형된 결정층은 인장 변형될 것이다. 보다 낮은 Ge 농도는 이러한 변형된 결정층이 그 일반적인 완화 상태에서, SiGe 완화 버퍼의 격자 상수보다 더 작은 격자 상수를 갖도록 할 것이다. 에피택시는 두 격자 상수가 일치되도록 하기 때문에, 결정 마이크로전자 층은 그 층의 평면에서 연장된 격자 상수를 가질 것이다. 이 연장(streching)은 그 층의 평면에서 인장변형을 야기한다. 다음으로, 도 9B에서, 이러한 인장 변형된 SiGe 층(12)은 압축 인장된 SiGe 층(11)이 필요한 층의 부분들에서 완전히 제거된다. 그러한 제거 동작은, 예컨대 포토레지스트로 마스킹하고 반응성 이온 에칭(RIE)을 사용하는 것과 같이, 본 기술분야에 공지되어 있다.
몇가지 실시예에 있어서, 절연 트렌치(13)를 형성하는 것이 바람직하다. 이 트렌치는 이후의 장치 프로세싱에서 바람직하고, 이것은 층(12)이 측벽에서 성장하는 것을 방해함으로서, 변형된 결정층(11)을 개구(11')로 선택적 성장하는 것을 도울 수 있다. 그 프로세스는 인장 변형된 SiGe 층(12)의 측벽을 따라 절연 유전 스트립(isolation dielectric strip)을 제조하는 것이다. 인장 변형된 SiGe를 제거하는 단계 동안 측벽면이 노출되었기 때문에, 유전 스트립은 인장 변형된 SiGe(12)의 측벽면 덮는다. 이러한 유전 스트립의 물질은 통상적으로 실리콘 산화물, 실리콘 질화물, 및 이 물질들의 혼합물 및 화합물이다. 그러한 스트립의 제조는 프로세싱 기술에서 공지되어 있다. 통상적으로, 홀(11') 은 유전체로 충진되고 그 후 마스킹 또는 방향성 에칭 기법에 의해 측벽 스트립을 정의한다.
바람직한 실시예에 대한 다른 변화는 제 1 SiGe 시드층(111)으로 도시된다. 이 제 1 시드층(seed layer)은 통상적으로 5% 미만의 Ge를 가지지만, 25%에 이르는 Ge 농도를 가질 수 있으며, 그것은 완화 버퍼(140) 상으로 에피택셜하게 침착된다. 제 1 SiGe 시드층은 또한 1%에 이르는 C 농도로 침착될 수 있다. 이러한 제 1 시드층(111)의 목적은 완화 버퍼(140)의 표면에서 층(12)을 제거하는 단계들로부터 야기된 모든 손상 및 오염을 제거하고 완화 버퍼(140)의 표면을 매립하는 것이며, 그 후 프로세싱 단계가 뒤따른다. 이 제 1 시드 층(111)은 그 조성의 임계 두께보다 매우 얇을 만큼 얇고, 결과적으로 그 층위에 성장될 압축 변형된 SiGe 층의 변형 상태에 영향을 미치지 않는다.
절연 트렌치(13) 및 제 1 시드층(111)를 임의의 소정 실시예에서 사용하는 것은 서로 독립적이다. 임의의 소정 실시예에서 한 가지 또는 다른 한가지, 양자 모두가 존재할 수 있고 양자 모두 존재하지 않을 수도 있다.
최종적으로, 도 9C에서 도시된 압축 인장 SiGe 층(11)은 그것을 위해 준비했던 부분(11')에 에피택셜하게 침착된다. 이 에피택셜한 침착은 통상적으로 선택적 방식으로 일어난다. 재노출된 SiGe 완화 버퍼, 또는 제 1 시드층(111)은 층(11)을 위한 시작 표면으로서 작용한다. 이러한 변형된 결정층에서 Ge 농도는 SiGe 완화 버퍼의 Ge 농도보다 높기 때문에, 변형된 결정층은 압축 응력이 걸릴 것이다. 보다 높은 Ge 농도는 이러한 변형된 결정층이 그 일반적인 완화 상태에서, SiGe 완화 버퍼의 격자 상수보다 더 큰 격자상수를 갖도록 한다. 에피택시가 그 두 격자상수가 일치하도록 하기 때문에, 결정 마이크로전자 층은 그 층의 평면에서 압축된 격자 상수를 가질 것이다. 이 압축은 그 층의 평면에서 압축 변형을 가져온다. 이러한 제 2 에피택시 단계 후에 변형된 결정층은 인장 변형된 SiGe 부분(12)과 압축 변형된 SiGe 부분(11)을 가지는 변형된 결정층이 완성된다. 유전 스트립(13)은 층(11)의 성장 이후에 압축 변형된 SiGe 부분(11)으로부터 인장 변형된 SiGe 부분(12)을 분리하는 절연 트렌치(13)가 된다.
모든 마이크로전자공학에서 디멘젼(dimension)이 감소됨에 따라, 당연히 층 두께의 수직 디멘젼이 감소하는 데 프리미엄이 존재한다. 변형된 층(11, 12)이 성장되는 두께는 약 0.1nm 와 100nm 사이가 될 수 있으며, 바람직한 두께 범위는 약 0.5nm 에서 50nm이다.
지금까지 서술해 온 바와 같이, 압축 변형된 결정 SiGe 층(11)은 일정한 조성을 가진다. 몇가지 실시예에서 이것은 변경될 수 있다. 주로, 층(11)의 성장 동안 높은, 아마도 100%의 Ge 농도가 필요한 실시예에서 Ge 농도는 변화될 수 있다. 최종 층(11)은 비균일하거나 또는 층을 이룬 Ge 농도를 가지며, 이 농도는 통상적으로 표면을 향해 증가한다. 이 계층화는 매우 압축된 층의 성장을 용이하게 한다. PMOS 장치와 같은, 본 기술 장치 상태의 결정적인 동작은 표면상의 극히 얇은 막에 집중된다. 결과적으로, 장치 동작이 정말로 유일하게 중요하기 때문에, 층(11)의 표면상의 변형 및 Ge 농도의 계층화는 잘 용인될 것이다.
도 10은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 변형 결정층의 제조에 있어서 대안적인 방법 단계들을 도시한다. 도 10A 내지도 10C의 단계들은 도 1B상에 도시된 구조를 야기하는 단계L들을 도식적인 단면으로 도시하고, 여기서 인장 변형된 SiGe 부분은 본질적으로 아일랜드 영역들을 형성한다. 압축된 변형된 SiGe 층에 상대적으로 높은, 가능하게는 심지어 100%의 Ge 농도가 소망될 때, 이러한 대안적 방법은 도 9에서 도시된 것보다 바람직하다. 도 10A는 SiGe 완호 버퍼내의 Ge 농도보다 높은 Ge 농도를 가진 SiGe 층(11)이 Ge 완화 버퍼(140)의 전체 표면 위에 에피택셜하게 침착된 것을 도시한다. 이 변형된 결정층에서 심지어j 100%가 될 수도 있는 Ge 농도가 SiGe 완화 버퍼의 Ge 농도보다 높기 때문에, 변형된 결정층은 압축 응력이 걸릴 것이다. 보다 높은 Ge 농도는 이 변형된 결정 층이 그 일반적인 완화 상태에서, SiGe 완화 버퍼의 격자 상수보다 더 큰 격자 상수를 갖도록 한다. 에피택시가 그 두 개의 격자상수가 일치되도록 하기 때문에, 결정 마이크로전자 층은 그 층의 평면에서 압축된 격자 상수를 가질 것이다. 이러한 압축은 그 층의 평면에서 압축 변형을 가져올 것이다. 다음으로, 도 10B에 도시된 이 압축 변형된 결정 SiGe 층(11)은 인장 변형된 SiGe 층(12')이 필요한 층의 부분들에서 완전히 제거된다. 그러한 제거는, 예컨대 포토레지스트로 마스킹 또는 패터닝하여 반응성 이온 에칭(TIE)을 사용하는 것에 의한 것처럼, 본 기술분야에서 공지되어 있다.
지금까지 서술된 바와 같이, 압축 변형된 결정 SiGe 층(11)은 일정한 조성을 가진다. 몇 가지 실시예에서, 압축 변형된 결정 SiGe층(11)은 비균일한 농도를 가질 수도 있다. 이것은 주로, 높은 아마도 100% 의 Ge 농도가 필요한 실시예이다. 이러한 경우 층(11)은 비균일하거나 계층화된 Ge 농도를 가지며, 이 농도는 통상적으로 표면을 향해 증가한다. 이러한 계층화는 매우 압축된 층의 성장을 용이하게 한다. PMOS 와 같은 본 기술 장치의 상태의 결정적인 동작은 표면상에 그 표면상의 극히 얇은 층에 집중된다. 결과적으로, 장치 동작이 정말도 유일하게 중요하기 때문에 층(11)의 표면상의 변형 및 Ge 농도의 계층화는 양호하게 용인된다.
몇 가지 실시예에 있어서, 절연 트렌치(13)을 형성하는 것이 바람직하다. 이 트렌치는 이후의 장치 프로세싱에서 바람직하며, 층의 측벽이 성장하는 것을 금지함으로써 변형된 결정층(12)이 개구(12')로 선택적인 성장을 하는 것을 도울 수 있다. 그 프로세스는 압축 변형된 SiGe층(11)의 측벽을 따라 절연 유전 스트립을 제조하는 것이다. 유전 스트립은 압축 변형된 SiGe(12)의 측벽표면을 덮으며, 이는 그 측벽 표면이 압축 변형된 SiGe를 제거하는 단계 동안에 노출되었기 때문이다. 이 유전 스트립의 재료는 통상적으로 실리콘 산화물, 실리콘 질화물, 및 이 물ㅍ질들의 혼합물 및 화합물이다. 그러한 스트립의 제조는 프로세싱 기술에서 공지되어 있다. 통상적으로 유전체로 홀(12')을 충진하고 그 후 마스킹 또는 방향성 에칭 기법에 의해 측벽 스트립을 정의한다.
바람직한 실시예에 대한 또다른 변화가 제 2 시드층(112)에 의해 도시된다. 이러한 제2 시드층(112)은 통상적으로 5% 미만의 Ge 를 가지지만, 25%에 이르는 Ge 농도를 가질 수 있으며, 그것은 완화 버퍼(140) 상으로 에피택셜하게 침착된다. ㅈ제 2 SiGe 시드층은 약 1%에 이르는 C 농도로 침착될 수도 있다. 통상적으로, 그것은 단지 약 1nm 두께이지만, 약 0.3nm와 3nm 사이의 범위를 가질 수 있다. 이러한 제 2 시드층(112)의 목적은 층(11)을 제거하는 단계로부터 초래된 모든 손상 및 오염들을 완화 버퍼의 표면에서 제거하고 완화 버퍼의 표면을 매립하는 것이며 그후에 프로세싱 단계들이 뒤따른다. 이러한 제 2 시드층(112)은 너무 얇아서 그 조성의 임계 두께보다 매우 얇으며, 결과적으로 그 위에 성장될 인장 변형된 SiGe 층(12)의 변형 상태에 영향을 미치지 않는다.
임의의 소정 실시예에 절연 트렌치(13) 및 제 2 시드층(112)을 사용하는 것은 서로 독립적이다. 임의의 소정 실시예에서, 한 개 또는 다른 하나, 양자 모두가 존재할 수도 있고, 양자 모두 존재하지 않을 수도 있다.
마침내, 도 10C에서 도시된, 인장 변형된 SiGe 층(12)은, 그것을 위해 준비된 부분(12')에 에피택셜하게 침착된다. 재노출된 SiGe 완화 버퍼, 또는 제 2 시드층(112)이 층(12)을 위한 시작 표면으로서 작용한다. 이러한 변형된 결정층에서 Ge 농도는 SiGe 완화 버퍼의 Ge 농도보다 낮고, 변형된 결정층은 인장 변형될 것이다. 보다 낮은 Ge 농도는 이러한 변형 결정층이 그 인반적인 완화 상태에서, SiGe 완화 버퍼의 격자 상수보다 더 작은 격자 상수를 가지도록 할 것이다. 에피택시는 두개의 격자 상수들가 매칭되도록 하기 때문에, 결정 마이크로전자 층은 그 층의 평면에서 연장된 격자 상수를 가질 것이다. 이 연장은 그 층의 평면에서 인장 변형을 가져올 것이다. 이러한 제 2 에피택시 단계 이후에 인장 변형된 SiGe 부분(12)과 압축 변형된 SiGe 부분(11)을 가진 변형된 결정 층이 완성된다. 유전 스트립(13)은, 층(11)의 성장 이후에, 인장 변형된 SiGe 부분(12)과 압축 변형된 SiGe 부분(11)을 분리하는 절연 트렌치(13)이 된다.
제 1 및 제 2 시드층(111, 112)는 본질적으로 동일한 성질을 가진다. 그들은 단지 어떤 종류의 층 - 즉 인장 또는 압축 - 이 그 위에 성장될 것인가 만이 다를 뿐이다.
모든 마이크로전자공학에서의 디멘젼의 감소에 따라, 층 두께의 수직 디멘젼을 감소시키는 데 있어 프리미엄이 존재한다. 변형된 층(11, 12)가 성장되는 두께는 어떤 방법이 사용되었는 가에 독립적이며, 이는 약 0.1nm 와 100nm 사이가 될 수 있으며, 약 0.5nm 내지 50nm 범위의 바람직한 두께를 가진다.
다음의 논의는 절연 분할 층의 최상부 상에 - 도 9 및 도 10에서 도시된 바와 같은 변형된 결정층들을 수용하도록 준비된 - SiGe 완화 버퍼를 야기하는 바람직한 실시예의 단계들을 상세화할 것이다. 다른 실시예들을 야기하는 대안적인 단계들이 또한 지시될 것이다.
도 11은 SiGe 완화 버퍼를 제조하는 방법에 있어서 평활화(smoothng) 단계를 도시한다. 지지 구조(130)는 먼저 Si 기판(160) 위에 에피택셜하게 침착된다. 지지구조를 성장시키는 것은 미국 특허 출원 제10/073562호에서 상세화된다. 다음으로, SiGe 완화 버퍼(140a)의 제 1 부분이 지지 구조 위에 에피택셜하게 성장된다. 이 층은 몇가지 실시예에서 SiGe 완화 버퍼 층으로서 140a로서 참조되지만, 동시에 층 전달이 실행되는 다른 실시예에서 최종 산물의 일부가 되지는 않는다.
그 다음 단계는 SiGe 완화 버퍼(140a)의 제 1 부분을 표면 거칠기가 대략 0.5nm RMS 미만으로 평활화하는 것이다. 이 단계는 통상적으로 CMP, 또는 대안적으로 이온 밀링(milling)에 의해 행해지지만, 바람직한 선택은 임의의 원하는 두께에 대하여 가장 높은 정도의 웨이퍼 균일성을 쉽게 얻을 수 있으면서 여전히 가장 낮은 정도의 표면 거칠기를 유지할 수 있는 GCIB 프로세싱이다. 본 발명의 실시예에 있어서, 그 층들이 본래 사용된 Si 기판(160)으로부터 전달되지 않은 경우, SiGe 완화 버퍼(140a)의 제 1 부분은 SiGe 완화 버퍼로서 선택되고, 이것은 도 9 및 10에서 도시된 바와 같이 변형된 결정 층들을 수용할 준비가 되어 있다.
도 12는 완화된 SiGe 버퍼를 제조하는 방법에서의 층 침착 단계들을 더 도시한다. 이러함 침착 단계들은 층 전달을 위한 준비, 특히 SiGe 완화 버퍼의 매우 얇은 부분을 전달하기 위한 준비로서 필요하다. 그 다음 단계는 상기 SiGe 완화 버퍼의 평활화된 제 1 부분 위에 얇은 Si 층(145)을 에피택셜하게 침착하는 것이다. 이러한 Si 층은 통상적으로, 약 10nm 미만, 약 1nm 내지 15 nm 가 되도록 선택되지만, 50nm만큼의 두께가 될 수도 있다. 어느 경우에도, 층(145)은 그 임계 두께 이하이며, 그 목적은 층 전달 단계 이후에 에칭 스톱핑(etch stopping) 층으로서 작용하는 것이다. (층의 임계 두께는 그 층이 그 평형 격자 스페이싱을 향해 다시 완화되기 시작하고, 구조적 결함이 형성되는 두께이다) Si 층 침착 후에, 얇은 Si 층을 통해 SiGe 완화 버퍼(140b)의 제 2 부분을 에피택셜하게 침착하는 것이 뒤따른다 . 이러한 층은 몇가지 실시예에서 그 자체로 SiGe 완화 버퍼층으로서 140b로서 참조되지만, 동시에 층 전달이 수반되지 않는 또다른 실시예에서는 침착되지 않는다. 층(140b)의 두께는 약 0.25nm 와 100nm사이에서 선택되며, 바람직한 범위는 약 5nm 내지 60nm이다.
한 가지 실시예에서, 몇 가지 층들은 도 13A상에 도시된 바와 같은 새로운 기판 상으로 전달된다(200). SiGe 완화 버퍼(140b)의 제 2 부분은 새로운 기판(165)상으로 결합된다. 층 전달을 위한 바람직한 방법은 스마트커트(SmartCut)이며, 대략적인 커팅 위치는 SiGe 완화 버퍼(140a)의 제 1 부분 내에 180으로 지시된다. 스마트커트외에도 다른 층 전달 방법들이 또한 사용될 수 있다. 결합 및 분리 후에, SiGe 완화 버퍼(140b)의 제 2 부분 및 얇은 Si 층(145)은 새로운 기판에 고정된다. 바람직한 실시예에서, 새로운 기판은 Si 기판이지만, 본 기술분야의 당업자라면, 화합물 반도체 기판, 또는 다른 결정학적 배향들 Si(110) 및 Si(111)이당연히 사용될 수 있다는 것을 알 것이다.
새로운 기판과 SiGe 완화 버퍼의 제 2 부분 사이에 배치된 절연 분할 층을 가진 새로운 기판(165) 상으로 몇몇의 층들이 전달된다(200). 이 실시예의 절연 분할 층에 관한 특정의 그리고 바람직한 변화들이 도 13에 도시된다. 여기서 층 전달을 위한 바람직한 방법은 스마트커트이고, 대략적인 커팅 위치는 SiGe 완화버퍼(140a)의 제 1 부분 내부에 180으로 지시된다. 스마트커트이외에도 다른 층 전달 방법들이 또한 사용될 수 있다. 고정 및 분리 이후에, SiGe 완화 버퍼(140b)의 제 2 부분 및 얇은 Si 층(145)은 새로운 기판에 결합된다. 바람직한 실시예에서, 새로운 기판은 Si 기판이지만, 본 기술분야의 당업자라면, 화합물 반도체 기판, 반 절연 기판, 또는 다른 결정학적 배향 Si(110) 및 Si(111) 과 같은 다른 기판들이 당연히 사용될 수 있다는 것을 알 것이다.
절연 분할 층 상의 바람직한 변형은 도 13b의 층 전달 단계에서 도시된다. 또한 도 12에서 도시된 바와 같이, 약 0.3nm와 1.5nm 사이의 두께의 제 2 결정 SiO2 층(150)은 상기 SiGe 완화 버퍼의 상기 제 2 부분상으로 에피택셜하게 성장되고, SiGe 완화 버퍼에 결합된 강한 산화 결합을 고정하기 위해서 뿐 아니라, SiGe 완화 버퍼 층을 위한 보호층으로서 작용한다. 이 얇은 에피택셜 산화층은 바람직하게는 부가적인 보호와 더 나은 결합 목적을 위해 그 최상부 상에 제 1 절연층(170)을 침착함으로써 덮혀진다. 이 제 1 절연층은 바람직하게는 다시 SiO2이다. 새로운 기판(165) 그 자체는 절연층(175)로 덮힐 수도 있다. 고정 또는 결합 후에, 그 층들 (150, 170, 175)을 함께 절연 분할 층(100)을 구성하고, 이것은 새로운 기판과 제 2 SiGe 완화 버퍼 사이에 배치된다. 본 기술분야의 당업자라면 절연층이 새로운 기판과 제 2 SiGe 완화 버퍼 사이에 배치되도록 인가되는 방식을 선택하는 데 있어서 가능한 더 많은 변형들이 존재한다는 것을 알 것이다. 예컨대, 그 층들 중 임의의 하나, 또는 그 층들(150, 170, 175) 중 두 개의 조합이 생략될 수도 있다.
도 14 및 15는 새로운 기판상에 고품질의 얇은 SiGe 완화 버퍼층을 가지는 목적에 도달하는 다른 단계들을 도시한다. 도면들은, 삽입된 절연층(100)이 존재하지만 그러한 층이 존재하지 않을 경우, SiGe 완화 버퍼층 준비에서 최종 단계들은 - 변형된 장치 층들을 수용하도록 준비됨 - 동일하게 유지한다.
도 14는 전달된 계층화 구조(trasferred layered structure)에서 SiGe 층 제거 단계를 도시한다. SiGe 완화 버퍼층(140)의 제 1 부분의 잔여물은 먼저 제거되어져야 한다. 이 단계는 제 1 선택 에칭으로 에칭(330)하고, 에칭 스톱으로서 얇은 Si 층(145)을 이용하는 것에 의해 달성된다. SiGe를 용해하지만 순수한 Si 상에서 멈추는 적절한 에천트가 예컨대, HF:H2O2:아세트산의 1:2:3 용액, 또는 대안적으로, NH4OH:H2O2:H2O 또는 NH4OH:H2O2:아세트산 중 어느 하나의 용액이다. 본 기술분야의 당업자라면 인식할 수 있는 바와 같이, 전달 후에 제 1 SiGe의 잔여물이 상대적으로 두껍다면, 그라인딩 단계는 에칭 단계에 선행될 수도 있다. 그 실시예에 의존하는 이러한 그라인딩 단계는 기계적이거나 이온 밀링, 또는 가스 클러스터 이온 빔 프로세싱과 같이, 프로세스 지향적일 수도 있다.
도 15는 전달된 계층 구조(340)를 선택적으로 에칭하는 것에 의해 Si 층(145) 제거 단계를 도시한다. 에칭 스톱으로서 SiGe 완화 버퍼 층의 제 2 부분을 사용하여 제 2 선택 에칭을 이용한다. Si 를 용해시키지만 SiGe에서 정지하는 적절한 에천트는 예컨대, EPPW, KOW, 또는 TMAH의 용액이다. 얇은 Si 층을 에칭해버린 후에, SiGe 완화 버퍼 층의 제 2 부분이 노출된다. 이 층은 SiGe 완화 버퍼 층으로서 작용하는 것이 적절하며, 그 층 위에 마이크로전자적으로 중요한 층들이 침착될 수 있다.
모든 실시예에서, SiGe 완화 버퍼내의 Ge 농도가 10% 내지 40% 내에 있다.
본 기술분야의 당업자라면, SiGe 완화 버퍼층의 60nm 미만의 크기의 두께가, 통상적으로 층 전달이 삽입된 절연 분할 층이 없는 새로운 기판에서 일어나는 실시예에서 중요하게 고려되지 않는다면, 그때 그 프로세싱 단계들은 두께 제어에서 정확성을 희생하고 다소 단순화될 수 있다. SiGe 완화 버퍼(140a)의 제1 부분을 전달한 후에, 그라인딩 및 폴리싱 기법들이 SiGe 완화 버퍼로부터 원치않는 물질들을 제거하는 데 사용될 수 있기 때문에, 예컨대, Si층(145) SiGe 완화 버퍼(140b)의 제 2 부분은 생략될 수 있다.
바람직한 실시예에서 변형된 결정층의 생성을 초래하는 단계들이 UHV-CVD 프로세스들에 의해 행해지고, 바람직하게는, 여기에 참조로 결합된 "Advanced Integrated Chemical Vapor Deposition(AICVD) for Semiconductor Devices"로 명칭된 J.Chu 외의 미국특허출원 제6,013,134호에서 서술된 바와 같이 AICVD에서 행해진다. AICVD 시스템은 또한 층 생성을 능가할 수 있으며, 특히, AICVD 시스템은 큰 반경인 8 in 또는 10 in의 현대 기술의 Si 웨이퍼, 또는 미래에 표준이 될 수 있는 반경을 처리하는 데 매우 적절할 것이다. UHV-CVD 는 처리될 웨이퍼들 및 층들의 반경에 고유한 제한을 부여하지 않는다. 그러나, 본 기술분야의 당업자라면, UHV-CVD 방법 이외의 것이 또한 본 발명에 서술된 제조 과정에 사용될 수 있다는 것을 인식할 것이다. 그러한 방법들은 LP(저압)-CVD, 또는 RT(급속한 열적)- CVD가 될 수도 있다.
도 16은 두 개의 상보적 영역들로 분할되는 변형 결정층을 생성하기 위한 대안적인 방법에서의 피보털(pivotal) 단계이며, 제 1 영역은 본질적으로 인장 변형된 SiGe 층(12)으로써 구성되고, 제 2 영역은 본질적으로 압축 변형된 SiGe 층(11)로 구성된다. 먼저, 이전에 논의된 방법으로 인장 변형된 SiGe 층을 제조한다. 유사하게 제 2 기판 상에, 이전에 논의된 방법으로 압축 변형된 SiGe 층을 제조하며, 이것은 본질적으로 상기 인장 변형된 SiGe 층과 동일한 두께를 가진다. 다음으로, 제 2 영역(12')에 대응하는 장소들에서 인장 변형된 SiGe를 제거하고, 상기 제 1 영역(11')에 대응하는 장소들에서 압축 변형된 SiGe를 제거한다. 일치하는 "이빨(tooth)" 구조를 가진 두 층들이, SiGe 층들이 상보적인 제 1 영역들과 제 2 영역들을 인터록킹(interlocking)하기 위해 배향되도록, 결합되고, 그에 의해 인장 변형된 SiGe층과 압축 변형된 SiGe 층이 두 개의 상보적 영역들로 분할된 상기 변형된 결정층을 형성한다. 마침내, 변형된 결정층을 덮는 물질의 초과를 제거하며, 그에 걸쳐, SiGe 완화 버퍼층(140)들 중 한 개를 포함한다. 제거될 물질의 초과가 결합 단계로부터 야기되었다.
도 16에 도시된 방법에서, 유전체 스트립(13)은 도 9 및 도 10에서 도시된 바와 같이 이용될 수 있다. 여기서 그것은 주로 두 측(11, 12) 사이의 중요한 배열의 정도를 감소시키도록 작용한다. 결합 후에, 그것은 인장 변형된 층들과 압축 변형된 층들 사이의 절연 트렌치 층(3)이 된다.
도 17은 칩을 포함하는 프로세서(500)를 도식적으로 도시하며, 그 칩(501)은 인장 변형된 부분과 압축 변형된 부분을 가지는 변형된 결정층을 가지고 있다. 이 변형된 결정층은 장치들과 회로들을 호스팅한다. 이러한 변형 결정층은 장치들 및 회로들을 호스팅하는 것이다. 이 변형 결정층은 장치들 및 회로들을 호스팅한다. 적절하게 변형된 SiGe 층들에서 장치들을 실행함으로 그러한 프로세서들은 고성능들이 필요한 다양한 영역에서 유용성이 발견될 것이다.
본 발명의 다수의 변형예들 및 변화들이 상기 가르침에 비추어 가능하며, 본 기술분야의 당업자에게 명백할 수 있다. 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.

Claims (120)

  1. 인장 변형된(tensilely strained) SiGe 부분과 압축 변형된(compressively strained) SiGe 부분을 가지는 변형된 결정 층(strained crystalline layer)으로서, 상기 압축 변형된 SiGe는 상기 인장 변형된 SiGe 보다 더 높은 Ge 농도를 가지는 변형된 결정 층.
  2. 제 1 항에 있어서, 상기 인장 변형된 SiGe 는 약 15%에 이르는 Ge 농도를 가지는 것인 변형된 결정층.
  3. 제 1 항에 있어서, 상기 압축 변형된 SiGe는 약 70%에 이르는 Si 농도를 가지는 것인 변형된 결정층.
  4. 제 2 항에 있어서, 상기 인장 변형된 SiGe는 본질적으로 0%의 Ge 농도를 가지는 것인 변형된 결정층.
  5. 제 3 항에 있어서, 상기 압축 변형된 SiGe는 본질적으로 0%의 Si 농도를 가지는 것인 변형된 결정층.
  6. 제 1 항에 있어서, 상기 인장 변형된 SiGe는 약 1%에 이르는 C 농도를 가지는 것인 변형된 결정층.
  7. 제 1 항에 있어서, 상기 압축 변형된 SiGe는 약 1%에 이르는 C 농도를 가지는 것인 변형된 결정층.
  8. 제 1 항에 있어서, 상기 압축 변형된 SiGe는 등급화된(graded) 농도를 가지는 것인 변형된 결정층.
  9. 제 1 항에 있어서, 상기 압축 변형된 SiGe는 본질적으로 복수의 아일랜드(island) 영역들을 점유하는 것인 변형된 결정층.
  10. 제 1 항에 있어서, 상기 인장 변형된 SiGe는 본질적으로 복수의 아일랜드 영역들을 점유하는 것인 변형된 결정층.
  11. 제 1 항에 있어서, 상기 제 1 결정 절연층이 상기 변형된 결정층의 최상부 상에 에피택셜하게 결합되고, 상기 제1 결정 절연층은 약 0.3nm 와 1.5nm 사이의 두께인 것인 변형된 결정층.
  12. 제 11 항에 있어서, 상기 제 1 결정 절연층은 본질적으로 SiO2을 포함하는 것인 변형된 결정층.
  13. 제 11 항에 있어서, 상기 제 1 결정 절연층은 본질적으로 실리콘 산질화물로 구성되는 것인 변형된 결정층.
  14. 제 1 항에 있어서, 절연 트렌치(isolating trench)를 더 포함하고, 상기 절연 트렌치는 상기 인장 변형된 SiGe 부분과 상기 압축 변형된 SiGe 부분을 분리하는 것인 변형된 결정층.
  15. 제 1 항에 있어서, 상기 변형된 결정층은 계층 구조(layered structure)의 일부이고, 상기 계층 구조는:
    기판;
    상기 기판의 최상부 상에 배치된 SiGe 완화 버퍼; 및
    상기 SiGe 완화 버퍼의 최상부 상에 에피택셜하게 결합된 상기 변형된 결정층
    을 포함하고, 상기 인장 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 낮은 Ge 농도를 가지며 상기 압축 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 높은 Ge 농도를 가지는 것인
    변형된 결정층.
  16. 제 1 항에 있어서, 상기 변형된 결정층은 계층 구조(layered structure)의 일부이고, 상기 계층 구조는:
    Si 기판;
    상기 Si 기판의 최상부 상에 에피택셜하게 결합된 지지 구조;
    상기 지지 구조의 최상부 상에 에피택셜하게 결합된 SiGe 완화 버퍼; 및
    상기 SiGe 완화 버퍼의 최상부 상에 에피택셜하게 결합된 상기 변형 결정층
    을 포함하고, 상기 인장 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 낮은 Ge 농도를 가지며 상기 압축 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 높은 Ge 농도를 가지는 것인
    변형된 결정층.
  17. 제 1 항에 있어서, 상기 변형된 결정층은 계층 구조(layered structure)의 일부이고, 상기 계층 구조는:
    기판;
    상기 기판의 최상부 상에 배치된 절연 분할 층(insulating divider layer)
    상기 절연 분할 층의 최상부 상에 배치된 SiGe 완화 버퍼; 및
    상기 SiGe 완화 버퍼의 최상부 상에 에피택셜하게 결합된 상기 변형된 결정층
    을 포함하고, 상기 인장 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 낮은 Ge 농도를 가지며 상기 압축 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 높은 Ge 농도를 가지는 것인
    변형된 결정층.
  18. 제 17 항에 있어서, 상기 변형된 결정층은 약 0.1nm 와 100nm 사이의 두께인 변형된 결정층.
  19. 제 18 항에 있어서, 상기 변형된 결정층은 약 0.5nm 와 50nm 사이의 두께인 변형된 결정층.
  20. 제 17 항에 있어서, 상기 SiGe 완화 버퍼는 약 0.25nm 와 100nm 사이의 두께인 변형된 결정층.
  21. 제 20 항에 있어서, 상기 SiGe 완화 버퍼는 약 5nm 와 60nm 사이의 두께인 변형된 결정층.
  22. 제 17 항에 있어서, 상기 절연 분할 층내의 절연 물질은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 리튬-니오베이트(lithium-niobate), 저 유전상수(low-k) 물질, 및 고 유전상수(high-k) 물질, 및 이러한 물질들의 조합들로 구성되는 그룹으로부터 선택되는 것인 변형된 결정층.
  23. 제 22 항에 있어서, 상기 절연 분할 층은 약 0.3nm와 1.5nm 사이 두께의 제 2 결정 SiO2 층을 포함하고, 상기 제 2 결정 SiO2 층은 상기 SiGe 완화 버퍼 층에 에피택셜하게 결합되는 것인 변형된 결정층.
  24. 제 17 항에 있어서, 상기 인장 변형된 SiGe는 적어도 한 개의 전자 전도형 장치를 호스팅(hosting)하고 상기 압축 변형된 SiGe는 적어도 한 개의 홀 전도형 장치를 호스팅하는 것인 변형된 결정층.
  25. 제 24 항에 있어서, 상기 적어도 한 개의 전자 전도형 및 상기 적어도 한 개의 홀 전도형 장치는 약 250°K 와 70°K 사이의 장치 동작에 최적화된 장치 설계를 가지는 것인 변형된 결정층.
  26. 제 24 항에 있어서, 상기 변형된 결정층은 적어도 한 개의 바이폴라 장치를 호스팅하는 것인 변형된 결정층.
  27. Si 기판;
    상기 기판의 최상부 상에 배치된 절연 분할 층(insulating divider layer)
    상기 절연 분할 층의 최상부 상에 배치된 SiGe 완화 버퍼; 및
    상기 SiGe 완화 버퍼의 최상부 상에 에피택셜하게 결합된 변형된 결정층
    을 포함하고,
    상기 변형된 결정층은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지며, 상기 인장 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 낮은 Ge 농도를 가지며 상기 압축 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 높은 Ge 농도를 가지는 것인 계층 구조(layered structure).
  28. 제 27 항에 있어서, 상기 인장 변형된 SiGe는 약 15%에 이르는 Ge 농도를 가지는 것인 계층 구조.
  29. 제 27 항에 있어서, 상기 압축 변형된 SiGe는 약 70%에 이르는 Si 농도를 가지는 것인 계층 구조.
  30. 제 28 항에 있어서, 상기 인장 변형된 SiGe는 본질적으로 0%의 Ge 농도를 가지는 것인 계층 구조.
  31. 제 29 항에 있어서, 상기 압축 변형된 SiGe는 본질적으로 0%의 Ge 농도를 가지는 것인 계층 구조.
  32. 제 27 항에 있어서, 상기 인장 변형된 SiGe는 약 1%에 이르는 C 농도를 가지는 것인 계층 구조.
  33. 제 27 항에 있어서, 상기 압축 변형된 SiGe는 약 1%에 이르는 C 농도를 가지는 것인 계층 구조.
  34. 제 27 항에 있어서, 상기 압축 변형된 SiGe는 등급화된(graded) Ge 농도를 가지는 것인 계층 구조.
  35. 제 27 항에 있어서, 상기 변형된 결정층은 약 0.1nm 와 100nm 사이의 두께를 가지는 것인 계층 구조.
  36. 제 35 항에 있어서, 상기 변형된 결정층은 약 0.5nm 와 50nm 사이의 두께를 가지는 것인 계층 구조.
  37. 제 27 항에 있어서, 상기 SiGe 완화 버퍼는 약 0.25nm 와 100nm 사이의 두께를 가지는 것인 계층 구조.
  38. 제 37 항에 있어서, 상기 SiGe 완화 버퍼는 약 5nm 와 60nm 사이의 두께를 가지는 것인 계층 구조.
  39. 제 27 항에 있어서, 상기 압축 변형된 SiGe는 본질적으로 복수의 아일랜드 영역들을 점유하는 것인 계층 구조.
  40. 제 39 항에 있어서, 25%에 이르는 Ge 농도를 가진 제 1 SiGe 시드층(seed layer)을 더 포함하고, 상기 제 1 SiGe 시드층은 상기 SiGe 완화 버퍼와 상기 압축 변형된 SiGe 사이에 에피택셜하게 삽입되는 것인 계층 구조.
  41. 제 40 항에 있어서, 상기 제 1 SiGe 시드층은 약 1%에 이르는 C 농도를 가지는 것인 계층 구조.
  42. 제 40 항에 있어서, 상기 제 1 SiGe 시드층은 약 0.3nm와 3nm 사이의 두께를 가지는 것인 계층 구조.
  43. 제 27 항에 있어서, 상기 인장 변형된 SiGe 는 본질적으로 복수의 아일랜드 영역들을 점유하는 것인 계층 구조.
  44. 제 43 항에 있어서, 25%에 이르는 Ge 농도를 가지는 제 2 SiGe 시드층을 더 포함하고, 상기 제 2 SiGe 시드층은 상기 SiGe 완화 버퍼와 상기 인장 변형된 SiGe 사이에 에피택셜하게 삽입되는 것인 계층 구조.
  45. 제 44 항에 있어서, 상기 제 2 SiGe 시드층은 약 1%에 이르는 C 농도를 가지는 것인 계층 구조.
  46. 제 44 항에 있어서, 상기 제 2 SiGe 시드층은 약 0.3nm 와 3nm 사이의 두께를 가지는 것인 계층 구조.
  47. 제 27 항에 있어서, 절연 트렌치를 더 포함하고, 상기 절연 트렌치는 상기 인장 변형된 SiGe 부분과 상기 압축 변형된 SiGe 부분을 분리하는 것인 계층 구조.
  48. 제 27 항에 있어서, 상기 절연 분할 층은 적어도 한 개의 도전 평면(conducting plane)을 포함하는 것인 계층 구조.
  49. 제 48 항에 있어서, 상기 적어도 한 개의 도전 평면은 패터닝되는 것인 계층 구조.
  50. 제 48 항에 있어서, 상기 적어도 한 개의 도전 평면은 적어도 한 개의 비아에 의해 상기 절연 분할 층에서 연결하는 것인 계층 구조.
  51. 제 27 항에 있어서, 상기 절연 분할 층의 절연 물질은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 리튬-니오베이트, 저 유전상수 물질, 고 유전상수 물질, 및 이 물질들의 조합으로 구성된 그룹으로부터 선택되는 것인 계층 구조.
  52. 제 27 항에 있어서, 상기 변형된 결정 층은 복수의 장치들을 호스팅하고, 상기 복수의 장치들은 상기 인장 변형된 SiGe 부분에 전자 전도형 장치들을 포함하고, 상기 복수의 장치들은 상기 압축 변형된 SiGe 부분내에 홀 전도형 장치들을 포함하는 것인 계층 구조.
  53. 제 52 항에 있어서, 상기 복수의 전자 전도형 장치들 중 적어도 한 개는 NMOS 장치이고 상기 복수의 홀 전도형 장치 중 적어도 한 개는 PMOS 장치인 것인 계층 구조.
  54. 제 52 항에 있어서, 상기 복수의 전자 전도형 장치들 중 적어도 한 개는 N-MODFET 장치인 계층 구조.
  55. 제 52 항에 있어서, 상기 복수의 홀 전도형 장치들 중 적어도 한 개는 P-MODFET 장치인 계층 구조.
  56. 제 52 항에 있어서, 상기 복수의 전자 전도형 장치들과 상기 복수의 홀 전도형 장치들은 약 250°K 와 70°K 사이의 장치 동작에 최적화된 장치 설계를 가지는 것인 계층 구조.
  57. 제 52 항에 있어서, 상기 변형된 결정층은 적어도 한 개의 바이폴라 장치를 호스팅하는 것인 계층 구조.
  58. 제 52 항에 있어서, 상기 변형된 결정층은 적어도 한 개의 디지털 회로를 호스팅하는 것인 계층 구조.
  59. 제 52 항에 있어서, 상기 변형된 결정층은 적어도 한 개의 아날로그 회로를 호스팅하는 것인 계층 구조.
  60. 제 27 항에 있어서, 상기 인장 변형된 SiGe층은 적어도 한 개의 광학 장치를 더 호스팅하는 것인 계층 구조.
  61. 제 27 항에 있어서, 상기 압축 변형된 SiGe층은 적어도 한 개의 광학 장치를 더 호스팅하는 것인 계층 구조.
  62. 제 61 항에 있어서, 상기 적어도 한 개의 광학 장치는 광검출기(photodetector)인 것인 계층 구조.
  63. 제 27 항에 있어서, 적어도 한 개의 결정 화합물 반도체 층이 상기 변형된 결정층의 최상부에 에피택셜하게 결합되는 계층 구조.
  64. 제 63 항에 있어서, 상기 적어도 한 개의 결정 화합물 반도체 층은 적어도 한 개의 광학 장치를 호스팅하는 것인 계층 구조.
  65. 제 64 항에 있어서, 상기 적어도 한 개의 광학 장치는 적어도 한 개의 광검출기를 포함하는 것인 계층 구조.
  66. 제 64 항에 있어서, 상기 적어도 한 개의 광학 장치는 적어도 한 개의 레이저를 포함하는 것인 계층 구조.
  67. 인장 변형된 SiGe 층 부분과 압축 변형된 SiGe 층 부분을 가지는 변형된 결정층을 형성하는 방법으로서,
    SiGe 완화 버퍼층 위에 상기 변형된 결졍층을 에피택셜하게 결합하는 단계를 포함하고,
    상기 인장 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 낮은 Ge 농도를 가지며 상기 압축 변형된 SiGe는 상기 SiGe 완화 버퍼의 Ge 농도보다 높은 Ge 농도를 가지는 것인
    변형된 결정층 형성 방법.
  68. 제 67 항에 있어서, 상기 인장 변형된 SiGe 층을 에피택셜하게 결합하는 단계에서 약 15%에 이르는 Ge 농도가 상기 인장 변형된 SiGe 층에 대하여 선택되는 변형된 결정층 형성 방법.
  69. 제 67 항에 있어서, 상기 압축 변형된 SiGe 층을 에피택셜하게 결합하는 단계에서 약 70%에 이르는 Si 농도가 상기 압축 변형된 SiGe 층에 대하여 선택되는 변형된 결정층 형성 방법.
  70. 제 68 항에 있어서, 상기 인장 변형된 SiGe 층을 에피택셜하게 결합하는 단계에서 본질적으로 0%인 Ge 농도가 상기 인장 변형된 SiGe 층에 대하여 선택되는 변형된 결정층 형성 방법.
  71. 제 69 항에 있어서, 상기 압축 변형된 SiGe 층을 에피택셜하게 결합하는 단계에서 본질적으로 0%인 Si 농도가 상기 압축 변형된 SiGe 층에 대하여 선택되는 변형된 결정층 형성 방법.
  72. 제 67 항에 있어서, 상기 인장 변형된 SiGe 층을 에피택셜하게 결합하는 단계에서 약 1%에 이르는 C 농도가 상기 인장 변형된 SiGe 층에 대하여 선택되는 변형된 결정층 형성 방법.
  73. 제 67 항에 있어서, 상기 압축 변형된 SiGe 층을 에피택셜하게 결합하는 단계에서 약 1%에 이르는 C 농도가 상기 압축 변형된 SiGe 층에 대하여 선택되는 변형된 결정층 형성 방법.
  74. 제 67 항에 있어서, 상기 압축 변형된 SiGe 층을 에피택셜하게 결합하는 단계는 상기 압축 변형된 SiGe 층에서 Ge 농도를 등급화(grading)하는 프로세스를 더 포함하는 것인 변형된 결정층 형성 방법.
  75. 제 67 항에 있어서, 상기 변형된 결정층은 약 0.1nm와 100nm 사이의 두께가 되도록 선택되는 것인 변형된 결정층 형성 방법.
  76. 제 75 항에 있어서, 상기 변형된 결정층은 약 0.5nm와 50nm 사이의 두께가 되도록 선택되는 것인 변형된 결정층 형성 방법.
  77. 제 67 항에 있어서, 상기 에피택셜하게 결합하는 단계는:
    상기 SiGe 완화 버퍼층 위에 상기 인장 변형된 SiGe 층을 에피택셜하게 성장시키는 단계;
    상기 압축 변형된 SiGe 층에 의해 점유될 상기 SiGe 완화 버퍼층의 부분 위에서 상기 인장 변형된 SiGe를 제거하는 단계로서, 상기 인장 변형된 SiGe 층에 적어도 한 개의 개구를 형성하는, 제거 단계;
    상기 적어도 한 개의 개구에 상기 압축 변형된 SiGe 층을 에피택셜하게 성장시키는 단계
    를 더 포함하는 변형된 결정층 형성 방법.
  78. 제 77 항에 있어서,
    25%에 이르는 Ge 농도로 제 1 SiGe 시드층을 에피택셜하게 침착하는 단계를 더 포함하고,
    이 단계는 상기 압축 변형된 SiGe를 에피택셜하게 성장시키는 단계 전에 실행되는 것인 변형된 결정층 형성 방법.
  79. 제 78 항에 있어서, 상기 제 1 SiGe 시드층은 약 1%에 이르는 C 농도를 갖도록 선택되는 것인 변형된 결정층 형성 방법.
  80. 제 78 항에 있어서, 상기 제 1 SiGe 시드층은 약 0.3nm와 3nm 사이의 두께를 갖도록 선택되는 것인 변형된 결정층 형성 방법.
  81. 제 77 항에 있어서,
    절연 유전 스트립(isolation dielectric strip)을 구성하는 단계로서, 상기 스트립은 상기 인장 변형된 SiGe 의 측벽 표면을 덮으며, 상기 측벽 표면은 상기 인장 변형된 SiGe를 제거하는 단계 동안에 노출되고, 이에 의해 상기 절연 유전 스트립이 상기 인장 변형된 SiGe 부분과 상기 압축 변형된 SiGe 부분을 분리하는 절연 트렌치가 되는 것인 변형된 결정층 형성 방법.
  82. 제 67 항에 있어서, 상기 에피택셜하게 결합하는 단계는:
    상기 SiGe 완화 버퍼 위에 상기 압축 변형된 SiGe 층을 에피택셜하게 성장시키는 단계;
    상기 인장 변형된 SiGe 층에 의해 점유될 상기 SiGe 완화 버퍼층의 부분 위에서 상기 압축 변형된 SiGe 를 제거하는 단계로서, 상기 압축 변형된 SiGe 층에서 적어도 한 개의 개구를 형성하는, 제거 단계; 및
    상기 적어도 한 개의 개구에서 상기 인장 변형된 SiGe 층을 에피택셜하게 성장시키는 단계
    를 더 포함하는 변형된 결정층 형성 방법.
  83. 제 82 항에 있어서,
    25%에 이르는 Ge 농도를 가진 제 2 SiGe 시드층을 에피택셜하게 침착시키는 단계를 더 포함하고,
    이 단계는 상기 압축 변형된 SiGe를 에피택셜하게 성장시키는 단계 전에 실행되는 것인 변형된 결정층 형성 방법.
  84. 제 83 항에 있어서, 상기 제 2 SiGe 시드층은 약 1%에 이르는 C 농도를 갖도록 선택되는 것인 변형된 결정층 형성 방법.
  85. 제 83 항에 있어서, 상기 제 2 SiGe 시드층은 약 0.3nm와 3nm 사이의 두께를 갖도록 선택되는 것인 변형된 결정층 형성 방법.
  86. 제 82 항에 있어서,
    절연 유전 스트립을 구성하는 단계를 더 포함하며, 상기 스트립은 상기 압축 변형된 SiGe 의 측벽 표면을 덮으며, 상기 측벽 표면은 상기 압축 변형된 SiGe를 제거하는 단계 동안에 노출되고, 이에 의해 상기 절연 유전 스트립이 상기 압축 변형된 SiGe 부분과 상기 인장 변형된 SiGe 부분을 분리하는 절연 트렌치가 되는 것인 변형된 결정층 형성 방법.
  87. 제 67 항에 있어서, 상기 SiGe 완화 버퍼층을 제조하는 단계를 더 포함하는 변형된 결정층 형성 방법.
  88. 제 87 항에 있어서, 상기 SiGe 완화 버퍼층을 제조하는 단계는:
    Si 기판 위에 지지 구조를 에피택셜하게 침착하는 단계; 및
    상기 지지구조 위에 상기 SiGe 완화 버퍼의 제 1 부분을 에피택셜하게 성장시키는 단계
    를 더 포함하는 변형된 결정층 형성 방법.
  89. 제 88 항에 있어서, 상기 SiGe 완화 버퍼층을 제조하는 단계는 상기 SiGe 완화 버퍼의 상기 제 1 부분을 표면 거칠기가 약 0.5nm RMS 미만으로 평활화하는 단계를 더 포함하는 것인 변형된 결정층 형성 방법.
  90. 제 89 항에 있어서, 상기 SiGe 완화 버퍼의 상기 제 1 부분을 평활화 하는 단계는 가스 클러스터 이온 빔 프로세싱(Gas Cluster Ion Beam Processing)을 사용함으로서 실행되는 것인 변형된 결정층 형성 방법.
  91. 제 89 항에 있어서, 상기 SiGe 완화 버퍼층을 제조하는 단계는 상기 SiGe 완화 버퍼층으로서 상기 SiGe 완화 버퍼의 상기 제 1 평활부분을 사용하는 단계를 포함하는 것인 변형된 결정층 형성 방법.
  92. 제 89 항에 있어서, 상기 SiGe 완화 버퍼층을 제조하는 단계는:
    상기 SiGe 완화 버퍼의 상기 제 1 평활 부분 위에 얇은 Si 층을 에피택셜하게 침착하는 단계;
    상기 얇은 Si 층 위에 상기 SiGe 완화 버퍼의 제 2 부분을 에피택셜하게 침착하는 단계
    를 더 포함하는 변형된 결정층 형성 방법.
  93. 제 92 항에 있어서, 상기 얇은 Si 층은 약 1nm 와 15nm 사이의 두께를 갖도록 선택되는 것인 변형된 결정층 형성 방법.
  94. 제 92 항에 있어서, 상기 SiGe 완화 버퍼의 제 2 부분은 약 0.25nm 와 100nm 사이의 두께를 갖도록 선택되는 것인 변형된 결정층 형성 방법.
  95. 제 94 항에 있어서, 상기 SiGe 완화 버퍼의 제 2 부분은 약 5nm 와 60nm 사이의 두께를 갖도록 선택되는 것인 변형된 결정층 형성 방법.
  96. 제 92 항에 있어서, 상기 SiGe 완화 버퍼층을 제조하는 단계는:
    새로운 기판 위로 상기 SiGe 완화 버퍼의 상기 제 2 부분을 결합하는 단계;
    상기 SiGe 완화 버퍼의 제 2 부분과 상기 얇은 Si 층의 층 전달(layer transfer)을 수행하는 단계;
    에칭 스톱(etch stop)으로서 상기 얇은 Si 층을 이용하여, 제 1 선택 에칭으로 상기 SiGe 완화 버퍼의 상기 제1 부분의 잔여물을 에칭하는 단계; 및
    에칭 스톱(etch stop)으로서 상기 SiGe 완화 버퍼의 상기 제 2 부분을 이용하여, 제 2 선택 에칭으로 상기 얇은 Si 층을 에칭하는 단계로서, 그에 의해 상기 SiGe 완화 버퍼의 상기 제 2 부분을 노출시키고 상기 SiGe 완화 버퍼층으로서 상기 SiGe 완화 버퍼의 상기 제 2 부분을 사용하는 에칭 단계
    를 더 포함하는 변형된 결정층 형성 방법.
  97. 제 96 항에 있어서, 상기 결합 단계에서, 상기 새로운 기판은 Si 기판이 되도록 선택되는 것인 변형된 결정층 형성 방법.
  98. 제 92 항에 있어서, 상기 SiGe 완화 버퍼층을 제조하는 단계는:
    상기 SiGe 완화 버퍼의 상기 제 2 부분을 새로운 기판에 고정하는 단계로서, 절연 분할 층이 상기 SiGe 완화 버퍼의 상기 제 2 부분과 상기 새로운 기판 사이에 삽입되는, 고정 단계;
    상기 SiGe 완화 버퍼의 상기 제 2 부분과 상기 얇은 Si 층의 층 전달을 실행하는 단계;
    에칭 스톱으로서 상기 얇은 Si 층을 이용하여, 제 1 선택적 에칭으로 상기 SiGe 완화 버퍼의 상기 제 1 부분의 잔여물을 에칭하는 단계;
    에칭 스톱으로서 상기 SiGe 완화 버퍼의 상기 제2 부분을 이용하여, 제 2 선택적 에칭으로 상기 얇은 Si 층을 에칭하는 단계로서, 그에 의해 상기 SiGe 완화 버퍼의 상기 제 2 부분을 노출하고 상기 SiGe 완화 버퍼층으로서 상기 SiGe 완화 버퍼의 상기 제 2 부분을 사용하는 상기 얇은 Si 층의 에칭 단계
    를 더 포함하는 변형된 결정층 형성 방법.
  99. 제 98 항에 있어서, 상기 고정 단계에서, 상기 새로운 기판은 Si 기판이 되도록 선택되는 변형된 결정층 형성 방법.
  100. 제 98 항에 있어서, 상기 절연 분할 층내의 절연 물질은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 리튬-니오베이트(lithium-niobate), 저 유전상수(low-k) 물질, 및 고 유전상수(high-k) 물질, 및 이러한 물질들의 조합들로 구성되는 그룹으로부터 선택되는 것인 변형된 결정층 형성 방법.
  101. 제 98 항에 있어서, 상기 고정 단계는 상기 절연 분할 층에 적어도 한 개의 도전 평면을 둘러싸는 단계를 더 포함하는 변형된 결정층 형성 방법.
  102. 제 101 항에 있어서, 상기 적어도 한 개의 도전 평면을 패터닝하는 단계를 더 포함하는 변형된 결정층 형성 방법.
  103. 제 101 항에 있어서, 적어도 한 개의 비아에 의해 상기 절연 분할 층에서 상기 적어도 한 개의 도전 평면을 연결하는 단계를 더 포함하는 변형된 결정층 형성 방법.
  104. 제 98 항에 있어서, 상기 고정 단계는:
    상기 SiGe 완화 버퍼의 상기 제 2 부분상으로 약 0.3nm 와 1.5nm 사이 두께의 제 2 결정 SiO2 층을 에피택셜하게 성장시키는 단계; 및
    상기 제 2 결정 SiO2 층 위에 제 1 절연층을 침착하는 단계로서, 상기 삽입된 절연 분할 층은 상기 제 2 결정 SiO2층과 상기 제 1 절연층을 포함하는, 침착 단계
    를 더 포함하는 것인 변형된 결정층 형성 방법.
  105. 두 개의 상보적 영역들 - 즉, 본질적으로 인장 변형된 SiGe 층으로 구성된 제 1 영역과, 본질적으로 압축 변형된 SiGe 층으로 구성된 제 2 영역 - 로 분할되는 변형된 결정층을 형성하는 방법으로서,
    상기 인장 변형된 SiGe 층을 제조하는 단계;
    상기 압축 변형된 SiGe 층을 제조하는 단계로서, 상기 압축 변형된 SiGe 층은 상기 인장 변형된 SiGe 층과 본질적으로 동일한 두께를 가지는, 상기 압축 변형된 SiGe 층 제조 단계;
    상기 제 2 영역에 대응하는 장소들에서 상기 인장 변형된 SiGe를 제거하는 단계;
    상기 제 1 영역에 대응하는 장소들에서 상기 압축 변형된 SiGe 층을 제거하는 단계;
    상기 제 1 및 제 2 기판들에 상기 SiGe 층을 결합하고, 상기 제 1 및 제 2 상보적 영역들을 인터록킹(interlocking)하기 위해 상기 층들을 배향하는 단계로서, 그에 의해 상기 인장 변형된 SiGe 층과 상기 압축 변형된 SiGe 층은 두 개의 상보적 영역들로 분할된 상기 변형된 결정 층을 형성하는, 결합 및 배향 단계; 및
    상기 변형된 결정층을 덮는 물질의 과잉분을 제거하는 단계로서, 상기 물질의 과잉분은 상기 결합 단계로 인해 발생하는 것인, 과잉분 제거 단계
    를 포함하는 변형된 결정층 형성 방법.
  106. 제 105 항에 있어서,
    상기 결합 단계 전에 상기 변형된 결정층의 측벽 표면 상으로 절연 유전 스트립(isolation dielectric strip)을 구성하는 단계로서, 상기 측벽 표면은 상기 인장 변형된 SiGe를 제거하는 단계 후에 노출되고, 그에 의해 상기 절연 유전 스트립이 상기 결합 단계에서의 배열을 용이하게 하며, 상기 인장 변형된 SiGe 부분으로부터 상기 압축 변형된 SiGe 부분을 분리하는 절연 트렌치가 되는 것인, 절연 유전 스트립 구성 단계를 더 포함하는 변형된 결정층 형성 방법.
  107. 적어도 한 개의 칩으로서, 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 변형된 결정 층을 포함하고, 상기 압축 변형된 SiGe는 상기 인장 변형된 SiGe 보다 높은 Ge 농도를 가지는, 상기 적어도 한 개의 칩;
    상기 변형된 결정층에서의 복수의 장치들로서, 상기 인장 변형된 SiGe 부분에서 전자 전도형 장치들을 포함하고, 상기 압축 변형된 SiGe 부분에서 홀 전도형 장치들을 포함하는, 복수의 장치들
    을 포함하는, 고성능 프로세서.
  108. 제 107 항에 있어서, 상기 프로세서는 디지털 프로세서인 것인 고성능 프로세서.
  109. 제 107 항에 있어서, 상기 프로세서는 적어도 한 개의 아날로그 회로를 포함하는 것인 고성능 프로세서.
  110. 적어도 한 개의 칩을 사용하는 단계로서, 상기 적어도 한 개의 칩은 인장 변형된 SiGe 부분과 압축 변형된 SiGe 부분을 가지는 변형된 결정 층을 포함하고, 복수의 장치들이 상기 변형된 결정 층에 호스팅되고 상기 복수의 장치들은 상기 인장 변형된 SiGe 부분에서 전자 전도형 장치들을 포함하고 상기 압축 변형된 SiGe 부분에서 홀 전도형 장치들을 포함하는, 사용 단계
    를 포함하는 고성능 프로세서 제조 방법.
  111. 제 110 항에 있어서, 상기 전자 전도형 장치들과 상기 홀 전도형 장치들에 대하여 약 250°K 와 70°K 사이의 장치 동작에 최적화된 장치 설계를 사용하는 단계를 더 포함하는 고성능 프로세서 제조 방법.
  112. 제 110 항에 있어서, 상기 프로세서의 설계에 따라 상기 전자 전도형 장치들과 상기 홀 전도형 장치들을 배선하는 단계를 더 포함하는 고성능 프로세서 제조 방법.
  113. 제 110 항에 있어서, 상기 전자 전도형 장치는 NMOS 장치들을 포함하고, 상기 홀 전도형 장치는 PMOS 장치들을 포함하는 것인 고성능 프로세서 제조 방법.
  114. 제 113 항에 있어서, NMOS 장치를 프로세싱하는 단계는 상기 인장 변형된 SiGe 상에 제 1 결정 절연 층을 에피택셜하게 성장시키는 단계를 포함하고, 상기 NMOS 장치들의 게이트 절연체들은 상기 제 1 결정 절연층을 포함하는 것인 고성능 프로세서 제조 방법.
  115. 제 113 항에 있어서, PMOS 장치를 프로세싱하는 단계는 상기 압축 변형된 SiGe 상에 제 1 결정 절연층을 에피택셜하게 성장시키는 단계를 더 포함하고, 상기 PMOS 장치들의 게이트 절연체들은 상기 제 1 결정 절연 층을 포함하는 것인 고성능 프로세서 제조 방법.
  116. 제 110 항에 있어서, 상기 전자 전도형 장치들은 N-MODFET 장치들을 포함하는 것인 고성능 프로세서 제조 방법.
  117. 제 110 항에 있어서, 상기 홀 전도형 장치들은 P-MODFET 장치들을 포함하는 것인 고성능 프로세서 제조 방법.
  118. 제 110 항에 있어서, 상기 적어도 한 개의 칩에 적어도 한 개의 광학 장치를 결합하는 단계를 더 포함하는 고성능 프로세서 제조 방법.
  119. 제 118 항에 있어서, 상기 적어도 한 개의 광학 장치는 적어도 한 개의 광검출기를 포함하는 것인 고성능 프로세서 제조 방법.
  120. 제 118 항에 있어서, 상기 적어도 한 개의 광학 장치는 적어도 한 개의 레이저를 포함하는 것인 고성능 프로세서 제조 방법.
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