TWI284980B - Dual strain-state SiGe layers for microelectronics - Google Patents

Dual strain-state SiGe layers for microelectronics Download PDF

Info

Publication number
TWI284980B
TWI284980B TW093105687A TW93105687A TWI284980B TW I284980 B TWI284980 B TW I284980B TW 093105687 A TW093105687 A TW 093105687A TW 93105687 A TW93105687 A TW 93105687A TW I284980 B TWI284980 B TW I284980B
Authority
TW
Taiwan
Prior art keywords
layer
strain
strained
buffer layer
concentration
Prior art date
Application number
TW093105687A
Other languages
English (en)
Other versions
TW200501409A (en
Inventor
Jack Oon Chu
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200501409A publication Critical patent/TW200501409A/zh
Application granted granted Critical
Publication of TWI284980B publication Critical patent/TWI284980B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

1284980 五、發明說明（1) 【發明所屬之技術領域4 # «I t發明係關於在微電子領域中的應變晶質H « 特別地，本發明私谁1 μ 、戈日日質+導體層。 域的組合，係且有裎」目同’層中拉伸與壓縮應變矽鍺區 本發明同樣：關=的電子與電洞兩者的載子遷移率。 」银保關於可縮放（scalabl ) 卞 這些應變層，Α # β φ ^ )、邑緣/刀配層頂部上的 導致高速盘低生電容與熱化而言是最佳化的，而 這些層ΐϋ:裝置操作。。本發明進-步教導寄存在· 此些裝置起^用的二係了從4 〇 〇 Κ到5。 κ操作，並且教導與 鍺層與於其中的裝^ =法本發明亦關於製造此些應變矽 先前技術】 的積體電路包括在半導體中的許多梦w & 裝置係為提高性能並且增^裝置。較小的 尺寸的綸/丨κ 曰刀」罪度的關鍵。不過，者驻番 丨下j 、，技術會變得更複雜，而且為了唯拄 7 :下-個世代的裝置所期望的性能提升，個世代 微電子的主材ΓΓ=程ΐ進展的半導體是為 為基礎的材料。就微電子而4，i 一以；；的… 料係為矽，（SiGe)合金。 為基礎的重要材 在深：指標的其中之-為載子遷移率。 為製造用原的好 為，稍微調整裝置作 、—的半導體。習知或近來加以研究’拉伸或壓 Μ 4IBM04016TW.ptd 第7頁 1284980 五、發明說明（2) 縮應變的半導體具有令人感興趣的载子特性。嵌入於藉由 超南真空化學氣相沈積所成長之梦/梦錯異質纟士樵的夕 ^ ^ , ^ , (bulk Si Ποοη)Λ；ΓΛ # f生’亦即載子遷移率。尤其是，相較於主體石夕的Ν型金氧 半導體遷移率，在應變矽通道Ν型金氡半導體（NM〇s)中得 到9 0- 9 5%的電子遷移率改善。（NM〇s代表N-通道金氧半 導體電晶體，其係為具有矽場效電晶體（FET)歷史涵意 的名稱。PM0S代表p—通道金氧半導體電晶體）。 θ鍺擁有具吸引力的電洞載子特性。此乃因為矽鍺合金 =電洞傳導型裴置的有利材料。矽與鍺以及同樣地 善縮應良的話，則使得電洞傳輸（主要為電洞遷移率）改 上，大家均想要擁有的積體電路為 L ί =金Λ半導體、—調播場效電晶體（二 = f好4P型-調摻場效電晶體（PM0DFET)，寄存於壓縮
型金氧半導體鱼Pi # 表型-調摻場效電晶體。（P 置）。使—hi，场效電晶體代表對應的P型裝 裝置的關鍵部分寄語’其係意味、著 言，金氧半導體裝晉的=载子特性敏感’例如，舉例而 某些材料或層中。 係存在於、包含於、安置於 最大困難乃在產生足夠高的結晶特性的拉伸應變石夕或 1284980
五、發明說明（3) 矽鍺以及壓縮應變矽鍺或鍺之材料，亦即實際上沒有錯位 與其他缺陷，其可滿足微電子應用的超高要求。如此的晶 質材料品質通常稱為微電子品質。就缺陷而言，微電子品 ，意味著低於大約1〇5/cm的密度。就製造拉伸或壓縮應變 微電子品質的石夕鍺層本身係非常地困難，但使其一起並排 在相同的晶質層中，準備寄存個別的裝置，甚2增加更 的複雜性。 曰 假如得到薄層形式且具有高載子遷移率品質夠好的材 :姓下層基板可能會由於裝置製造或整合，進入品質= a板ί:i ΐ ΐ:陷源。另外重要的潛在關切部分為半導 基板與表面上主動裝置的相互影響。下層半 = 可能會限制超優應變裝置層可：： 操：於藉由一絕緣層與半導基板 2曰中此技術一般稱為S0I技術（soi代表絕 石夕）。產生SOI (絕緣層上）材料 _上 t 量將非f高劑量的氧離子植入於半導 層以：ίίΐΐί*氧則會在t導體表面下形成氧化 而，SIM0X製程具有其自身的門顳，你/ 1千导層。然 移率應變層。〃自身的問4 ’使其不適合製造高遷 【發明内容】 根據上述目的，太恭0日^ + ^明描述一種具有拉伸應轡 分與壓縮應變矽鍺部分之a皙# Μ I 7狃彳甲應I矽鍺邛 刀之曰日質層的糸統與方法。晶質層的
1284980 五、發明說明（4) 兩個部分可磊晶地成長或結 上。在這兩部分的應變係輳 具有一錄濃度，其小於矽缚 晶地成長壓縮應變梦錯係具 緩衝層之錯濃度。結果，壓 拉伸應變石夕鍺。本發明進一 步驟；如何使用在支撐結構 轉移至另一基板，或至具有 層間之另一基板。 合在一矽鍺鬆弛緩衝層的頂部 由蠢晶地成長拉伸應變矽鍺係 鬆弛緩衝層之鍺濃度，以及磊 有一鍺濃度，其高於石夕錄鬆弛 縮應變矽鍺的鍺濃度總是高於 步說明製造矽鍺鬆弛緩衝層的 頂部上的鬆弛緩衝層；進行層 絕緣層在基板與矽鍺鬆弛緩衝 有種種專利與出版品關於此主題。它們涵蓋了 一些應 變層半導體的方面，以及一些層轉移的方面，以及在絕緣 體上產生應變層的元件。但是均並沒有教導本發明。 例如’ Β· Α· EK等人的美國專利第5, 461，243號，名稱 為丨丨 Substrate for Tens i 1 e 1 y Strained Semiconductor”，其教導以成長於其頂部的另一層之一層 的應變，以及滑置底部非常薄石夕層於二氧化石夕層上。但是 此專利並沒有教導本發明。 J· Chu以及K. Ismail的美國專利第5，906，951號，名 稱為、、Strained Si/SiGe layers on Insulator” 於此作 為參考，其係具有多種層沈積，以產生兩堆疊的非平面應 變通道。不過，再一次地，此專利並沒有教導本發明。 D. Canaper i等人於西元2 0 0 0年9月29日提出申請的美 國專利申請第0 9/ 6 75 84 0號（IBM登錄號： YOR920 0 0 0 345US1) ； vv Preparation of Strained
4IBM04016TW.ptd 第10頁 1284980 五、發明說明（5)
Si/SiGe on Insulator by Hydrogen Induced Layer Transfer Technique〃於此作為參考，其係教導應變層沈 積與氫誘發層轉移（智慧切割（SmartCut ))，但是它並沒 有教導本發明。 漸變式石夕錯層的形成可如LeGoue s等人所提出之美國 專利第5，659，18 7號的說明進行，其名稱為、、Low Defect Density/arbitrary Lattice Constant Heteroepi taxial Layers〃 ，其係於此最為參考。 拉伸應變矽鍺層的製造係教導在西元2 0 0 2年2月11曰 J. Chu等人所提出的美國專利申請第1 〇/〇735 62號（IBM登 錄號· YOR920010573US1) ’ 其名稱為、、strai n e d S i based layer made by UHV-CVD, and Devices Therein”，於此作為參考，但是此申請案並沒有教導本發 明。 以下的專利與申請案作為對半導體應變層的形成與層 轉移兩者的參考。西元2 0 0 0年9月29日0^.〇3113?61^等人 所提出申請，序號09/675841( IBM登錄號： YOR920 0 0 0 683US1)的美國專利申請、、a Method of Wafer
Smoothing for Bonding Using Chemo-Mechanica 1 Polishing (CMP)〃於此作為參考，其說明表面研磨，以 減少準備晶圓結合時的表面粗糙度。藉由氣體群離子束 (G C I B)製程之原子層蝕刻與平滑化材料表面，其係為 Epion Corporation的專利技術於此作為參考，其進一步 提供一種用來得到向下到小於1 〇nm超薄厚度之完整晶圓均
4IBM04016TW.ptd
第11頁 1284980 五、發明說明（6) 、 勻性，以及向下到小於0 · 5 nm之表面粗糖度的改良方法。 於此作為參考之西元20 0 0年10月19日J· 〇· Chu等人提出美 國專利申請第0 9/ 6 92 6 0 6號（IBM登錄號： YOR9 2 0 0 0 0 344US1) VN Layer Transfer of Low Defect
SiGe Using an Etch-back Process’ ，其係說明產生鬆 弛矽鍺層，並且對層轉移使用回蝕製程的方法。於此作為 參考之J· Chu等人的美國專利第5, 9 63, 8 1 7號，名稱為 NNBulk and Strained Silicon on Insulator Using
Local Selective Oxidation〃 ，其教導在層轉移製程 中，使用局部選擇性氧化。 本發明的一典型具體實施例起始於一標準矽基板或晶 圓。在一些情形中，此矽基板可具有已經進行於其上的預 備步驟’以促成在層沈積步驟以後所進行的層轉移製程。 此預備步驟可例如是與所謂ELTRAN (磊晶層轉移，Can〇n Κ· Κ·之註冊商標）製程有關的多孔層的產生。接著，步進 漸變式（step-graded)的矽鍺層係磊晶地沈積，接藉 矽鍺鬆弛缓衝層的第一部份而於牛、隹&辦盛了5加石 ^ ^ 丨物而於步進漸變層頂部磊晶。步 進漸變層，或者在選替的且辦眘 C甘07具體實鈀例中的線性漸變 層，係支撐最後做為鬆弛輪沾s ~私犯後衡的層。於是，製造 緩衝層所需要的任何層，脾蘊^ ^ ^ ^ ^ M J !將稱為支撐結構。這些製造步驟 1日日。垃鍫筮啤寻扪曱5月第1 0 /0 73 5 6 2號中予以詳細 說明。接者，第一石夕缺禺目丨丨社m ,· ^ r ΓΜΡΧ 鍺曰則使用化學機械一研磨 (CMP) ’離子研磨來研磨。裔辦被紅 .. 面粗糙度（RMS< 〇 5nm)的，' 離子束（GCIB)至表 )的私度，適合微電子應用。矽鍺
1284980 五、發明說明（7) 層的研磨係詳細說明於D· Can ape ri等人的美國專利申請第 0 9 / 6 7 5 8 4 1號。在以下的步驟中’非常薄的發層係爲晶成 長於石夕錯層的平滑表面’隨後接著使矽鍺鬆弛緩衝層的第 二部份磊晶，應變裝置層可成長於其上。 在此時點’進行層轉移步驟。轉移層到一第二基板， 一般習知為矽。將裝置層置於新基板的原因與優點係呈現 於本發明人的美國專利申請第1 0/0 73 5 62號/有多種技術 可執行層轉移。較佳的製程稱為智慧切割（SmartCut) (SmartCut是 SOI TEC Corporation的註冊商標），其係說 =於D. Canaperi等人的美國專利申請第〇 9/ 6 7584〇號。在 一較佳具體實施例中，絕緣分配層係插入於 =的層”。…tCut製程中，切割係僅僅；；； i豆下ί P 2’石夕鍺鬆弛緩衝層的第二部份、薄石夕層以 ’、 々、石夕鍺鬆弛緩衝層的第一部份係被韓銘。士 ％ 在表面上，而ΪΙΪΓ 緩衝層的第一部份現在係 衝層的第二部份二”：面，而且原先頂部的矽鍺鬆弛緩 的具體實施例；則ίϊ!’接觸絕緣分配層，或者在選替 的變化中，薄pm身ϊ觸新基板。在較佳具體實施例 •。此晶質第二:ίI一氧化石夕層可能成長於鬆弛緩衝層 性促進結合製程 矽層於層轉移期間，提高良好黏著 來敍騰，ί庫：：的第一石夕鍺層係以第一選擇性钱刻 刻劑其溶解矽鍺：’矽層作為一蝕刻終止層。合適的蝕 H (HA):醋酸、^童卩^於純矽，例如氫氟酸（HF):過氧化 虱氧化錢（ΝΜΗ):過氧化氫（HA):错
4IBM04016TW.ptd 第13頁 1284980 五、發明說明（8) 或風氧化知·過氧化氫（Η 2〇2):水的1 : 2 : 3溶液。假如在轉移 後’剩下的第一矽鍺層相當厚的話，在選擇性蝕刻步驟之 前，可進行碾磨（grinding)或蝕刻步驟。選替地，可應用 低溫氧化（< 7 0 0°C )，譬如高壓氧化（η IP 0 X)，以選擇 性地氧化此矽鍺層，隨後並且使用Β0Ε與DHF的標準二氧化 矽蝕刻來移除。接著，以第二選擇性蝕刻來蝕刻去除薄石夕 層，係使用矽鍺鬆弛緩衝層的第二部份作為一蝕刻終止 層。合適的银刻劑係溶解石夕但卻停止於石夕鍺，例如是 EPPW、Κ0Η或ΤΜΑΗ溶液。在蝕刻去除薄矽層後，則暴露出 石夕錯鬆弛緩衝層的第二部份。此層現在作為沈積微電子重 要應變層於其上的層。 在一具體實施例中，一矽鍺層具有鍺濃度低於矽鍺鬆 弛緩衝層之錯》辰度’係羞晶地沈積於碎錯鬆弛緩衝層的整 個表面上。因為在此晶質層中，鍺濃度（可以為零）小於矽 鍺鬆弛緩衝層的鍺濃度，所以晶質層將拉伸地應變^比起 矽鍺鬆弛緩衝層的晶格常數，在整體（鬆弛狀態），較低的 鍺濃度使得晶質層具有較小的晶格常數。因為磊晶迫使這 兩晶格常數匹配，所以晶質微電子層將使其晶格常數拉伸 於該層平面上。此拉伸在該層平面上產生拉伸應變。接 著，此拉伸應變晶質矽鍺層位於該層需要一壓縮應變石夕鍺 層的部份’完全地被移除。如此的移除操作係為習知，例 如藉由以光阻來遮蔽以及使用反應性離子蝕刻（R丨jg)。 最後’一壓縮應變石夕錯層係蠢晶地沈積於該層無遮罩的部 份’即再次沉積於再度暴露的矽鍺鬆弛緩衝層上。因為在
Ϊ284980 五、發明說明（9) 此第二晶質層中的鍺濃度超過發 ^____ 所以晶質層將壓縮地應變。比起^餐巧緩衝層的錯遭戶 數，在整體（鬆弛狀態 >，較高的錄^ J 5 f衝層的ΐ ί常 有較大的晶格常數。因為磊晶迫使這兩個晶袼常^質層具 所以晶質微電子層將使其晶格常數於該層表面壓縮匹配， 縮帶給該層表面壓縮應變。在此第一悬晶步騍以後，此壓 僙好之晶質層係具有一拉伸應變矽鍺部份與一壓縮應^準 鍺部份，而且壓縮應變矽鍺具有比拉伸應變矽鍺為^石夕 濃度。在此具體實施例中，壓縮應變矽鍺層部分實^ ^鍺 了複數個島區域，周圍繞著拉伸應變石夕鍺晶質層。接—用 製程步驟，將用以建立高性能的^型裝置於拉伸的矽二^ 中以及Ρ-型裝置於壓縮的矽鍺層中。 曰 在選替的具體實施例中，這兩個晶質層沈積的順序會 反過來。首先，較高的鍺濃度的層會均勻地成長於矽鍺4 弛緩衝層上。接著將部份的此唐移除，而且在移除的部份 中，磊晶地成長低鍺濃度的矽鍺層、，產生拉伸應變晶質矽 鍺層。在此第二磊晶步驟以後，已準備好之晶質層係具有 一壓縮應變矽鍺部份與一拉伸應變矽鍺部份，而且壓缩應 變矽鍺具有比拉伸應變矽鍺為高的錯濃度、。在此，體實施 例中，拉伸應變矽鍺層部份實質地佔，了複數個區域， 周圍則繞著壓縮應變矽鍺晶質廣。接著的製程步驟’將用 以建立高性能的η-型裝置於拉伸的石夕錯層中以及Ρ型裝置 於壓縮的矽鍺層中。 無關於拉伸應變或者壓縮應變層何者先以毯的方式
4IBM040l6TW.ptd 第15頁 1284980 五、發明說明（ίο) 成長’在該些具體實施例中可能會有許多變化。 假如建立隔離溝渠分隔壓縮應變矽鍺部份與拉伸應變 石夕鍺部份，進一步的裝置製程則可能令人希望，而且它亦 有助於晶質層的再成長。在選擇性地沈積其他的晶質層 月’J ’該製程係為沿著其中之一應變晶質層的侧壁製造一隔 離介電帶或溝渠。 此外，當第二晶質層磊晶沈積入產生於第一晶質層中 的開口時’實際的晶質層成長則可能先成長不同組成之非 常薄的蟲晶矽鍺晶種層，然後是實際應變晶質層。 在層轉移至絕緣分配層上的具體實施例中，如一般所 知地’其導致一絕緣層上矽（s〇 D結構，相對於建立在 整體基板上的裝置，建立在應變層内的裝置與電路利用了 soi所有已知的優點。不過，同樣地會有一些習知的S0I技 術的缺點。此種缺點之其一係為所謂的裝置電性跳躍或者 浮體問題，其係起因於缺乏良好的共接地平面，如裝置製 造於整體上的基板。另一個缺點係為自熱效應（self — heating effect)及有關SG0][(矽鍺在絕緣體上）結構的 問題，導致不良的電路性能，其係因為相對於矽，矽鍺及 二氧化石夕材料的熱傳導性不佳。本發明在較佳具體實施例 中解決了此問題。在層轉移發生以前，傳導的接地平面或 者層可預先製造於絕緣分配層内。同樣地，於低溫操作， 其中的傳導層或部份可作為熱導體，以散熱或冷卻矽鍺層 或整個SGO I基板。包括在絕緣分配層中的此傳導層可能是 一毯覆層，或者予以圖案化，以在時間之前，符合稍彳^ $
1284980 五、發明說明（11) -------- 晶質應變層中所製造之裝置的需求。亦可能形成 面的此傳導層。在絕緣分配層内的此傳暮屉 、一平 準層，而延伸到絕緣分配層外。絕緣層内值 示 係為習知，其係幾乎見於目前所有電子晶片所需要之夕 佈線或金屬化的技術中。 夕層 如目前所描述的，應變晶質矽鍺層具有一設定的組成 (a set composition)。在一些具體實施例中，這並不合 專門地產生。尤其就鍺濃度必須較高的壓縮應變層而言曰， 鍺濃度在成長層的期間内可改變。最終層具有一非均^或 者漸變式的鍺濃度，一般係朝著表面而增加。此漸變有助 於相當高濃度鍺層的成長，其結果為高度壓縮。該技藝裝 置之狀態的關鍵操作，尤其是NM0S與PM0S裝置，其係^ ^ 在該表面的非常薄的層。結果，就實際影響裝置操作的是 在層表面上的應變，以及可容忍的鍺濃度的漸變。 在一些具體實施例中，大部分的微電子層，譬如應變 層或者晶種層，可能包含最高達大約1%的碳。如此濃度 的碳主要藉由降低缺陷密度，改善這些材料的品質。又 咼性能係有關於 _________ ^ π 於低操作。低溫意味著在約2 5 〇。 κ以下，向下到約7 〇。 Κ，其係已經低於液態氮的—大氣壓沸點。裝置性能 。置而言）t隨著溫度的任何降低而改善。不過， 付^室溫操作上的明顯改善，必須向下到至少25(Γ 二方，丄達到70。 Κ以下並非實際，而且即使在更低的溫另 度，右有的話，裝置性能並無太大的改善。為了得到在低
1284980 五、發明說明（12) 溫的最理想裝置性能，必須是為了低溫操作而設計好的裝 置。最佳用於低溫操作的此裝置設計，其係在先前技藝中 眾所皆知。本發明藉由結合操作於2 5 0° K至70° K範圍中的 裝置設計與SO I技術以及拉伸與壓縮應變裝置層兩者，乃 以最大性能的裝置與處理器為目的。 於是，本發明之目的乃在具有一高品質的晶質層，其 係具有一拉伸應變矽鍺部份與一壓縮應變矽鍺部份。 本發明之進一步目的乃在教導製造具有拉伸焉變矽鍺 部份與壓縮應變矽鍺部份之晶質層的方法。 本發明之進一步目的乃在具有製造於壓縮應變矽鍺與 拉伸應變矽鍺層的裝置。較佳地是，在拉伸應變矽鍺層的 是電子傳導型裝置以及在壓縮應變矽鍺層的是電洞傳導型 裝置。 本發明之仍另一目的乃在具有光學裝置係製造於壓縮 應變矽鍺層與拉伸應變矽鍺層。 本發明之進一步目的乃在具有進一步磊晶層，其係沈 積在具有拉伸應變矽鍺部份與壓縮應變矽鍺部份之晶質層 上，譬如薄晶質絕緣層，或者化合物半導體層，其中磊晶 化合物半導體在其光學裝置能力上係最佳化。 本發明的仍另一目的乃在具有數位電路係製造於壓縮 應變矽鍺與拉伸應變矽鍺層。 本發明的進一步目的乃在具有類比電路係製造於壓縮 應變矽鍺與拉伸應變矽鍺層。 本發明的進一步目的乃在具有混合類比電路係製造於
4IBM04016TW.ptd 第18頁 1284980 五、發明說明（13) 壓縮應變矽鍺與拉伸應變矽鍺層。 本發明的進一步目的乃在具有包含至少一晶片的高性 能處理器，在此晶片具有一晶質層，該層具有拉伸應變矽 鍺部份與壓縮應變矽鍺部份，供寄存根據該處理器之設計 而佈線的裝置。 【實施方式】 圖1顯示具有一拉伸應變矽鍺部份與壓縮應變矽鍺部 伤的晶質層之上視圖。圖1 A顯示一具體實施例1 〇，在此， 壓縮應變石夕鍺部伤11實質地佔有拉伸應變石夕錯部份1 2中的 複數個島區域。此結構基本上是製造方法的結果，在此， 均勻沈積的拉伸應變石夕鍺是打開開口，而且壓縮應變石夕錯 後則成長於開口中。圖1 B顯示一選替的較佳具體實施 1 5，在此拉伸應變矽鍺部份1 2實質佔有壓縮應變矽鍺部严 11中的複數個島區域。圖1B的結構基本上是製造方法 = 果，在此均勻沈積的壓縮應變矽鍺是打開開口，而拉伸^ 變矽鍺隨後則成長於開口中。壓縮應變矽鍺丨丨總是具^應 拉伸應變矽鍺1 2還高的鍺濃度。應變狀態的差$疋^有比 壓縮，如該兩部份係起因於鍺濃度的差異。軔=μ 伸或 會造成較大的鬆弛狀態晶格常數。 邱/辰度 應變晶質層的組成係由實際應用需要所決定， 一般熟悉該技藝者理解的。不過，此組成係由某此二係為 考量所約束。因為拉伸應變矽鍺部份丨2係供寄^二一般的 置，拉伸應變特別有利於電子傳輸，所以鍺型裝 取及則會相當
1284980 五、發明說明（14) 低，不超過1 5% 。太 + 層係為純矽層，复且:較佳具體實施例中，拉伸應變矽鍺 鍺11係供寄存電^裝實質為0%的鍺濃度。壓縮應變矽 社盅 两 I裝置’在此錯具有電傳特性之播赴 結果，壓縮應變發鍺層 =2性之優點。 具體實施例中，壓縮:有夕0的夕3 s。在一較佳 為0%的碎濃产。杈仙應1矽鍺層係為純鍺層，其具有實質 者，可能包含最應變與壓縮應變部份的任—者或兩 質。3最间達1%的C，其係主要用來改善材料品 圖2顯示疊層社錯^ 石夕錯部份盘壓縮摩;構6的截面圖，其係包含具有拉伸應變 變晶質層了圖式部份的應變晶質層，或者簡稱應 層社檨的η 挪Α、績C部份顯示包含應變晶質層之疊 本不同八體實施例。圖2臟示當製造中已經省略声 此]^ 實例。應變晶質層11與12會保留在矽基 ^ 而應變晶質層與矽鍺鬆弛緩衝層1 40則已經製 =。鬆弛一詞意味著材料或者層既不包含拉伸應變，也不 =含壓縮應變。矽鍺鬆弛緩衝層1 40之矽鍺組成具有其平 =狀態的晶格常數•一支撐結構13〇需要使晶格常數從矽 土板1 6 0 ( —般是石夕晶圓）變遷到矽鍺鬆弛緩衝層。支撐 結構本身1 30具有種種具體實施例，其係詳細說明於美國 專利申請案第1 0 / 0 7 3 5 6 2號於此作為參考。 圖2 B顯示當層轉移發生，而且應變晶質層1 1與1 2以及 石夕鍺鬆弛缓衝層1 40是在新基板1 65上的一具體實施例。基 板1 6 5—般是矽，但是一般熟悉該技藝者將會理解其他可 能的具體實施例，譬如化合物半導體基板。
4IBM04016TW.ptd
1284980 五、發明說明（15) 圖2C顯示當層轉移發生，而且應變晶質屑！ 7 。 曰i 1與1 2以及 矽鍺鬆弛緩衝層1 4 0再度在新基板1 6 5上的一且躺金 -、遐貫施例。 該圖式也顯示分隔Μ縮應變石夕錯部份11與拉伸應變
份1 2的隔離溝渠1 3。此一溝渠對進一步的裝置製程 _ J 想要的，其有助於晶質層的成長。隔離溝渠的而f疋 匕 ^ J何料一般是 氧化矽、氮化矽以及這些材料的組合與合成物。 在此較佳具體實施例中，矽鍺鬆弛緩衝； 絕緣分配層1 00頂部，其係依次配置於基板1 且、、 U ci J貝否〇 古志士 ΧΊ 一般熟悉該技藝者所將理解的，絕緣分配層 , 9上u u的細占抱 決於應變晶質層的實際應用需求。在絕緣分配芦、，珉取 絕緣材料可選擇用於此層丨00，譬如氧化矽、氮0化中石’、種種 化鋁、鈮酸鋰、'低介電常數（i〇w-k：r材料、' t η氧 料、以及這些材料的組合，譬如氮氧化碎。在— = 實施例中，絕緣分配層中的絕緣材料係為二二二 亦顳示至少一傳導平面」〇5係建立於絕緣分配:C 含於絕緣分配層内之傳導層可能是一毯覆异，二U内国包 示係以符合猶後在晶質應變層中所製造之▲ : 圖:化。：樣地亦具有形成超過一個平面的=== 能力、絕緣分配層内的此傳導層可由於至少」：導層的 106的使用，而通達絕緣分配層的外面。絕二） 導層的製造係已知於技藝中，直最常、、曰内之此傳 子日日片所而要之多層佈線或金屬化的技術中。 电 基板165—般是矽。於矽基板165之例 晶方位通常是（100)，作炫名韭 中基板的π 仁坆部非必要。視其實施偏好，
1284980 ‘ 五、發明說明（16) 其可以例如是（1 1 0)或（1丨D 。但是一般熟悉技藝者將 理解其他可能的具體實施例，譬如化合物半導體，像坤化 鎵或者氧化鋁、氮化鋁、氧化鈹、氮化鎵、石英或者其他 基板材料。由於在所有微電子中尺寸的縮小，所以減少層 厚度的垂直尺寸亦同樣有利。裝置行為要求絕緣層上之傳 導層的總厚度儘可能是最小的。絕緣分配層1 〇 〇上的石夕錯 鬆弛緩衝層1 4 0的厚度是在1 n m與1 0 0 n m之間，較佳地是 在5 nm與6 0 nm之間。 圖3顯示一磊晶第一晶質絕緣層3 3的截面圖，其係配 置在具有拉伸應變矽鍺部份丨2與壓縮應變矽鍺部份丨丨之應 變晶質層頂部。在MOS裝置應用中，於裝置通道與閘極絕" 緣層之間具有原子化的平滑介面是重要的。就此原因而 言，將磊晶成長如此之_絕緣層33(一般為二 應變晶質層頂部是有利的 ,B ^ ^ ^ ^ 丨疋有扪的。此晶質絕緣層的厚度可能跟一 原子層一樣小，並且一私 办切 般不超過幾個原子層。此第一晶皙 絕緣層33的厚度範圍是在η Έ 用中，此曰皙绍@麻在0 · 3 nm與1 · 5 nm之間。在裝置應 # in. ^ ^ ^ , 犯早獨地充當做閘極絕緣層，但是 更一般而吕，額外的非晶皙 丨疋 了二氧化卜，在層則將配置於其頂部。除 33可以是氮氧化石夕或進—=射，第—晶質絕緣層 圖4顯示寄存於應變晶料 置的截面圖。產生微電子/暂層不同部份之NMOS與PMOS裝 主要原因，係為有利的電$值的拉伸應變矽鍺或純矽層的 變矽鍺寄存著電子傳導型 輪特性。於是，假如拉伸應 装置’譬如NMOS，現代電子裝置
1284980 五、發明說明（17) 的兩主柱之其十一者，則電路的性能以及包含電路部分之 任何糸統的性能則最佳化。在圖4中，拉伸應變矽鍺^寄 存著一 NM0S，其具有n型的源極與汲極接合25〇、閘極絕緣 層240與閘極220。同樣地，假如壓縮應變矽鍺寄存著電洞 傳導型裝置，譬如PMOS，現代電子裝置之兩支柱之其中另 +者，則性能是適合的。在圖4中，壓縮應變矽鍺丨丨寄存 著一 PMOS，其具有p型的源極與汲極接合26〇、閘極絕緣層 2 4 1與閘極2 2 1。該兩層1 1與1 2，以及隨之的該些裝置是由 絕緣溝渠1 3所彼此分隔。 在處理器中，例如為了設計上的方便，其可發生電子 傳導型裝置寄存於應變層的壓縮部份，相反地，電洞傳導 型裝置則寄存於應變層的拉伸應變部份。當然，此交叉寄 存的裝置性能係較差，但是在習知技藝中，眾所皆知的 是，甚至是在高性能處理器中，並非每一單一裝置是關鍵 的。 在最常見的應用中，如一般熟悉該技藝者所將理解 的’各自寄存於其應變晶質層特有部份的NMOS與PMOS裝 置，係佈線為CMOS結構。
圖5顯示寄存於應變晶質層不同部份之n-MODFET與P-M0DFET裝置的截面圖。調摻場效電晶體裝置已經事先建立 於矽鍺層中，在此，該些層的組成乃適合裝置特性。如 K· Ismai 1與F. Stern的美國專利第5, 534, 7 1 3號，標題為 Complementary metal-oxide serai conductor transistor logic using strained SI/SIGE
4IBM04016TW.ptd 第23頁 1284980 五、發明說明（18) --- hete^ostrcuture layers〃於此作為參考，可得到詳細的 調摻場效電晶體結構與其製造。不過，此專利並沒有教導 本發明’特別是在所謂的SG〇丨（矽鍺在絕緣體上）結構 中’並沒有任何矽鍺調摻場效電晶體揭露於一絕緣層上的 應變層中。產生微電子品質的拉伸應變石夕鍺的重要性乃在 於’有利的電子傳輸特性。於是，N-M0DFET，一電子傳導 型裝置’係寄存於拉伸應變矽鍺。N型的源極與汲極接合 2 5 0與閘極2 2 2係示於圖5。同樣地，壓縮應變矽鍺寄存著 電洞傳導型的對應裝置，p —M0DFET。p型源極與汲極接合 2 6 0與閘極2 2 3則予以指出，在圖5兩裝置中的暗條紋2 7 0， 其係示意地指出一般調制摻雜場效電晶體裝置可能需要的 附加層’譬如間隙物（S P a C e r )與供應層（S U P P 1 y 1 ay e r s )。該兩層l 1與1 2，以及隨之的該些裝置是由絕緣 溝渠1 3所彼此隔開。 在圖4與圖5兩者中，某些圖式的接合25 0與260顯示具 有一未決的深度（unresolved depth)，其指出接合深度不 一定侷限於應變晶質層的厚度。從性能觀點來看，最重要 的是將通道限制在應變層。 圖6顯示寄存於應變晶質層不同部份之光學裝置的示 意截面圖。在微電子學中，將光學能力加入積體電路是值 得做的事情。矽鍺具有吸引性的光學特性，其具有比純矽 還低的帶隙（bandgap)。 該應變進一步能影響半導體的光 學特性。圖式顯示光學裝置2 8 0寄存在拉伸應變矽鍺與壓 縮應變石夕鍺兩者。此類裝置可以是波導、耦合器與其他。
4IBM04016TW.ptd 第24頁 1284980 五、發明說明（19) 在較佳具體實施例中，光檢測器係寄存於壓縮應變矽 鍺。 圖7顯示沈積在具有拉伸應變石夕錯部份1 2與壓縮應變 矽鍺部份11之應變晶質層頂部的磊晶晶質化合物半導層 43 j微電子晶片的光學位能（〇p t i ca j &工），可因 為將^合物半導體磊晶地沈積在應變晶質層頂部上而進一 步升高。矽鍺的應變與組成允許廣範圍晶格常數，可充分 匹配化合物半導體之晶格，允許磊晶成長。如圖式所示， $ a物半導體層4 3係磊晶地沈積於拉伸應變矽鍺丨2或者壓 ，應灰矽鍺1 1之任一者或兩者上。由於化合物半導體的添 ϋ s如砷化鎵（GaAs)、砷化銦（InAs)、磷化銦（Inp)、 銻化銦（InSb)、碳化矽（Sic)與其他，以及三元與四元， 許多光學應用，譬如光檢測與雷射，係變得有可能。 圖8顯示寄存於應變晶質層不同部份之雙極裝置的截 面圖。微電子需要整合類& I截_ μ # _ ® g ^ 與數位電路。此需要一般由在 =或至」外面環境的通訊需求所驅 一 = =置’其係亦可適用於通訊需求。雙極ί; 使SG^I (石夕铋/的重要几件。在向性能的處理器中，哪種 ί ms絕3上）裝置中如此的應變晶質層為可 仃，雙極裝置可以非常有價值。圄一 伸應變矽鍺部份的此類雙極裝置。絕：；子於二之拉 衝/败間，而拉伸應變^在鬆弛 美朽Ιι η斑隹1又極裝置在拉伸應變矽鍺層具有射極42〇、 土極4UL、集極430。8Β幾乎與圖8α相同，除了雙極裝置
1284980 五、發明說明（20) 現在疋寄存於壓縮應變矽鍺層。在一些具體實施例中，雙 極裝置可能可到達比應變晶質層的厚度&深，而且在此情 形中’部份的雙極裝置可容納於鬆弛緩衝層14〇中。 立八圖9顯不製造具有拉伸應變矽鍺部份與壓縮應變矽鍺 =伤之應變晶質屠的方法步驟。圖9 A至圖9 c的步驟以截面 圖式來顯示出導致繪於圖i A的結構之步驟，在此壓縮應變 部份實質地形成島區域。圖9A顯示一矽鍺層丨2具有一 度，係低於矽鍺鬆弛缓衝層的鍺濃度，且係磊晶地沈 屏:矽鍺鬆弛緩衝層1 4 〇整個表面上。因為在此應變晶質 :，&鍺》辰度（甚至可為零）小於矽鍺鬆弛緩衝層的鍺濃 :榭展以應變晶質層則將予以拉伸地應變。比起矽鍺鬆弛 缺_二2 Ϊ t *數，較低的鍺濃度帶給此應變曰曰曰質層在自 弛，中較小的晶格常數。目為蟲晶強迫兩晶格常數 Γ二:ϊ質微電子層將使其晶格常數拉伸於該層的平 干，此拉：if千面中產生拉伸應變。接著，#圖_ Ι,ΛΛ 質石夕錯層12在需要壓縮應變石夕錄層 知技藝令，例如藉由以光阻^^此移除#作係已知於習 蝕刻（RIE) 。 來遮蔽，以及使用反應性離子 就某些具體實施例而古， 13。此溝渠在猶後的裝置“ 3地=建立一絕緣溝渠 由避免層12侧壁的成長，而^中i人希望，其係並且可藉 長於開口 11，。該製程係為\助於/變晶質層U的選擇性成 壁，製造一隔離介電帶為因°二拉伸應變梦錯層12的側 口為在移除拉伸應變矽鍺的步
1284980 驟 鍺 以 習 、發明說明（21) ’侧壁表面已經暴露出人 "~ 1 2的侧壁表面。此介電沾J "電帶覆蓋拉伸應變矽 及這些材料的組合與化人％ ；般是氧化矽、氮化矽 知製程技藝中。通常合〇 。此一條帶的製造係已知於 則藉由遮蔽或者方向性孔洞11，，隨後 在較佳具體實施例上定側壁帶。 晶種層111所顯示。此第一、曰 步紇化，係藉由石夕鍺第一 度’但卻可具有最高達25%晶的種層；般具有小於5%的鍺濃 積在鬆弛緩衝層丨4 〇上。、/又並且，、係磊晶地沈 1〇/〇的碳濃度來沈積。一船ί二ί ί層亦可能以最高達 圍卻可在大約0. 3讀/門此\約一1鱗’但其範 的乃在於，免除盥拽藏裕士間此第一晶種層1 1 1之目 的表面，帛此傷損害與污染之鬆他緩衝層140 的製程步驟因於移除層12的步驟與接著 於…、且成的關鍵厚度，結果並沒有對成、非^6低 變矽鍺層的應變狀態造成影響。 ；…之壓縮應 例中= 1卜3與第—晶種層111之任何已知具體實施 一者或另^ ί 在任何已知的具體實施例中，某 :另 者’兩者皆可或兩者皆不可能存在。 最後’如圖9C所示，壓縮應變矽鍺層i丨係磊曰 1Γ〇 再度暴4的矽鍺鬆弛緩衝層或者第一晶種芦丨丨i， 充當做層1 1的起始表面。因為在此應變晶質層中Y 超過矽鍺鬆弛緩衝層的鍺濃度，所以應變晶質層則將予2
1284980 五、發明說明（22) 壓縮應變。比起矽鍺鬆弛緩衝層的晶格常數，較高的鍺濃 度帶給此應變晶質層在其自然鬆弛狀態較大的晶格常數。 因為磊晶迫使兩晶格常數匹配，所以晶質微電子層將使其 晶格常數壓縮於層平面中。此壓縮使該壓縮應變產生於層 平面中。在此第二磊晶步驟以後，則完成具有拉伸應變矽 鍺部份1 2與壓縮應變矽鍺部份1 1的應變晶質層。在層丨1成 長以後，介電帶1 3會變成將拉伸應變矽鍺部份1 2與壓縮應 變矽鍺部份1 1隔開的隔離溝渠1 3。
由於在所有微電子中尺寸的縮小，所以減少層厚度的 垂直尺寸亦同樣有利。成長應變層1 1與i 2的厚度可以大約 在0· 1 nm與100 nm之間，較佳的厚度範圍則大約〇· 5㈣至 5 0 nm 〇 如目前所描述 的組成(constant 這可能會政變。主 體實施例中’在層 終層1 1具有一非均 表面而增加。此漸 置譬如PM0S裝置之 層。結果，就實際 以及可容許的鍺濃 圖1 0顯示具有 之應變晶質層製造 以戴面圖式來顯示 composition)。 要在需要高，可 1 1的成長期間内 勻或者漸變的鍺 變有助於高度壓 關鍵操作，其係 影響袭置操作的 度的漸變。 &伸應變矽鍺部 的選替方法步驟 導致繪於圖1 B結 曰曰質矽鍺層1 1具有固定 在一些具體實施例中， 能是1 0 0%鍺濃度的具 ’鍺濃度可以改變。最 漢度，其係基本上朝著 縮層的成長。發展中裝 集中在表面上非常薄的 疋’層11表面上的應變 份與壓縮應變矽鍺部份 。圖10A至圖10C的步驟 構的步驟，在此拉伸應
4IBM04016TW.ptd 第28頁 1284980 五、發明說明（23) 變矽錄部份實質形成島區域。當在 相當高，甚至可能是丨〇 〇%鍺濃度、、、石夕鍺層中欲得到 圖9的方法為佳。圖10 A顯示一矽鍺屑，替方法較描述於 鍺鬆弛緩衝層的鍺濃度，苴係磊曰^ 1 1具有鍺濃度高過矽 層140整個表面上。因為在此應變"曰#沈積於石夕錯鬆他緩_ 至可以是100% )比矽鍺鬆弛缓衝層層/，其鍺濃度（甚 變晶質層則將壓縮地應變。比起 =浪度還高，所以應 數，較高的鍺濃度帶給應變晶質声緩衝層的晶格常 的晶格常數。@為蟲晶迫使兩晶K =鬆他狀態較大 電子層將使其晶格常數壓縮於層的；酉己，二斤以晶質微 廯繳吝吐扒爲认见工山 认#日w十面中。此壓縮使壓縮 伸應變矽鍺層1 2,的那肽層的部份，山阵吓 在而妥拉 =U則元全地移除。此移除操作係在該技藝中為已知，例 =藉由以光阻來遮蔽或圖案化，以及使用反應性離 刻 ,RIE)。 如目前所說明的，壓縮應變晶質矽鍺層丨丨具有固定的 成分。在一些具體實施例中，壓擠應變的晶質矽鍺層丨河 能具有非均勾濃度。這大部分是在需要高，可能是訓 鍺濃度的具體實施例中。在此情形中，層丨丨具有一非均勻 或者漸變的鍺濃度，其基本上朝著表面而增；。此漸變有 助於高度壓縮層的成長《發展中裝置譬如pM〇s裝置之關鍵 操作，其係集中在表面的非常薄的層。結果，就實際影響 裝置操作的疋，層11表面上的應變以及可容許的鍺濃度的 漸變。
1284980 五、發明說明（24) 就某些具體實施例而言，較佳地是建立一絕緣溝渠 13。此溝渠在稍後的裝置製程中令人希望，並且可藉由避 免層1 1的側壁成長，而有助於應變晶質層丨丨選擇性成長於 開口 1 2内。該製程係為沿著壓縮應變石夕鍺層11的側壁來 製造一隔離介電帶。因為在移除壓縮應變矽鍺的步驟，已 經暴露出側壁表面，所以介電帶覆蓋著壓縮應變矽鍺12的 側壁表面。此介電帶的材料一般是氧化矽、氮化矽以及這 些材料的組合與化合物。此一條帶的製造係已知於習知製 程技藝中。通常會以介電材料來填充孔洞丨2，，隨後則藉 由遮蔽或方向性的蝕刻技術來定義側壁帶。 在較_佳具體實施例上的進一步變化係由第二晶種層 1 1 2所顯不。此第二晶種層一般具有小於狨的鍺濃度，但 卻γ具有最高達25%的鍺濃度，並且其係磊晶地沈積在鬆 弛緩衝層1 4 0上。矽鍺第二晶種層亦可能沈積以具有最高 達1%的碳濃度。一般而言，它僅僅大約丨n m#，但其範 圍可大約在0.3 nm與3 nm之間。此第二晶種層112之目的 乃在於免除與埋藏所有損害與污染之鬆弛緩衝層丨4 〇的表 面"亥些損害與/亏染乃起因於移除層11步驟與接著的製程 第二日日日種層112係如此帛，以致於非常低於其址 成的關鍵厚度，結果並％古姻_ # /又有對成長於其上之拉伸應變矽鍺 層1 2的應變狀態造成影響。 士在隔離溝渠13與第i晶種層112之任何已知具體實施 例:的使用係彼此無關。在任何已知的具體實施例中，某 一或另一者，兩者皆可或兩者皆不可能存在。
1284980 五、發明說明（25) 最後，如圖Ί λ。 積到為其準備的Ar C所$，拉伸應變石夕錯層12係蟲晶地沈 式發生。再产異峠份丨2,。此磊晶沈積一般以選擇性的方 11^作為層露的發錯鬆弛緩衝層或者第二晶種層 濃度低於矽鍺费扯起始表面。因為在此應變晶質層中的鍺 拉伸應變。比^緩衝層的鍺濃度，所以應變晶質層則將 度帶給此應變曰曰：：鬆弛缓衝層的晶格常·，較低的鍺濃 兔石曰％处 貝層在自然鬆他狀態較小的晶格常數。因 曰格常數匹配，所以晶質微電子層將使其晶 ;θ的平面中。此拉伸使層平面中產生拉伸應 在此第二磊晶步驟以後，會完成具有拉伸應變矽鍺部 份1 2與壓縮應變矽鍺部份i i的應變晶質層。在層丨丨成長以 後，介電帶1 3變成將拉伸應變矽鍺部份i 2與壓縮應變矽鍺 部份1 1隔開的隔離溝渠1 3。 第一與第二晶種層i丨丨與i丨2實質具有相同特性。唯一 不同的是哪一種層將成長於其上，是拉伸或壓縮。 由於在所有微電子中尺寸的縮小，所以減少層厚度的 垂直尺寸亦同樣有利。無關所使用的方法，成長應變層工】 與1 2的厚度可以大約在0 · 1 n m與1 0 0 n m之間，較佳的厚产 範圍則大約0· 5 nm至50 nm。 又 以下的討論將詳述較佳具體實施例的步驟，其係導致 矽鍺鬆弛缓衝層一準備接受如圖9與圖1 0的應變晶質層一於 絕緣分配層頂部。導致不同具體實施例的選替性步^亦將 予以指出。 圖1 1顯示製造石夕錯鬆弛緩衝層方法中的平滑化步驟。
1284980 五、發明說明（26) 支撐結構1 3 0係首先磊晶地沈積於矽基板1 6 〇上。成長支樓 結構係詳細說明於此作為參考的美國專利申請第 牙 1 0/0 735 62號。接著，矽鍺鬆弛缓衝層的第一部份14〇綠 蠢晶地成長於支律結構上。在一些具體實施例中，此芦’係 以矽鍺鬆弛緩衝層140a為參考，但同時在其他具體實^例 中卻不為最終產品的一部份，亦即進行了層轉移。 下一步驟係為將矽鍺鬆弛缓衝層的第一部份丨4〇&平滑 化310到大約低於0· 5 nmRMS的表面粗糙度。此步驟一般^ 由化學機械研磨或者選替地藉由離子研磨所進行，但^ 2 佳的選擇乃是GCIB製程，其可以輕易以為任何希望厚$之 最高程度晶圓均勻性的目標，並且仍然維持最低程1ς表 面粗糙度。就本發明的具體實施例而言，當層不從^初使 用的矽基板160轉移時，矽鍺鬆弛緩衝層的第一部 則選擇當作矽鍺鬆弛緩衝層，其係準備接受如°^ ^ 所示的應變晶質層。、口 圖丨2進一步顯示鬆地石夕錯缓衝層製造方法中的声沈積 步驟。當#備層㈣’特収僅僅轉移矽鍺鬆‘層非 韦薄的部份時，這些沈積步驟是需要的。下一 ' 薄石夕層舰晶地沈積於以鬆弛緩衝層平滑化^驟係:為將 份。此矽層一般選擇小於大約1〇 nm，大約i⑽至15㈣ 厚，但卻可以為5 0 η—。在任何情 辰歷洚，而日i曰从只户旺 形中，層145低於其臨 界厚度而且，、目的乃在層轉移步驟以後作為爲利炊μ 層。（層的臨界厚度係層開始朝置' x 弛，且形成結構缺陷的厚度。間隔而往回餐 )矽層沈積後，接著磊晶地
4IBM04016TW.ptd 1284980 五、發明說明（27) -- 沈積矽鍺鬆弛緩衝層的第二部份14〇1)於薄矽層。在一些具 體實施例中，此層以矽鍺鬆弛緩衝層本身丨4 〇 b來參考，但 同時甚至在另一具體實施例中不沈積，亦即不包含任何層 轉移的實施例。層140b的厚度選擇介於大約〇·25 nm與1〇〇 nm之間，較佳的範圍大約是5 至nm。 在一具體實施例中，某些層現在被轉移2 〇 〇到新基板 上，如圖1 3A所示。矽鍺鬆弛緩衝層的第二部份j 4〇b係結 ^到新基·板165上。層轉移的較佳方法係為SmartCut，'^ 取適當的切-割位置則以矽鍺鬆弛緩衝層的第一部份丨4〇&内 的180來標示。除了 SmartCut以外，其他的層轉移方法亦 可使用。在結合與分開以後，矽鍺鬆弛緩衝層第的二部份 140b與薄矽層145現在則予以固定到新基板。在較佳具體 =施例中，新基板係為矽基板，但一般熟悉該技藝者將注 思到亦可使用其他基板，譬如化合物半導體基板，或者其 他的結晶方位矽（110)與矽（m)。 〆 /、 在選替的具體實施例中，將某些層轉移2 〇 〇到新基板 1 65上，而絕緣分配層則配置於新基板與矽鍺鬆弛緩衝層 的第二部份之間。有關本具體實施例之絕緣分配層的特殊 與較佳改變’則顯示於圖1 3 B。在此，層轉移的較佳方法 亦為SmartCut，而且適當的切割位置則以矽鍺鬆弛緩衝層 的第一伤1 4 0 a内的1 8 0來標示。除了 s m a r t C u t以外，其 他的層轉移方法亦可使用。在固定與分開以後，矽鍺鬆弛 缓衝層的第二部份140b與薄矽層145現在則結合到新基A 板。在較佳具體實施例中，新基板係為矽基板，但是&一般
1284980 五、發明說明（28) 热諸该技藝者將注音5丨丨 + 半導體基板，半絕“板’、：：：其他基板’譬如化合物 ，11。)與石夕Λί夕或結晶方位為石夕 驟 。層上的車,佳改變係顯示於圖ΐ3β的層轉移步 同樣如圖1 2所顯示的，大的1 r 第二晶質二氧化矽層15 / . ^至· 5 Μ之間厚的 層的第二部份，作為矽/^曰曰地成長在該石夕錯鬆他緩衝 氧化物結合(St== t 的保護層，並且將強 ^ ^ ^ 1 r；;d： 層係較佳地被覆蓋，Α " 4猫日日氧化 部。此第一絕緣層較佳Γ也積於其了貝 170與175,係一起妓同上疋飞、、° σ以後層15〇、 在新基板與第二；錯緣分配層1◦〇,其係配置 注意到，在選擇用哪種層之間。-般熟悉技藝者將 二石夕錯鬆他緩衝層之間時工f f =緣層配置於新基板與第 這些層的任-層或者會有更多的變化。例如， 合，其係可省略。θ 、1 70與1 75任兩者的某些組 圖1 4與圖1 5顯示達 弛緩衝層之目標的進一 1 〇 0配置的具體實施例， 備接受應變裝置層之準 然相同。 J在新基板上具有高品質薄石夕鍺鬆 步步驟。該些圖式顯示有絕緣層 但甚至在缺乏此層的情形下，準 備矽鍺鬆弛緩衝層的最後步驟則仍 圖 1 4顯示在轉移層 結構中的矽鍺層移除步驟。 剩餘的
1284980 五、發明說明（29) ' ' _ 矽鍺鬆弛緩衝層140的第一部份必須首先移除。此步驟係 由第一選擇性蝕刻的蝕刻330來完成，其係應用薄矽層145 作為蝕刻終止層《合適的蝕刻劑係溶解矽鍺但卻停止於純 矽，例如1 : 2 · 3的氫氟酸（HF ):過氧化氫（η 2〇 2):醋酸溶液、 或者選替的氫氧化錢αΗ,ΟΗ):過氧化氫（H2〇2):水溶液，或 氣氧化錄（ΝΗβΗ):過氧化氫（Η》2)潘酸溶液。熟悉該技蔽 者將理解到的是，假如在轉移後剩餘的第一矽鍺層為相^ 厚，可能在蝕刻步驟前進行碾磨步驟。碾磨步驟依具體& 施例，可能是機械化，或者以製程導向，譬如離子研磨， 或者氣體群離子束製程。 ^ 15顯示梦層145移除步驟，其係藉由選擇性地蝕 ;移疊層結構34〇。應用第二選擇性蝕刻，其係使用矽鍺 層：第二部份作為姓刻終止層。•合的钱刻劑伟 ;:;Γ: ΐ Γ夕緒’例如是EPPW、謹或者ΤΜΑΗ二 ί:ΐ !ϊ ΐ層以後’則暴露出石夕錯鬆驰緩衝層的 要層則可沈積於其上。 錯㈣緩衝層，而微電子重 产二ίη，實施例中’在石夕鍺鬆他緩衝層中的鍺濃 度疋在1 0%至4 0%的範圍裡。 巧敗 一般熟悉該技藝者將注意到， 厚度不是重要的考量（小於6 rJ等^;如石夕鍺鬆他緩衝層的 峰在淬右扞入總从、 ^ 寺、、及），一般係當層轉移菸 生在/又有插入、浥緣分配層之新基板 " 以厚度控制的準確性為代價，d:=中，則 如，因為在矽鍺鬆弛缓衝層的第一，了輔臧地間化。例 ^ 4份14〇a轉移後，碾磨
4IBM04016TW.ptd 第35頁 1284980 五、發明說明（30) 與研磨技術可用以將令人不想要的材料自矽鍺鬆弛緩衝層 移除，所以矽層1 4 5與矽鍺鬆弛缓衝層的第二部份1 4 0 b則 可省略。 在較佳具體實施例中造成應變晶質層產生的步驟係由 超高真空化學氣相沈積（U Η V - C V D )製程所進行，其係較佳 地於AICVD系統中，如說明於J· Chu等人所提出的美國專 利第 6，0 1 3，1 3 4號，名稱為、'Advanced Integrated
Chemical Vapor Deposi
Semiconductor Devices” ，於作為參考。AICVD系統亦截
夠超越層的產生，而且在應變石夕鍺層中原址（in situ)製 造裝置結構。超高真空化學氣相沈積方法，尤其是A I CVD 系統極適合處理今日技術或者未來可變成標準直徑的大直 徑（8吋或1 0吋）矽晶圓。超高真空化學氣相沈積本質不 受限於所處理之晶圓的直徑與層。不過，那些熟悉該技藝 者將理解到，除了超高真空化學氣相沈積以外的方法.，亦 了^使用於本發明所說明製造製程。這些方法可能為低a 學氣相沈積或者急熱（RT)-化學氣相沈積。 互、/丄=選替方法中的重要步驟，其用來產生分成兩
層組成，$二區域則實雰地^實質地由拉伸應變石夕錯 成。首先以猶早所討論^ = 2 =變石夕錯層11所組 時在第二基板上，以稍早所呀拉伸應變矽鍺層。同 鍺層，其係具有與該拉伸應來製造，缩應變石夕 著，移除在適當的對應第二區 質相同的厚度。接 £域1 2 ’處的拉伸應變矽鍺，
1284980 五、發明說明（31) 並且移除在適當的對應該第一區域1 Γ處的壓縮應變矽鍺 層。現將具有匹配性〜齒狀〃結構的兩層結合，使得矽鍺 層定位，以連結互補的第一與第二區域，藉此拉伸應變矽 鍺層與壓縮應變矽鍺層則形成分成兩互補區域的應變晶質 層。最後，一路往下，則將覆蓋應變晶質層的多餘材料移 除，包括其中之一的矽鍺鬆弛緩衝層140。多餘材料之移 除乃起因於結合步驟。 在描述於圖16的方法中，介電帶13可如同圖9與圖10 所示地予以使用。在此，其主要作為減輕兩侧1 1與1 2之間 的關鍵對準的程度。在結合以後，其變成介於拉伸應變與 壓縮應變層之間的絕緣溝渠層1 3。 圖1 7示意地顯示包含一晶片的一處理器5 0 0，晶片5 0 1 係具有一應變晶質層，其具有一拉伸應變矽鍺部份與一壓 縮應變矽鍺部份。此應變晶質層寄存著裝置與電路。由於 將裝置的實施在適當應變矽鍺層中，如此的處理器對需要 最高性能之種種區域中具有實用性。 按照以上的教導，本發明對熟悉該領域的技術人士而 言，尚可能有許多修改與變化。本發明的範圍係由申請專 利範圍所界定。
4IBM04016TW.ptd 第37頁 1284980 圖式簡單說明 【圖式簡單說明 見’Π明的這些與其他特徵將從詳細說明與 圖式顯而易 第1圖，，、、員不具有一拉伸 如於4 a新a n r履、變矽鍺部份盥 部份之晶質層的上視圖· 邱^ W ” 壓縮應變發錯 第2圖顯示疊層結構的 矽鍺部份與壓縮應變發錯 面圖，其包含具有拉伸應變 m搞自i + & $ /卩份的晶質層； 弟d圖顯不配置在晶暂 面圖，該晶質層具有一把、他曰^、部之磊晶晶質絕緣層的截 鍺部份； 伸應變矽鍺部份與一壓縮應變矽 第1圖顯示寄存在晶質層不同部份之 的截面圖； NM0S與PM0S裝置 第5圖顯示寄存在晶暂
DynnrrT^ ^ , 于隹日日質層不同部份之NM0DFET與 PM0DFET裝置的截面圖； 層不同部份之光學裝置的截面 第6圖顯示寄存在晶質 示意圖； 第7圖顯不配置在具有拉伸應變矽鍺部份與壓縮應變 麥錄部份之晶質層頂部之磊晶晶質化合物半導體層的截面 圖； 第8圖顯示寄存在絕緣分配層頂部之晶質層不同部份 之雙極裝置的截面圖； 第9圖顯示製造具有拉伸應變矽鍺部份與壓縮應變矽 鍺部份之晶質層的方法步驟； 第1 〇圖顯示製造具有拉伸應變矽錯部份與壓縮應變矽
4IBM04016TW.ptd 第38頁 1284980 圖式簡單說明 鍺部份之晶質層的選替方法步驟； 第11圖顯示製造矽鍺鬆弛緩衝層之方法中的平滑化步 驟； 第1 2圖顯示在製造矽鍺鬆弛缓衝層之方法中的進一步 層沈積步驟； 第1 3圖顯示一層轉移步驟； 第1 4圖顯示藉著選擇性蝕刻轉移層結構的矽鍺層移除 步驟； 第1 5圖顯示藉由選擇性蝕刻轉移層結構的矽層移除步 驟； 第1 6圖顯示選替性方法中的中樞步驟，其用來製造具 有拉伸應變矽鍺部份與壓縮應變矽鍺部份的晶質層；以及 第1 7圖示意地顯示具有一晶片的一處理器。該晶片包 含裝置與電路係寄存在具有拉伸應變矽鍺部份與壓縮應變 矽鍺部份之晶質層。 11’ 開口 12’ 開口 33 晶質絕緣層 1 0 0絕緣分配層 1 0 6介層 112第二晶種層 1 4 0矽鍺鬆弛缓衝層 圖式元件符號說明 11 壓縮應變矽鍺部份 1 2 拉伸應變矽鍺部份 13 隔離溝渠 43 化合物半導層 105傳導平面 1 1 1第一晶種層 1 3 0支撐結構
4IBM04016TW.ptd 第39頁 1284980 圖式簡單說明 140a石夕鍺鬆弛緩衝層的第一部份 14Obi夕鍺鬆弛緩衝層的第二部份 1 4 5薄矽層 1 6 0矽基板 1 7 0第一絕緣層 1 8 0切割位置 2 2 0閘極 2 2 2閘極 2 4 0閘極絕緣層 2 5 0 η型的源極與汲極接合 2 7 0暗條紋 3 1 0平滑化 3 4 0選擇性地蝕刻 4 2 0射極 5 0 0處理器 1 5 0第二晶質二氧化矽層 1 6 5新基板 175絕緣層 2 0 0轉移 2 2 1閘極 2 2 3閘極 2 4 1閘極絕緣層 2 6 0 ρ型的源極與汲極接 28 0光學裝置 3 3 0第一選擇性蝕刻 4 1 0基極 4 3 0集極 501晶片
4IBM04016TW.ptd 第40頁

Claims (1)

1284980’ 95. 8. 29 卿正 ___案號93105687 年 月 日 11修正 / Χ 六、申請專利範圍 / 1. 一種應變晶質層，具有一拉伸應變矽鍺部份與一壓縮應 變矽錯部份，其中該拉伸應變矽鍺部份與該壓縮應變矽鍺 部份係為一共平面空間關係，而且該壓縮應變矽緒具有鍺 濃度高於該拉伸應變矽鍺，而且在該壓縮應變矽鍺中的鍺 濃度係高於90% 〇 2. 如申請專利範圍第1項所述之應變晶質層，其中該拉伸 應變矽鍺具有最高達大約1 5 %的鍺濃度。
3. 如申請專利範圍第2項所述之應變晶質層，其中該拉伸 應變矽鍺具有實質為0 %的鍺濃度。 4. 如申請專利範圍第1項所述之應變晶質層，其中該壓縮 應變矽鍺具有實質為0 %的矽濃度。 5. 如申請專利範圍第1項所述之應變晶質層，其中該拉伸 應變矽鍺具有最高達大約1 %的碳濃度。 6. 如申請專利範圍第1項所述之應變晶質層，其中該壓縮 應變矽鍺具有最高達大約1 %的碳濃度。
一7 ·如申請專命广範圍第1項^斤述之應晶~~，其中該歷H 應變矽鍺實質佔有複數個島區域。
4IBM04016TW-替換頁-082806.ptc 第41頁 1284980 _案號 93105687 六、申清專利範圍 95, 8. 29 年 月 曰
破)正替換頁 8.如申請專利範圍第1項所述之應變晶質層，其中該拉伸 應變矽鍺實質佔有複數個島區域。 9.如申請專利範圍第1項所述之應變晶質層，其中第一晶 質絕緣層係磊晶地結合於該應變晶質層頂部，而且其中該 第一晶質絕緣層介於大約0 . 3 nm與1. 5 nm厚。 1 0.如申請專利範圍第9項所述之應變晶質層，其中該第一 晶質絕緣層實質由二氧化矽組成。 1 1.如申請專利範圍第9項所述之應變晶質層，其中該第一 · 晶質絕緣層實質由氮氧化矽組成。 1 2.如申請專利範圍第1項所述之應變晶質層，進一步包含 一絕緣溝渠，其中該絕緣溝渠分隔該拉伸應變矽鍺部分與 該壓縮應變矽鍺部分。 1 3.如申請專利範圍第1項所述之應變晶質層，其中該應變 晶質層係為一疊層結構的部分，其中該疊層結構包含： 一基板；
一矽鍺鬆弛緩衝層，配置於該基板頂部；以及 — ，蟲晶地結合在該石夕錯鬆他緩衝滑^— 部，其中該拉伸應變矽鍺具有鍺濃度係低於該矽鍺鬆弛緩 衝層之鍺濃度，而且該壓縮應變矽鍺具有鍺濃度係高於該
4IBM04016TW-替換頁-082806. ptc 第42頁 1284980 案號 93105687 95. 8. 29 年月曰
日修灰)正替換頁 六、申請專利範圍 矽鍺鬆弛緩衝層之鍺濃度。 1 4.如申請專利範圍第1項所述之應變晶質層，其中該應變 晶質層係為一疊層結構的部分，其中該疊層結構包含： 一矽基板； 一支撲結構’蠢晶地結合在該碎基板頂部上； 一石夕鍺鬆弛緩衝層，磊晶地結合在該支撐結構的頂部 上，以及 該應變晶質層，磊晶地結合在該矽鍺鬆弛緩衝層頂部 上，其中該拉伸應變矽鍺具有鍺濃度係低於該矽鍺鬆弛緩 衝層之鍺濃度，而且該壓縮應變矽鍺具有錯濃度係高於該 矽鍺鬆弛緩衝層之鍺濃度。 15.如申請專利範圍第1項所述之應變晶質層，其中該應變 晶質層係為一疊層結構的部分，其中該疊層結構包含： 一基板； 一絕緣分配層，配置於該基板頂部上； 一矽鍺鬆弛緩衝層，配置於該絕緣分配層頂部上；以 及 該應變晶質層，磊晶地結合於該矽鍺鬆弛緩衝層頂部 上，其中該拉伸應變矽鍺具有錯濃度係低於該矽鍺鬆弛緩 衝層之錯濃度-3 ~~而且該壓縮1應變石夕錯具有鍺11:度高於該石夕 鍺鬆弛緩衝層之鍺濃度。
4IBM04016TW-替換頁-082806. ptc 第43頁 1284980
月 案號 93105687 95. 8. 29 年月曰 日疹(吏)正替換W 六、申請專利範圍 1 6.如申請專利範圍第1 5項所述之應變晶質層，其中該應 變晶質層介於大約在0 . 1 n m與1 0 0 n m厚。 1 7 ·如申請專利範圍第1 6項所述之應變晶質層，其中該應 變晶質層介於大約在0 . 5 n m與5 0 n m厚。 1 8.如申請專利範圍第1 5項所述之應變晶質層，其中該矽 錯鬆弛緩衝層介於大約在0.25nm與lOOnm厚。 1 9.如申請專利範圍第1 8項所述之應變晶質層，其中該矽 錯鬆弛緩衝層介於大約在5 nm與6 Onm厚。 2 0.如申請專利範圍第1 5項所述之應變晶質層，其中該絕 緣分配層中的一絕緣材料係選自由氧化矽、氮化矽、氧化 i呂、銳酸链（lithium-niobate)、、' 低-介電常數（low- k) 〃材料、〜高-介電常數（high-k) 〃材料以及其組合所 組成的群組中。 2 1.如申請專利範圍第2 0項所述之應變晶質層，其中該絕 緣分配層包含一大約在0 . 3 n m與1. 5 n m厚之第二晶質二氧化 矽層，其中該第二晶質二氧化矽層係磊晶地結合到該矽鍺 2 2.如申請專利範圍第1 5項所述之應變晶質層，其中該拉
4IBM04016TW-替換頁-082806.ptc 第44頁 1284980 案號 93105687 95. 8. 29 年 月 日 六、申請專利範圍 伸應變矽鍺寄存著至少一電子傳導型裝置，而且其中該壓 縮應變矽鍺寄存著至少一電洞傳導型裝置。 2 3.如申請專利範圍第2 2項所述之應變晶質層，其中該至 少一電子傳導型裝置與該至少一電洞傳導型裝置具有一裝 ，置設計，係最佳化供裝置操作於大約2 5 0 ° Κ與70 ° Κ之間· 2 4.如申請專利範圍第2 2項所述之應變晶質層，其中該應 變晶質層寄存著至少一雙極裝置。 2 5. —種疊層結構，包含： ’基板， 一絕緣分配層，配置於該基板頂部上，其中該絕緣分 配層包含至少一金屬面； 一矽鍺鬆弛緩衝層，配置於該絕緣分配層頂部上；以 及 一應變晶質層，磊晶地結合在該矽鍺鬆弛緩衝層頂部 上，該應變晶質層具有一拉伸應變矽鍺部分與一壓縮應變 矽鍺部分，其中該拉伸應變矽鍺具有鍺濃度低於該矽鍺鬆 弛緩衝層之鍺濃度，而且該壓縮應變矽鍺具有鍺濃度高於 該矽鍺鬆弛緩衝層之鍺濃度。 2 6.如申請專利範圍第2 5項所述之疊層結構，其中該拉伸 應變矽鍺具有最高達大約1 5 %的鍺濃度。
4IBM04016TW-替換頁-082806. ptc 第45頁 1284980 .95. I 29 案號 93105687 曰 和修(袁)正f換資· 六、申請專利範圍
4IBM04016TW-替換頁-082806.ptc 第46頁 1284980 案號 93105687 年郎· 8月29 曰 倐正 I 六、申請專利範圍 3 5 .如申請專利範圍第2 5項所述之疊層結構，其中該石夕鍺 鬆弛緩衝層介於大約在0 . 2 5 n m與1 0 0 n m厚。 3 6.如申請專利範圍第3 5項所述之疊層結構，其中該矽鍺 鬆弛緩衝層介於大約在5 n m與6 0 n m厚。 37.如申請專利範圍第25項所述之疊層結構，其中該壓縮 應變石夕鍺實質佔有複數個島區域。 3 8.如申請專利範圍第37項所述之疊層結構，進一步包含 一約0.3 nm至3nm厚的矽鍺第一晶種層具有最高達25 %的鍺 濃度，其中該矽鍺第一晶種層係磊晶地插入於該石夕鍺鬆弛 緩衝層與該壓縮應變矽鍺之間。 3 9.如申請專利範圍第3 8項所述之疊層結構，其中該矽鍺 第一晶種層具有最高達大約1 %的碳濃度。 4 0.如申請專利範圍第2 5項所述之疊層結構，其中該拉伸 應變矽鍺實質佔有複數個島區域。 寸首-第 4-0—~項構-，進一步包含_ — 一約0.311111至311111厚的矽鍺第二晶種層具有最高達25%的鍺 濃度，其中該矽鍺第二晶種層係磊晶地插入於該矽鍺鬆弛
41BM04016TW -替換頁-082806. p t c 第47頁 1284980 案號 93105687 L95· 8月 29 曰 修正 六、申請專利範圍 緩衝層與該拉伸應變矽錯之間。 42.如申請專利範圍第41項所述之疊層結構，其中該矽鍺 第二晶種層具有最高達大約1 %的碳濃度。 4 3 .如申請專利範圍第2 5項所述之疊層結構，進一步包含 一絕緣溝渠，其中該絕緣溝渠分隔該拉伸應變矽鍺部分與 該壓縮應變矽鍺部分。 44.如申請專利範圍第25 項所述之疊層結構，其中該至少 一金屬面係予以圖案化。 4 5.如申請專利範圍第2 5項所述之疊層結構，其中該至少 一傳導面藉著至少一介層自該絕緣分配層連接出。 4 6.如申請專利範圍第2 5項所述之疊層結構，其中該絕緣 分配層中的絕緣材料是選自由氧化矽、氮化矽、氧化鋁、 鈮酸鋰、★低-k 〃材料、'v高-k 〃材料以及其組合物所組 成的群組中。 4 7.如申請專利範圍第25項所述之疊層結構，其中該應變 存複 裝-置-電…守 型裝置於該拉伸應變矽鍺部分中，而且該複數個裝置包含 電洞傳導型裝置於該壓縮應變矽鍺部分中。
4IBM04016TW-替換頁-082806.ptc 第48頁 b修乘)正替换頁1
1284980 ___MM 931Q5fi«7 六、申請專利範圍 4 8 ·如申請專利範圍第4 7項戶斤述之疊層結構，其中該複數 個電子傳導型裝置的至少其中/個型金氧半導體裝置 (NMOS device)，而且^中'该旅數個電洞傳導型裝置的至 少其中一個是P型金氧半、導髏装置（PM0S device)。 4 9 ·如申請專利範圍第4 7項戶斤 個電子傳導型裝置的至少其中 述之疊層結構，其中該複數 /個是N型-調掺場效電晶體 (N-M0DFET)裝置。
5 0 ·如申請專利範圍第4 7項所述之璺層結構，其中^曰 個電洞傳導型裝置的至少其中一個是P型-調摻場效電晶體 (P-M0DFET)裝置。 5 1 ·如申請專利範圍第4 7項所述之疊層結構，其中該複數 個電子傳導型裝置與該複數個電洞傳導型裝置具有一裝置 設計，係最佳化供裝置操作於大約2 5 0。K與7 0。K之間。 52·如申請專利範圍第47項所述之疊層結構，其中該應變 晶質層寄存著至少一雙極震置。 晶質層寄存著至少一數位電路。
1284980 案號 93105687 95. 8. 29 年月曰
2J 修浼)正替換頁ί 六、申請專利範圍 5 4.如申請專利範圍第4 7項所述之疊層結構，其中該應變 晶質層寄存著至少一類比電路。 5 5.如申請專利範圍第2 5項所述之疊層結構，其中該拉伸 應變矽鍺進一步寄存著至少一光學裝置。 5 6.如申請專利範圍第2 5項所述之疊層結構，其中該壓縮 應變矽鍺進一步寄存著至少一光學裝置。 5 7.如申請專利範圍第5 6項所述之疊層結構，其中該至少 一光學裝置的至少其中之一係為光檢測器。 5 8.如申請專利範圍第2 5項所述之疊層結構，其中至少一 晶質化合物半導體層係選自由GaAs、InAs、ίηΡ、InSb、 SiC、三元（ternaries)與四元（quaternar ies)戶斤組成的群 組，且蟲晶地結合在該應變晶質層頂部。 5 9.如申請專利範圍第5 8項所述之疊層結構，其中該至少 一晶質化合物半導體層寄存著至少一光學裝置。 6 〇.如申請專利範圍第5 9項所述之疊層結構，其中該至少 一光學裝置包含f寸-則器。 6 1.如申請專利範圍第59項所述之疊層結構，其中該至少
4IBM04016TW-替換頁 _082806.ptc 第50頁 1284980 案號 93105687 车 95 1 29 曰 條2卞修蟓}正替换頁 六、申請專利範圍 一光學裝置包含至少一雷射。 62. —種產生具有一拉伸應變矽鍺層部分與一壓縮應變矽 鍺層部分之一應變晶質層的方法，包含步驟： 將該應變晶質層磊晶地結合在一矽鍺鬆弛緩衝層上， 其中該拉伸應變砍鍺具有鍺濃度係低於該矽鍺鬆弛緩衝層 之鍺濃度，該壓縮應變矽鍺具有鍺濃度係高於該矽鍺鬆弛 緩衝層之鍺濃度，而且在該壓縮應變矽鍺中的鍺濃度係高 於9 0%， 63. 如申請專利範圍第62項所述之方法，其中在磊晶地結 合該拉伸應變矽鍺層的步驟中，一最高達大約1 5 %的鍺濃 度係選擇用於該拉伸應變矽鍺層。 6 4.如申請專利範圍第62項所述之方法，其中在磊晶地結 合該壓縮應變矽鍺層的步驟中，一最高達大約7 0 %的矽濃 度係選擇用於該壓縮應變矽鍺層。 6 5.如申請專利範圍第6 3項所述之方法，其中在磊晶地結 合該拉伸應變矽鍺層的步驟中，一實質為0 %的鍺濃度係 選擇用於該拉伸應變矽鍺層。 6 6.如申請專利範圍第6 4項所述之方法，其中在磊晶地結 合該壓縮應變矽鍺層的步驟中，實質為0 %的矽濃度係選
4IBM04016TW-替換頁-082806.ptc 第51頁 1284980 _ 案號 93105687 六、申請專利範圍 年95· 8月2 9 曰 ▲
修Λ)正替換頁 擇用於該壓縮應變矽鍺層。 6 7.如申請專利範圍第6 2項所述之方法，其中在蠢晶地結 合談拉伸應變矽鍺層的步驟中，一最高達大約1 %的碳濃 度係選擇用於該拉伸應變石夕鍺層。 6 8 ·如申請專利範圍第6 2項所述之方法，其中在磊晶地結 合該壓縮應變矽鍺層的步驟中，一最高達大約1 %的碳濃 度係選擇用於該壓縮應變矽鍺層。
69.如申請專利範圍第62項所述之方法，其中於該磊晶地 結合該壓縮應變矽鍺層的步驟，進一步包含使該壓縮應變 矽鍺層之鍺濃度漸變的過程。 7 0.如申請專利範圍第62項所述之方法，其中該應變晶質 層係選擇介於大約0 . 1 n m與1 0 0 n m之間厚。 7 1 ·如申請專利範圍第7 0項所述之方法，其中該應變晶質 層係選擇介於大約0 · 5 n m與5 0 n m之間厚。
7 2 ·如申請專利範圍第6 2項所述之方法，其中該磊晶地結 合驟進一 以下步驟~~^ 磊晶地成長該拉伸應變矽錯層於該矽鍺鬆弛緩衝層 上；
4IBM04016TW-替換頁-082806.ptc 第52頁 1284980 案號 93105687 95. 8. 29 年月曰
六、申請專利範圍 將該壓縮應變矽鍺層將佔有之該矽鍺鬆弛緩衝層部分 上的該拉伸應變矽鍺移除，其中形成至少一開口於該拉伸 應變矽鍺層中；以及 磊晶地成長該壓縮應變矽鍺層於該至少一開口中。 7 3.如申請專利範圍第72項所述之方法，進一步包含以下 步驟： 磊晶地沈積一砍鍺第一晶種層具有最高達25 %的鍺濃 度，其中此步驟係於磊晶地成長該壓縮應變矽鍺之該步驟 之前進行。 7 4.如申請專利範圍第73項所述之方法，其中該矽鍺第一 晶種層係選擇以具有最高達大約1 %的碳濃度。 7 5 ·如申請專利範圍第7 3項所述之方法，其中該矽鍺第一 晶種層係選擇以介於大約0 . 3 n m與3 n m之間厚。 7 6 ·如申請專利範圍第7 2項所述之方法，進一步包含以下 步驟： 建構一絕緣介電帶，其中該帶覆蓋該拉伸應變矽鍺的 一侧壁表面，其中該側壁表面已經於該移除該拉伸應變矽 錯步驟的期間成-為-暴~露—?一藉此該絕緣介電帶將隔 該拉伸應變矽鍺部分與該壓縮應變矽鍺部分的一絕緣溝 渠。
4IBM04016TW-替換頁-082806.ptc 第53頁 1284980 案號 93105687 95. 8. 29 年月曰 六、申清專利範圍 修总焊行冲修(之)正替換頁j 7 7.如申請專利範圍第6 2項所述之方法，其中該磊晶地結 合步驟進一步包含以下步驟： 磊晶地成長該壓縮應變矽鍺層於該矽鍺鬆弛緩衝層 上； 將該拉伸應變矽鍺層將佔有之該矽鍺鬆弛緩衝層部分 上的該壓縮應變矽鍺移除，其中形成至少一開口於該壓縮 應變矽鍺層中；以及 磊晶地成長該拉伸應變矽鍺層於該至少一開口中。 78.如申請專利範圍第77項所述之方法，進一步包含以下 步驟： 磊晶地沈積一矽鍺第二晶種層具有最高達2 5 %的鍺濃 度，其中此步驟係於磊晶地成長該壓縮應變矽鍺之該步驟 之前進行。 7 9.如申請專利範圍第7 8項所述之方法，其中該矽鍺第二 晶種層係選擇以具有最高達大約1 %的碳濃度。 8 0.如申請專利範圍第7 8項所述之方法，其中該矽鍺第二 晶種層係選擇以介於大約0 . 3 n m與3 n m之間厚。 8 1.如申請專利範圍第7 7項所述之方法，進一步包含以下 步驟：
41BM04016TW -替換頁-082806. p t c 第54頁 1284980 案號 93105687 95. 8. 29 年月 日 修
Q修(炎)正替換頁 六、申請專利範圍 建構一絕緣介電帶，其中該帶覆蓋該壓縮應變矽鍺的 一側壁表面，其中該側壁表面已經於移除該壓縮應變矽鍺 之該步驟的期間成為暴露出，藉此該絕緣介電帶將變成分 隔該壓縮應變矽鍺部分與該拉伸應變矽鍺部分的一絕緣溝 渠。 8 2.如申請專利範圍第62項所述之方法，進一步包含製造 該矽鍺鬆弛緩衝層的步驟。 8 3.如申請專利範圍第8 2項所述之方法，其中該製造該矽 鍺鬆弛緩衝層的步驟進一步包含以下步驟·· 磊晶地沈積一支撐結構於一矽基板上；以及 蟲晶地成長該石夕鍺鬆弛緩衝層的一第一部份在該支撐 結構上。 84.如申請專利範圍第83項所述之方法，其中該製造該矽 鍺鬆弛緩衝層的步驟進一步包含將該矽鍺鬆弛緩衝層之該 第一部份平滑化到表面粗糙度低於大約0. 5nmRMS的步驟。 8 5.如申請專利範圍第84項所述之方法，其中平滑化該矽 鍺鬆弛緩衝層之該第一部份的步驟係藉由使用氣體群離子 __束製程诛i施~~〇--------------------- 8 6.如申請專利範圍第8 4項所述之方法，其中該製造該矽
4IBM04016TW-替換頁-082806. ptc 第55頁
曰修豪)正替换页 Ϊ284980 · 案號 93105687 95 8, 29^ 年月日 六、申請專利範圍 鍺鬆弛緩衝層的步驟進一步包含使用該矽鍺鬆弛緩衝層之 該平滑的第一部份作為該矽鍺鬆弛緩衝層的步驟。 8 7 ·如申請專利範圍第8 4項所述之方法，其中該製造該矽 鍺鬆弛緩衝層的步驟包含以下步驟： 磊晶地沈積一薄矽層於該矽鍺鬆弛緩衝層的該平滑的 第一部份上；以及 磊晶地沈積該矽鍺鬆弛緩衝層的一第二部份於該薄矽 層上。 8 8.如申請專利範圍第8 7項所述之方法，其中該薄矽層係 選擇以介於大約lnm與15nm之間厚。 8 9.如申請專利範圍第8 7項所述之方法，其中該矽鍺鬆弛 緩衝層之該第二部份係選擇以介於大約0. 25nm與1 OOnm之 間厚。 90.如申請專利範圍第89項所述之方法，其中該矽鍺鬆弛 緩衝層之該第二部份係選擇以介於大約5nm與60 nm之間 厚。 ~~如申-利 ier-圍第 8 7 項所述之·^ 鍺鬆弛緩衝層的步驟進一步包含以下步驟： 將該矽鍺鬆弛緩衝層之該第二部份結合在一新基板
41ΒΜ04016TW -替換頁-082806 · p t c 第56頁 1284980 案號 93105687 年95. V 9 a 六、申請專利範圍 修正
進行該矽鍺鬆弛緩衝層之談第二部份與該薄矽層的一 層轉移； 以一第一選擇性蝕刻，蝕刻該矽鍺鬆弛緩衝層之該第 一部份的殘留物，係應用該薄矽層作為蝕刻終止層；以及 以一第二選擇性蝕刻，蝕刻該薄矽層，係應用該矽鍺 鬆弛緩衝層之該第二部份作為蝕刻終止層，藉此暴露該矽 鍺鬆弛緩衝層之該第二部份，並且使用該矽鍺鬆弛緩衝層 之該第二部份作為該矽錯鬆弛緩衝層。 9 2 .如申請專利範圍第9 1項所述之方法，其中在該結合步 驟中，該新基板係選擇為一矽基板。 9 3.如申請專利範圍第8 7項所述之方法，其中該製造該矽 鍺鬆弛緩衝層的步驟進一步包含以下步驟·· 將該矽鍺鬆弛緩衝層之該第二部份固定到一新基板， 而一絕緣分配層則插入於該矽鍺鬆弛緩衝層之該第二部份 與該新基板之間； 進行該矽鍺鬆弛緩衝層之該第二部份與該薄矽層的一 層轉移； 以一第一選擇性蝕刻，蝕刻該矽鍺鬆弛缓衝層之該第 以一第二選擇性蝕刻，蝕刻該薄矽層，係應用該矽鍺 鬆弛緩衝層之該第二部份作為蝕刻終止層，藉此而暴露該
4IBM04016TW-替換頁-082806.ptc 第57頁 Ί284980 案號 93105687 95. 8. 29 年 月 曰 修(走)正替换頁 六、申請專利範圍 矽鍺鬆弛緩衝層之該第二部份，並且使用該矽鍺鬆弛緩衝 層之該第二部份作為該矽鍺鬆弛緩衝層。 9 4.如申請專利範圍第93項所述之方法.，其中在該固定步 驟中，該新基板係選擇為一石夕基板。 95.如申請專利範圍第93項所述之方法，其中在該固定步 驟中，該絕緣分配層中的一絕緣材料係選自由氧化矽、氮 化石夕、氧化銘、銳酸链、 fe-k 材料、'v高-k ’材料及 其組合所組成的群組中。 9 6.如申請專利範圍第9 3項所述之方法，其中該固定步驟 進一步包含將至少一傳導面封於該絕緣分配層的步驟。 9 7.如申請專利範圍第9 6項所述之方法，進一步包含圖案 化該至少一傳導面之步驟。 9 8.如申請專利範圍第96項所述之方法，進一步包含藉由 至少一介層，從該絕緣分配層連接出該至少一傳導面的步 驟。 進一步包含以下步驟： 磊晶地成長一大約0 . 3 n m與1. 5 n m之間厚的第二晶質二
4IBM04016TW-替換頁-082806. ptc 第58頁
Ϊ284980 95. 8.29 _ 案號93105687 _年月曰 六、申請專利範圍 氧化矽層在該矽鍺鬆弛缓衝層之該第二部份上；以及 沈積一第一絕緣層於該第二晶質二氧化矽層上，其中 該插入的絕緣分配層包含該第二晶質二氧化矽層與該第一 絕緣層。 第質 1實 ，域 法區 方二 的第 層一 質， 晶成 變組 應層 之鍺 域碎 區變 補應 互伸 兩拉 成一 分由 生地 產質 種實 一域 ).區 成層層 組鍺鍺 層碎碎 鍺變變 碎應應 變伸縮 應拉壓 縮該該 壓造造 一製製 由 地 驟 步 下 以 含 包 厚 的 層 鍺 矽 變 應 縮 壓 該 中 其 以 • 9 •，除 除移 鍺鍺 •，變變 等應應 相伸縮 質拉壓 實該該 度的的 厚處處 的之之 層域域 鍺區區 矽二一 變第第 應該該 伸應應 拉對對 該將將 與 度 及 變 應 伸 拉 該 合 結 時 域 區 二 第 與 1 第 之 補 互 該 鎖 聯 於 該以 與； 層域 鍺區 矽補 變互 應兩 伸成 拉分 該係 此層 藉質 ， 晶 層變 鍺應 矽該 變成 應形 縮層 壓錯 該矽 與變 層應 鍺縮 碎壓 及 量 過 該 此 藉 除 移 料 材 量 過一 ο 的生 層產 質而 晶驟 變步 應合 該結 蓋該 覆為 將因 料 材
4IBM04016TW-替換頁-082806. ptc 第59頁 1284980 案號 93105687
修(吏)正替换1丨 95. 8. 29 年 月 曰 六、申請專利範圍 前，建構至少一絕緣介電帶，其中該侧壁表面已經於該移 除步驟後暴露出，藉此該絕緣介電帶能促進該結合步驟中 的對準，並且將變成分隔該壓縮應變矽鍺層與該拉伸應變 石夕錯層的一絕緣溝渠。 10 2. —種高性能處理器，包含： 至少一晶片，其中該晶片包含一應變晶質層，該應變 晶質層具有一拉伸應變矽鍺部份與一壓縮應變矽鍺部份， 其中該拉伸應變矽鍺部份與該壓縮應變矽鍺部份係為一共 平面空間關係，而且該壓縮應變矽鍺具有鍺濃度高於該拉 伸應變矽鍺，而且在該壓縮應變矽鍺中的鍺濃度係高於 9 0%; 複數個裝置於該應變晶質層中，其中該複數個裝置包 含在該拉伸應變矽鍺部份的電子傳導型裝置，而且該複數 個裝置包含在該壓縮應變矽鍺部份的電洞傳導型裝置。 1 0 3.如申請專利範圍第1 0 2項所述之高性能處理器，其中 該處理器是一數位處理器。 1 〇 4.如申請專利範圍第1 0 2項所述之高性能處理器，其中 該處理器包含至少一類比電路。 10 5. —種製造一高性能處理器的方法，包含步驟： 使用至少一晶片，其中該至少一晶片包含一應變晶質
4IBM04016TW-替換頁-082806. ptc 第60頁 1284980 案號 93105687 fa修正#捣¥
年95.月8.29曰 六、申請專利範圍 層具有拉伸應變矽鍺部份與壓縮應變矽錯部份，其中該拉 伸應變石夕錯部份與該壓縮應變石夕鍺部份係為一共平面空間 關係’而且複數個裝置係寄存於該應變晶質層中，而且其 中該複數個裝置包含在該拉伸應變矽錯部份的電子傳導^ 裝置’而且其中該複數個裝置包含在該壓縮應變石夕錯部份 的電洞傳導型裝置。 1 0 6 ·如申請專利範圍第1 〇 5項所述之製造處理器的方法， 進一。步包含使用一裝置設計係最佳化供裝置操作於大約 2 〇型』ί7 〇 ° 1間的步驟，以用於該電子傳導型與該電洞傳 t+ 設。 一驟 丨的步 10器的 第理置 圍處裝 範該型 利據導 專根傳 請含洞 申包電 如步該 7.1 與 1-0進置 法 方 的 器 ίι 處 造 製 之 述 所 項 裝 型 導 傳 子 該 線 佈 ， 且 法而 方， 的置 器裝。 理體置 處導裝 造半體 製化導 之氧半 述金化 所型氧 項-N金 5含型 10包pi 1—IP 第置含 圍裝包 範型置 利導裝 專傳型 請子導 申電傳 如該洞 •p^1 8 4, ^ 10其該 如 9 ο 11 奔成該 第 該 鍺包 矽體 之二緣 述令Μ絕 所士 h極 項I W閘 f的 於置 s f Μ裝 範I絕Γ =質半 請Μ二 ‘r金長U 中 中 其 絕 質 晶
1284980· 案號 93105687 95. 8. 29 年月曰
月丨日修敏}正替換頁 六、申請專利範圍 緣層。 1 1 0.如申請專利範圍第1 0 8項所述之製造處理器的方法， 其中處理P型金氧化半導體裝置的步驟包含蠢晶地成長一 第一晶質絕緣層在該壓縮應變石夕鍺上的步驟，其中該P型 金氧化半導體裝置的閘極絕緣體包含該第一晶質絕緣層< 1 1 1 .如申請專利範圍第1 05項所述之製造處理器的方法， 其中該電子傳導型裝置包含N型-調摻場效電晶體裝置。 1 1 2.如申請專利範圍第1 0 5項所述之製造處理器的方法， 其中該電洞傳導型裝置包含P型-調摻場效電晶體裝置。 1 1 3 ·如申請專利範圍第1 0 5項所述之製造處理器的方法， 進一步包含將至少一光學裝置併入於該至少一晶片的步 驟。 1 1 4.如申請專利範圍第1 1 3項所述之製造處理器的方法， 其中該至少一光學裝置包含至少一光檢測器。 1 1 5.如申請專利範圍第1 1 3項所述之製造處理器的方法， 至-十__先學^-包含至少一雷射一^-
4IBM04016TW-替換頁-082806.ptc 第62頁
TW093105687A 2003-03-15 2004-03-04 Dual strain-state SiGe layers for microelectronics TWI284980B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/389,145 US6963078B2 (en) 2003-03-15 2003-03-15 Dual strain-state SiGe layers for microelectronics

Publications (2)

Publication Number Publication Date
TW200501409A TW200501409A (en) 2005-01-01
TWI284980B true TWI284980B (en) 2007-08-01

Family

ID=32962206

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093105687A TWI284980B (en) 2003-03-15 2004-03-04 Dual strain-state SiGe layers for microelectronics

Country Status (4)

Country Link
US (2) US6963078B2 (zh)
KR (1) KR20050106432A (zh)
TW (1) TWI284980B (zh)
WO (1) WO2004084264A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI408701B (zh) * 2007-09-05 2013-09-11 Tel Epion Inc 利用氣體團簇離子束修正工作件之特徵部的方法

Families Citing this family (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205640B2 (en) * 2002-05-22 2007-04-17 Masashi Kawasaki Semiconductor device and display comprising same
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6878611B2 (en) * 2003-01-02 2005-04-12 International Business Machines Corporation Patterned strained silicon for high performance circuits
JP2004245660A (ja) * 2003-02-13 2004-09-02 Seiko Instruments Inc 小片試料の作製とその壁面の観察方法及びそのシステム
US7198974B2 (en) * 2003-03-05 2007-04-03 Micron Technology, Inc. Micro-mechanically strained semiconductor film
US7115480B2 (en) * 2003-05-07 2006-10-03 Micron Technology, Inc. Micromechanical strained semiconductor by wafer bonding
US6987037B2 (en) * 2003-05-07 2006-01-17 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
US7273788B2 (en) * 2003-05-21 2007-09-25 Micron Technology, Inc. Ultra-thin semiconductors bonded on glass substrates
US7501329B2 (en) 2003-05-21 2009-03-10 Micron Technology, Inc. Wafer gettering using relaxed silicon germanium epitaxial proximity layers
US7153753B2 (en) * 2003-08-05 2006-12-26 Micron Technology, Inc. Strained Si/SiGe/SOI islands and processes of making same
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
JP2007525838A (ja) * 2004-02-14 2007-09-06 エピオン コーポレーション ドープ済みおよび未ドープの歪み半導体の形成方法およびガスクラスタイオン照射による半導体薄膜の形成方法
JP4177775B2 (ja) * 2004-03-16 2008-11-05 株式会社東芝 半導体基板及びその製造方法並びに半導体装置
JP4157496B2 (ja) * 2004-06-08 2008-10-01 株式会社東芝 半導体装置及びその製造方法
US7244958B2 (en) 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
DE102004048096A1 (de) * 2004-09-30 2006-04-27 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
US7202124B2 (en) * 2004-10-01 2007-04-10 Massachusetts Institute Of Technology Strained gettering layers for semiconductor processes
JP4239203B2 (ja) 2005-05-31 2009-03-18 株式会社東芝 半導体装置とその製造方法
FR2886763B1 (fr) * 2005-06-06 2007-08-03 Commissariat Energie Atomique Procede de realisation d'un composant comportant au moins un element a base de germanium et composant ainsi obtenu
TWI258172B (en) * 2005-08-24 2006-07-11 Ind Tech Res Inst Transistor device with strained Ge layer by selectively grown and fabricating method thereof
CN101326646B (zh) * 2005-11-01 2011-03-16 麻省理工学院 单片集成的半导体材料和器件
US20070252223A1 (en) * 2005-12-05 2007-11-01 Massachusetts Institute Of Technology Insulated gate devices and method of making same
US7656049B2 (en) * 2005-12-22 2010-02-02 Micron Technology, Inc. CMOS device with asymmetric gate strain
US7518193B2 (en) 2006-01-10 2009-04-14 International Business Machines Corporation SRAM array and analog FET with dual-strain layers comprising relaxed regions
US7678630B2 (en) * 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
US7544584B2 (en) 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
US7531392B2 (en) * 2006-02-27 2009-05-12 International Business Machines Corporation Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
US7785995B2 (en) * 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
FR2908924A1 (fr) * 2006-12-06 2008-05-23 Commissariat Energie Atomique PROCEDE DE REALISATION DE ZONES A BASE DE Si1-yGey DE DIFFERENTES TENEURS EN Ge SUR UN MEME SUBSTRAT PAR CONDENSATION DE GERMANIUM
DE602007000665D1 (de) * 2006-06-12 2009-04-23 St Microelectronics Sa Verfahren zur Herstellung von auf Si1-yGey basierenden Zonen mit unterschiedlichen Ge-Gehalten auf ein und demselben Substrat mittels Kondensation von Germanium
FR2902234B1 (fr) * 2006-06-12 2008-10-10 Commissariat Energie Atomique PROCEDE DE REALISATION DE ZONES A BASE DE Si1-yGey DE DIFFERENTES TENEURS EN Ge SUR UN MEME SUBSTRAT PAR CONDENSATION DE GERMANIUM
US8063397B2 (en) * 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
US7608526B2 (en) 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
US8962447B2 (en) * 2006-08-03 2015-02-24 Micron Technology, Inc. Bonded strained semiconductor with a desired surface orientation and conductance direction
US7442599B2 (en) * 2006-09-15 2008-10-28 Sharp Laboratories Of America, Inc. Silicon/germanium superlattice thermal sensor
KR100833498B1 (ko) * 2006-10-19 2008-05-29 한국전자통신연구원 스트레인드 베리드 채널을 구비하는 광소자
KR100782497B1 (ko) * 2006-11-20 2007-12-05 삼성전자주식회사 얇은 응력이완 버퍼패턴을 갖는 반도체소자의 제조방법 및관련된 소자
EP1928020B1 (en) * 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
US20080173895A1 (en) * 2007-01-24 2008-07-24 Sharp Laboratories Of America, Inc. Gallium nitride on silicon with a thermal expansion transition buffer layer
US7525161B2 (en) * 2007-01-31 2009-04-28 International Business Machines Corporation Strained MOS devices using source/drain epitaxy
US7759233B2 (en) * 2007-03-23 2010-07-20 Micron Technology, Inc. Methods for stressing semiconductor material structures to improve electron and/or hole mobility of transistor channels fabricated therefrom, and semiconductor devices including such structures
US7897480B2 (en) * 2007-04-23 2011-03-01 International Business Machines Corporation Preparation of high quality strained-semiconductor directly-on-insulator substrates
US7531854B2 (en) * 2007-05-04 2009-05-12 Dsm Solutions, Inc. Semiconductor device having strain-inducing substrate and fabrication methods thereof
US8293611B2 (en) * 2007-05-08 2012-10-23 Micron Technology, Inc. Implantation processes for straining transistor channels of semiconductor device structures and semiconductor devices with strained transistor channels
US8053810B2 (en) * 2007-09-07 2011-11-08 International Business Machines Corporation Structures having lattice-mismatched single-crystalline semiconductor layers on the same lithographic level and methods of manufacturing the same
DE102007052053B4 (de) 2007-10-31 2012-02-02 Advanced Micro Devices, Inc. Eine Zugverformungsquelle unter Anwendung von Silizium/Germanium-Material in global verformtem Silizium
US20090127541A1 (en) * 2007-11-19 2009-05-21 Intel Corporation Reducing defects in semiconductor quantum well heterostructures
US7678634B2 (en) * 2008-01-28 2010-03-16 International Business Machines Corporation Local stress engineering for CMOS devices
KR100955183B1 (ko) * 2008-02-29 2010-04-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
FR2934085B1 (fr) 2008-07-21 2010-09-03 Commissariat Energie Atomique Procede pour containdre simultanement en tension et en compression les canaux de transistors nmos et pmos respectivement
US8401774B2 (en) * 2009-01-23 2013-03-19 The Boeing Company System and method for detecting and preventing runway incursion, excursion and confusion
KR101642362B1 (ko) * 2009-05-14 2016-07-26 주성엔지니어링(주) 반도체 소자 및 그 제조 방법
CN101866834B (zh) * 2009-12-11 2011-09-14 清华大学 高Ge组分SiGe材料的方法
US20120080722A1 (en) * 2010-09-30 2012-04-05 Institute of Microelectronics,Chinese Academy of Sciences Method for forming strained semiconductor channel and semiconductor device
US8629426B2 (en) * 2010-12-03 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stressor having enhanced carrier mobility manufacturing same
US8471342B1 (en) * 2011-12-09 2013-06-25 GlobalFoundries, Inc. Integrated circuits formed on strained substrates and including relaxed buffer layers and methods for the manufacture thereof
US8648388B2 (en) * 2012-02-15 2014-02-11 International Business Machines Corporation High performance multi-finger strained silicon germanium channel PFET and method of fabrication
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US8680576B2 (en) * 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8617968B1 (en) 2012-06-18 2013-12-31 International Business Machines Corporation Strained silicon and strained silicon germanium on insulator metal oxide semiconductor field effect transistors (MOSFETs)
EP2682983B1 (en) 2012-07-03 2016-08-31 Imec CMOS device comprising silicon and germanium and method for manufacturing thereof
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
US9368578B2 (en) * 2013-02-04 2016-06-14 Globalfoundries Inc. Methods of forming substrates comprised of different semiconductor materials and the resulting device
US20140291761A1 (en) * 2013-03-29 2014-10-02 International Business Machines Corporation Asymmetric Spacers
KR102069275B1 (ko) * 2013-06-07 2020-01-22 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
KR102077447B1 (ko) 2013-06-24 2020-02-14 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR102104062B1 (ko) * 2013-10-31 2020-04-23 삼성전자 주식회사 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법
US8987069B1 (en) * 2013-12-04 2015-03-24 International Business Machines Corporation Semiconductor substrate with multiple SiGe regions having different germanium concentrations by a single epitaxy process
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
US20150194307A1 (en) * 2014-01-06 2015-07-09 Globalfoundries Inc. Strained fin structures and methods of fabrication
WO2015147851A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Strain compensation in transistors
EP2930752A3 (en) 2014-04-08 2016-01-20 IMEC vzw Method for manufacturing a transistor device
TWI570911B (zh) * 2014-05-19 2017-02-11 新世紀光電股份有限公司 半導體結構
CN105304494B (zh) * 2014-07-25 2019-06-28 Imec 非营利协会 一种形成nmos晶体管装置的锗通道层、nmos晶体管装置和cmos装置的方法
EP2978016B1 (en) 2014-07-25 2018-06-13 IMEC vzw A method for providing an nMOS device and a pMOS device on a silicon substrate and silicon substrate comprising an nMOS device and a pMOS device
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
WO2016109502A1 (en) * 2014-12-31 2016-07-07 Sunedison Semiconductor Limited Preparation of silicon-germanium-on-insulator structures
US9761699B2 (en) * 2015-01-28 2017-09-12 International Business Machines Corporation Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
US9401372B1 (en) 2015-02-10 2016-07-26 International Business Machines Corporation Dual isolation on SSOI wafer
US9508741B2 (en) 2015-02-10 2016-11-29 International Business Machines Corporation CMOS structure on SSOI wafer
US9437680B1 (en) 2015-03-31 2016-09-06 International Business Machines Corporation Silicon-on-insulator substrates having selectively formed strained and relaxed device regions
US9559120B2 (en) * 2015-07-02 2017-01-31 International Business Machines Corporation Porous silicon relaxation medium for dislocation free CMOS devices
US9685510B2 (en) * 2015-09-10 2017-06-20 International Business Machines Corporation SiGe CMOS with tensely strained NFET and compressively strained PFET
US9768302B2 (en) * 2015-09-30 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9472671B1 (en) * 2015-10-31 2016-10-18 International Business Machines Corporation Method and structure for forming dually strained silicon
US9443873B1 (en) 2015-12-14 2016-09-13 International Business Machines Corporation Structure and method for tensile and compressive strained silicon germanium with same germanium concentration by single epitaxy step
US9437427B1 (en) 2015-12-30 2016-09-06 International Business Machines Corporation Controlled confined lateral III-V epitaxy
US9601385B1 (en) 2016-01-27 2017-03-21 International Business Machines Corporation Method of making a dual strained channel semiconductor device
US9842929B1 (en) * 2016-06-09 2017-12-12 International Business Machines Corporation Strained silicon complementary metal oxide semiconductor including a silicon containing tensile N-type fin field effect transistor and silicon containing compressive P-type fin field effect transistor formed using a dual relaxed substrate
US9831324B1 (en) 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
CN107527820A (zh) * 2017-08-21 2017-12-29 电子科技大学 一种pmos器件的制作方法
CN107452807A (zh) * 2017-08-21 2017-12-08 电子科技大学 一种低导通电阻的pmos器件
US10510889B2 (en) 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. P-type strained channel in a fin field effect transistor (FinFET) device
WO2020150482A1 (en) * 2019-01-16 2020-07-23 The Regents Of The University Of California Wafer bonding for embedding active regions with relaxed nanofeatures
US11923237B2 (en) * 2021-08-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6235567B1 (en) * 1999-08-31 2001-05-22 International Business Machines Corporation Silicon-germanium bicmos on soi
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
JP2004519090A (ja) * 2000-08-07 2004-06-24 アンバーウェーブ システムズ コーポレイション 歪み表面チャネル及び歪み埋め込みチャネルｍｏｓｆｅｔ素子のゲート技術
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) * 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
WO2003001607A1 (en) * 2001-06-21 2003-01-03 Massachusetts Institute Of Technology Mosfets with strained semiconductor layers
EP1415331A2 (en) * 2001-08-06 2004-05-06 Massachusetts Institute Of Technology Formation of planar strained layers
WO2003017336A2 (en) * 2001-08-13 2003-02-27 Amberwave Systems Corporation Dram trench capacitor and method of making the same
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI408701B (zh) * 2007-09-05 2013-09-11 Tel Epion Inc 利用氣體團簇離子束修正工作件之特徵部的方法

Also Published As

Publication number Publication date
TW200501409A (en) 2005-01-01
US20040178406A1 (en) 2004-09-16
WO2004084264A3 (en) 2004-11-11
US7091095B2 (en) 2006-08-15
WO2004084264A2 (en) 2004-09-30
US6963078B2 (en) 2005-11-08
US20050156268A1 (en) 2005-07-21
KR20050106432A (ko) 2005-11-09

Similar Documents

Publication Publication Date Title
TWI284980B (en) Dual strain-state SiGe layers for microelectronics
TWI269441B (en) Multiple gate MOSFET structure with strained Si Fin body
JP4446656B2 (ja) Ｓｏｉ型基板の形成方法
JP4197651B2 (ja) 歪みＳｉ系層を製作する方法
US7074623B2 (en) Methods of forming strained-semiconductor-on-insulator finFET device structures
US6835633B2 (en) SOI wafers with 30-100 Å buried oxide (BOX) created by wafer bonding using 30-100 Å thin oxide as bonding layer
US8211786B2 (en) CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US20070228484A1 (en) Structure and method of integrating compound and elemental semiconductors for high-performance cmos
TW200524088A (en) CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
JP2007535802A5 (zh)
US20080261055A1 (en) Preparation of high quality strained-semiconductor directly-on-insulator substrates
TWI270146B (en) Semiconductor-on-insulator (SOI) strained active areas
JP2002305293A (ja) 半導体部材の製造方法及び半導体装置の製造方法
US9607986B2 (en) Mixed orientation semiconductor device and method
US7531392B2 (en) Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
US9754967B2 (en) Structure for integration of an III-V compound semiconductor on SOI
US20110086473A1 (en) Hybrid orientation semiconductor structure with reduced boundary defects and method of forming same
TW200414544A (en) Transistor with strained channel and mesa isolation and method for forming the same
JP4296726B2 (ja) 半導体基板の製造方法及び電界効果型トランジスタの製造方法
US7776674B2 (en) Hybrid strained orientated substrates and devices
JP2003078116A (ja) 半導体部材の製造方法及び半導体装置の製造方法
JP2004055943A (ja) 半導体装置とその製造方法
JP2003078118A (ja) 半導体部材の製造方法及び半導体装置の製造方法
US20090170293A1 (en) Method for manufacturing semiconductor device
TWI307959B (zh)

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees