TWI307959B - - Google Patents

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1307959 • 1 £7.钟.用)阳修(更)正替换頁 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種對稱性N型/p型金屬絕緣場效電晶體之組合結 構’尤指·一種分別以應變秒及應&錯作為為電子及電洞通道之對稱性 N型/P型金屬絕緣場效電晶體之組合結構；本發明亦關於該組合結構 之製造方法。 【先前技術】 鍺製程的應用被視為在互補式金屬氧化物半導體（QI0S)電晶體未來繼續 往高性能特性發展的關鍵技術之一。然而，鍺晶圓成本過高，以致全面無法: 代石夕基半導體。若直接成長應魏於傳統㈣目，則可大幅減少純鍺雜，但 因晶格常數差異會使缺陷數量大增。 ~ 同時，在石夕基底⑽ksl)的習知電晶體中，電子的遷移率比電洞高約:

=至於在電路佈局（！聊t)面積上’ P型_FT約為N型隱丁的三户 右早純只使用應變矽當N與p型電晶體之通 σ 加分別為2倍與1 4伴，翻脱成電翻^、Ί洞在遷移率上的立 的增加與浪費，與設:的=:成電路佈局*積差異的増加，造成製杨

習知技術應用矽鍺合金（sil—xGex aU 提升電洞遷移率，但不利於與應變石夕^^於電晶體結構， W4,527 B1亦提出以應變石夕為Ν型通道如美國專利H 而，此結構會造成Ν型與Ρ型的高度落差為Ρ型通道。^ 光對準將是一大挑戰。 f於未來的製程整合， 有鑑於此，本發明將應變石夕與應變 應用於金屬絕緣場效電晶谓 1307959 J7.年9.月0阳修(更)正替換頁 (MISFET)，以改善上述問題，#益山ώ丨，t

%並耜由良好對稱性及性能大幅提升之N 型與P型MISFET，以減少電路佈局所需面積。 【發昀内容】 -- 本發明之目的在於提供1對稱性龍/?型金屬絕緣場效電晶體 (MISFET)之組合結構之製造方丰，飞士“ 万法可有效提升電子及電洞遷移率。 本务明之另目的在於提供—種對稱性N型/P型金屬絕緣場 效電晶體之組合結構可減少電路佈局所需面積。 為達成上述目的’本發明之對稱性N型/P型金屬絕緣場效電 晶體之組合結構主要包括二相連之p型及n型⑽sfet， 每- MISFET包括-基板、_發錯、緩衝層、—源極、—練及一 閑極，其中鹏T係一 N型井之薄應變錯層，Μ·· 係一 P型井之薄應變矽層，且N刑 a 1 N型井與P型井之間具有一隔離 (isolation )。本發明之對稱性N刑/ π ^ I絕緣場效1晶體組合 廿夕層’形成於該P型井表面， 電及—應f錯層，形成於㈣型井表面，並作為 上述之基板可為梦晶基板、秒晶 導體基板，例如成長方向（則、（ =SGI)基板或其他+ 上述之矽鍺镑&或（ill)之矽晶基板。 緩衝層可包括石夕錯漸變層 鍺或鍺濃声盔1()/ 啊文層及松弛矽鍺層，材質可為純 ’又轉/晨度為1〇/0〜100〇/〇之矽鍺合金 矽鍺合金層。此卜 H 乂 K為鍺濃度為約50%之 曰此外’石夕鍺漸變層，以利薄接思c ,, 本發明雷曰邮士 e日α _生長減少缺陷產生。 月电日日體中閘極底部之絕緣層 介電材料。 句一氧化矽或其他適當的高 本發明製造對稱性Ν型/Ρ型金屬絕绫 蜀也，豪场效電晶體組合結構的 6

......... .........HI. Λ知·处胡I修(更)疋替換頁I 1307959 *·*^ nil | __ ，、八 f . 方法主要包括下列步驟，ΤΤί~— 長—石夕鍺緩衝層，並以r=)k供一基板；⑼於該基板上蟲晶成 型井；⑷於二^=(iS〇lati〇n)定義出相鄰的P型井及N 變鍺層；及⑷科_ d财表面分卿成—應_層及一應 汲極及抑層及應變鍺層表面分別形成-源極、一 . *· _。(：；’例如，化(學)，吊^低溫蟲晶製程’溫度範圍較佳為200。〇 程。於步驟(c)中，(CVD)或分子束蟲晶法（臟）製 及選擇性成長的方心^ N型絲面形成"*犧牲層，再以再成長 • _表面形成_犧。型井表面形成應變㈣；或者，先於P 井表面形錢_層再料成長及選雜成長的方式於N型 本發明的其他_及實施步㈣於下節中詳細說明。 【實施方式】 施例係製作金屬氧化物半於製造過程中之結構剖面圖。此實 • L:， 緣層亦可為其他介電材料。此外，圖中各#尺寸比例僅 響為方射曰明相對位置，而非實際計結構之放大。 a 制^中’石夕晶铸體基板10上依縣晶成長石夕錯漸變層及鬆弛石夕鍺層， _膜沉積及兹刻技術定義出隔離（isolation) 21，並以離子佈植或擴散 I程定義出N型M0SFET的P型井(P-weI i )22與p型卿ET的N型井(N_weii) 23 ’圖中係以虛線標示。其中石赠漸變層厚度為_〜1〇_，鬆他石夕錯層的錯濃 度均句’厚度為1μιη〜10,。石夕鍺漸變層及鬆弛砍錯層可利用低溫蟲晶技術形 成。錯濃度若為50%，對於上層的應變矽與應變鍺將有相同的應變力，則所對應 的臨界厚度（critical thickness)也相同。因此可磊晶成長出相同厚度之應 變石夕與應變鍺層，因無高度落差，利於黃光微影製程之用。 ii丨丨I丨丨攀 _ιτ ^ 年9.月〇胡修(更)正替换頁 1307959 第2圖麵示N型井il^FT面ii-氧化層31作為硬式光罩 (hardraask^之犧牲層；其詳細步驟包括：先在p型井&、N型井23及隔離η 表面完全覆蓋該氧化層，再利用微影黃光技術將p型井22表面的氧化層 除’以裸露出P型井22。 第3.圖則顯示在整個結構表面以再成長（代1顏也）與選擇性成長 (selective growth)的方式磊晶形成應變矽層。圖中p型井22與氧化層幻 表面因成核條件不同’因此所生長的應變石夕層4〇及41不同，並達到選擇性成 長的目的。由於應變石夕所能承受的熱預算（thermal budget)較應變鍺為高， 故此時可考慮先實施較高溫的離子植入與退火步驟，以形成雜與源極。 八_第4圖係將具有應變石夕層黯41的結構以微影黃光技術將N型井23及部 分隔離21表面的氧化層31及應變石夕層41侧去除，以裸露出 分隔離21。 ^〇| 第5圖則重複第2圖的步驟，於N型井23以外的結構表 作為硬式鮮（hanimask);詳时糊不雜述。 I化層32 第6 ®則重複第3 B的步驟，但改為以再成長及選雜成長的方式蟲晶 成應變錯層。圖中％死】共外φ _ 麻Q〇 庫變鍺# 5〇及^ 成祕件祠，因此所生長的 錯層0及51不同，並達到選擇性成長的目的，並可於應變鍺層上成長一 保護層，例如厚度2賢_的石夕層。 。夂錯層上成長 第7,顯示將應變石夕層4〇、41表面的氧化層％及應變錯層51清除後，即 二，、有雙材料通道（dual raaterial channel)的虛擬基 substrate)。 1 、、第8圖係根據上述結構形成臓FET及ρ_ΕΤ元件之示意圖。主要係於 f 、辦導體_彡細極6卜62，錢NM_的_3、没極 雷、ή、δ者的源極65、汲極66。而以應變石夕層4〇與應變鍺層50作為電子盘 緣^^/編1、62可為複㈣，複晶饿魏合金_，閘極的絕 S 可為一氧化石夕，亦可為其他高介電係數（high-K)絕緣層材料。 弟為比車乂本發明與石夕基底或單純只使用應變石夕作電晶體通道之電子或 1307959 ""**~***^*""' ' *' "' " --r-i ,.ι „i^L| 年9j^0街修(更)正替換買 電洞遷移率。根據理論預測於德底（_Si) f晶體中，電子的遷移率約比 電洞南二倍’ S此P型MGSFET在電猶局（iayQUt)所錢面麵為N型腑Ετ 的三倍、。若單純只使用賴轉Ν與ρ型電晶體之通道，電子與制在遷移率 上分別增加為2倍舆1,4倍.，將會造成電路佈局面積差異更大造成電路設計上 的困難。若使用本發明雙材料通道之電晶體，以電子而言，約有六倍於石夕其底 =:率二應變錯也會有約六倍的電洞遷移率的增加，這樣的驅綠流 輸出更對％，也卽省了電路佈局的面積。 由上可知，本發明擁有以下之優點： 1. 2. 3. 可大幅提升Ν型與Ρ型MISFET驅動電流. 可=良好對稱性之Ν型與Ρ型MISFH電晶體。 對稱性結構有利於製程整合中之黃光對 容易製作高σ暂 無同度洛差，不但郎省成本，且 驅動電變石夕與應變錯，進而應用在積體電路上。 品更對稱，據此即省電路佈局的面積，降低製造成本。 1307959 一—-------— ' · Hu，修(更)正替換頁 【圖式簡單說明】 第1〜8圖為本發明較佳具體實例之一於製造過程中之結構剖面圖。 第9圖為比較本發明與矽基底或單純只使用應變矽作電晶體通道之電子或 電：^遷移率。 _ 【主要元件符號說明】 矽晶半導體基板 10 隔離 21 P型井 22 N型井 23 氧化層 31 ' 32 應變矽層 40'41 應變鍺層 50、51 閘極 61 、 62 絕緣層 611 、 621 源極 63、65 汲極 64、66 10

Claims (1)

1307959 泣年9.朋郎ι(更)正替換頁 ^ ， 十、申請專利範圍： 1. 一種製造對稱性N型/P型金屬絕緣場效電晶體（MISFET)之組合結 構之製造方法，包括下列步驟： (a) 提供一基板； (b) 於該基板上磊晶成長一矽鍺緩衝層，並以隔離（isolation)定義 出相鄰的P型井及N型井； (c) 於該P型井及N型井表面分別形成一應變矽層及一應變鍺層；及 (d) 於該應變矽層及應變鍺層表面分別形成一源極、一汲極及一閘 極。 2. 如申請專利範圍第1項所述之方法，其中該步驟(a)之基板為矽晶基 板或矽晶絕緣體（SOI)基板。 3. 如申請專利範圍第1項所述之方法，其中該步驟(a)之基板為成長方 向（100)、（110)或（111)之半導體基板。 4. 如申請專利範圍第1項所述之方法，其中該矽鍺缓衝層可為一矽鍺 漸變層及一鬆弛石夕錯層。 5. 如申請專利範圍第1項所述之方法，其中該步驟(b)之矽鍺緩衝層為 純鍺層或鍺濃度為1%〜100%之矽鍺合金層。 • 6.如申請專利範圍第1項所述之方法，其中該步驟(b)係一低溫磊晶製 程，其溫度範圍為200°C〜800°C。 7. 如申請專利範圍第1項所述之方法，其中該步驟(b)係一化學氣相沉 積(CVD)或分子束磊晶法(MBE)製程。 8. 如申請專利範圍第1項所述之方法，其中該步驟（c)係先於N型井表 面形成一犧牲層，再以再成長及選擇性成長的方式於P型井表面形 成應變矽層。 1 ------- 一·， _年〇·那閉修(更)正替換頁 1307959 9.如申請專利範圍第1項所述之方法，其中該步驟⑷係先於P型井表面 :鍺:牲層，再以再成長及選擇性成長的方式卿井表面形成 10·如申請專利範圍第！項所述之組合結構， 晶矽鍺，矽基合金或金屬。 為複θ曰矽，複 1 ·如申請專利範圍第i項所述 緣層Λ-ϋ几方法’其中該步驟（d)之閘拓诠★ 為—氧化石夕或高介電係數（high-k)之材料。底部之絕 12