KR100955183B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 주변회로 영역에서 트랜지스터를 적층 구조로 형성하고, 상층에 형성되는 PMOS 트랜지스터를 실리콘 게르마늄층 상부에 형성하여 압축 변형(Compressive Strain) 구조를 형성함으로써 소자 동작시 채널 영역의 전하 이동도(hole mobility)를 증가시킬 수 있는 기술을 개시한다. 이를 위해, 본 발명은 반도체 기판의 제 1 활성영역과 접속하는 실리콘층으로 형성된 제 2 활성영역과, PMOS 예정영역의 실리콘층 상부에 형성된 실리콘 게르마늄층 및 실리콘 게르마늄층 상부에 형성된 PMOS용 게이트를 포함한다.
실리콘 게르마늄, 압축 변형
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 주변회로 영역에서 트랜지스터를 적층 구조로 형성하고, 상층에 형성되는 PMOS 트랜지스터를 실리콘 게르마늄층 상부에 형성하여 압축 변형(Compressive Strain) 구조를 형성함으로써 소자 동작시 채널 영역의 전하 이동도(hole mobility)를 증가시킬 수 있는 반도체 소자의 제조방법에 관한 기술이다.
반도체 소자의 고집적화가 진행됨에 따라 소자가 차지하는 면적이 줄어들고 있다. 이에 따라, 트랜지스터의 크기가 줄어들어 소스 영역과 드레인 영역 간의 간격이 좁아지고, 채널 길이도 줄어들고 있다. 또한, 트랜지스터의 소스/드레인 영역과 접촉하는 콘택플러그의 사이즈도 감소하고 있다.
이와 같이 콘택플러그의 사이즈가 감소하게 되면 실리콘 기판과 콘택플러그 간의 콘택 저항(Rc)이 증가하게 된다. 이는 소자의 전류 특성을 열화시켜 소자의 고속화를 저해하는 요인이 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 주변회로 영역의 PMOS 트랜지스터를 실리콘 게르마늄층 상부에 형성하여 압축 변형(Compressive Strain) 구조를 형성함으로써 소자 동작시 채널 영역의 전하 이동도(hole mobility)를 증가시킬 수 있는데 그 목적이 있다.
둘째, 주변회로 영역에서 트랜지스터를 적층 구조로 형성하여 넷 다이(Net Die)를 증가시킬 수 있는데 그 목적이 있다.
본 발명에 따른 반도체 소자는 반도체 기판의 제 1 활성영역과 접속하는 실리콘층으로 형성된 제 2 활성영역; PMOS 예정영역의 상기 실리콘층 상부에 형성된 실리콘 게르마늄층; 및 상기 실리콘 게르마늄층 상부에 형성된 PMOS용 게이트를 포함하는 것을 특징으로 한다. 여기서, 상기 실리콘 게르마늄층 내의 게르마늄 조성비는 0.05~0.35인 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 제 1 활성영역과 접속하는 실리콘층으로 제 2 활성영역을 형성하는 단계; PMOS 예정영역의 상기 실리콘층 상부에 실리콘 게르마늄층을 형성하는 단계; 및 상기 실리콘 게르마늄층 상부에 PMOS용 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 2 활성영역 형성 단계는 상기 제 1 활성영역 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택 식각하여 상기 제 1 활성영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 포함한 상기 층간절연막 상부 에 실리콘층을 성장시키는 단계를 포함하는 것과, 상기 실리콘층은 상기 층간절연막 상측에서 500~20000Å의 두께만큼 성장시키는 것과, 상기 실리콘층은 선택적 에피택셜 성장 방법으로 형성하는 것을 특징으로 한다.
그리고, 상기 실리콘 게르마늄층 형성 단계는 상기 실리콘층 상부에 상기 PMOS 예정영역을 노출시키는 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴을 식각 마스크로 상기 실리콘층을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 실리콘 게르마늄층을 성장시키는 단계; 및 상기 하드마스크층 패턴을 제거하고, 상기 실리콘 게르마늄층을 평탄화 식각하는 단계를 포함하는 것과, 상기 트렌치는 300~10000Å의 깊이로 형성하는 것과, 상기 실리콘 게르마늄층은 선택적 에피택셜 성장 방법으로 형성하는 것과, 상기 실리콘 게르마늄층은 500~5000Å의 두께로 형성하는 것과, 상기 실리콘 게르마늄층 내의 게르마늄 조성비는 0.05~0.35인 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 주변회로 영역의 PMOS 트랜지스터를 실리콘 게르마늄층 상부에 형성하여 압축 변형(Compressive Strain) 구조를 형성함으로써 소자 동작시 채널 영역의 전하 이동도(hole mobility)를 증가시킬 수 있는 효과를 제공한다.
둘째, 주변회로 영역에서 트랜지스터를 적층 구조로 형성하여 넷 다이(Net Die)를 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1 내지 도 8은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 제 1 반도체 기판(10)의 주변회로 영역에 제 1 활성영역(12)을 정의하는 제 1 소자분리막(14)을 형성한다. 여기서, 제 1 소자분리막(14)은 얕은 트렌치 분리(STI: Shallow trench isolation) 공정으로 형성하는 것이 바람직하다.
그 다음, 제 1 활성영역(12) 상부에 제 1 게이트(16)를 형성하고, 제 1 게이트(16)가 형성된 반도체 기판(10) 상부에 제 1 층간절연막(18)을 형성하여 제 1 게이트(16) 사이를 매립한다.
그 다음, 제 1 게이트(16)를 포함한 제 1 층간절연막(18) 상부에 제 2 층간절연막(20)을 형성한다. 그 다음, 제 2 층간절연막(20)을 선택 식각하여 제 1 게이트(16)를 노출시키는 비트라인 콘택홀(미도시)을 형성한다.
이후, 비트라인 콘택홀을 포함한 제 2 층간절연막(20) 상부에 도전층(미도시)을 형성하고, 비트라인 마스크(미도시)를 이용한 사진 식각 공정으로 도전층을 식각하여 비트라인(22)을 형성한다.
그 다음, 비트라인(22)을 포함한 제 2 층간절연막(20) 상부에 제 3 층간절연막(24)을 형성하여 비트라인(22) 사이를 매립한다. 그 다음, 비트라인(22) 및 제 3 층간절연막(24) 상부에 식각정지막(26)을 형성한다.
그 다음, 식각정지막(26) 상부에 제 4 층간절연막(28)을 형성한다. 여기서, 제 4 층간절연막(28)은 5000~20000Å의 두께로 형성하는 것이 바람직하다.
도 2를 참조하면, 제 1 게이트(16) 사이의 제 4 층간절연막(28), 식각정지막(26), 제 3 층간절연막(24), 제 2 층간절연막(20) 및 제 1 층간절연막(18)을 선택적으로 식각하여 제 1 활성영역(12)을 노출시키는 콘택홀(30)을 형성한다.
도 3을 참조하면, 콘택홀(30) 하부의 제 1 활성영역(12)을 씨드층으로 하여 콘택홀(34)을 매립하도록 제 4 층간절연막(28) 상부에 제 2 반도체 기판(32)을 형성하고, 제 2 반도체 기판(32)을 평탄화 식각한다.
여기서, 제 2 반도체 기판(32)은 선택적 에피택셜 성장 방법(SEG; Selective Epitaxial Growth)으로 실리콘층을 성장시켜 형성하는 것이 바람직하다. 이때, 실리콘층은 콘택홀(30)의 일부를 매립하도록 성장시키고, 이를 씨드층으로 하여 다시 성장시키는 2단계로 나누어 형성할 수 있다.
그리고, 제 2 반도체 기판(32)은 제 4 층간절연막(28) 상측에서 500~20000Å의 두께가 되도록 형성하는 것이 바람직하다. 또한, 제 2 반도체 기판(32)의 평탄화 식각 공정은 화학적기계적연마(CMP) 방법, 에치백(Etch back) 방법 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 수행되는 것이 바람직하다.
도 4를 참조하면, 제 2 반도체 기판(32) 상부에 하드마스크층(34)을 형성한다. 여기서, 하드마스크층(34)은 산화막으로 형성하며, 100~3000Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, PMOS 예정영역의 하드마스크층(34)을 제거하여 하드마스크층 패턴(34a)을 형성한다. 여기서, 하드마스크층(34)의 제거 공정은 플라즈마 식각 방법을 이용하는 것이 바람직하다.
그 다음, 하드마스크층 패턴(34a)을 식각 마스크로 제 2 반도체 기판(32)을 식각하여 트렌치(36)를 형성한다. 여기서, 트렌치(36)는 300~10000Å의 깊이로 형성하는 것이 바람직하다.
도 6을 참조하면, 트렌치(36)에 의해 노출된 제 2 반도체 기판(32)을 씨드층으로 하여 트렌치(36) 내에 실리콘 게르마늄(Si1-XGeX)층(38)을 형성한다. 여기서, 실리콘 게르마늄층(38)은 선택적 에피택셜 성장 방법(SEG)으로 형성하고, 500~5000Å의 두께로 형성하는 것이 바람직하다. 그리고, 실리콘 게르마늄층(38) 내의 게르마늄 조성비(x)는 0.05~0.35인 것이 바람직하다.
도 7을 참조하면, 하드마스크층 패턴(34a)을 제거하고, 실리콘 게르마늄층(38)을 평탄화 식각한다. 여기서, 실리콘 게르마늄층(38)의 평탄화 식각 공정은 화학적기계적연마(CMP) 방법, 에치백(Etch back) 방법 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 수행되는 것이 바람직하다.
도 8을 참조하면, 제 2 반도체 기판(32)에 제 2 활성영역(40)을 정의하는 제 2 소자분리막(42)을 형성한다. 여기서, 제 2 소자분리막(42)은 제 4 층간절연막(28)을 저부로 하는 얕은 트렌치 분리(STI) 공정으로 형성하는 것이 바람직하다. 그 다음, 실리콘 게르마늄층(38) 상부에 PMOS 트랜지스터의 게이트(44a)를 형성하고, 제 2 활성영역(34) 상부에 NMOS 트랜지터의 게이트(44b)를 형성한다.
도 1 내지 도 8은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
Claims (11)
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- 반도체 기판의 제 1 활성영역과 접속하는 실리콘층으로 제 2 활성영역을 형성하는 단계;PMOS 예정영역의 상기 실리콘층을 씨드로 하여 선택적 에피텍셜 성장 방법으로 실리콘 게르마늄층을 형성하는 단계; 및상기 실리콘 게르마늄층 상부에 PMOS용 게이트를 형성하는 단계를 포함하되,상기 제 2 활성영역을 형성하는 단계는상기 제 1 활성영역 상부에 층간절연막을 형성하는 단계;상기 층간절연막을 선택 식각하여 상기 제 1 활성영역을 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀을 포함한 상기 층간절연막 상부에 실리콘층을 성장시키는 단계를 포함하고,상기 실리콘층은 선택적 에피택셜 성장 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 3 항에 있어서, 상기 실리콘층은 상기 층간절연막 상측에서 500~20000Å의 두께만큼 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 3 항에 있어서, 상기 실리콘 게르마늄층 형성 단계는상기 실리콘층 상부에 상기 PMOS 예정영역을 노출시키는 하드마스크층 패턴을 형성하는 단계;상기 하드마스크층 패턴을 식각 마스크로 상기 실리콘층을 식각하여 트렌치를 형성하는 단계;상기 트렌치 내에 실리콘 게르마늄층을 성장시키는 단계; 및상기 하드마스크층 패턴을 제거하고, 상기 실리콘 게르마늄층을 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 트렌치는 300~10000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 3 항에 있어서, 상기 실리콘 게르마늄층은 500~5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 실리콘 게르마늄층 내의 게르마늄 조성비는 0.05~0.35인 것을 특징으로 하는 반도체 소자의 제조방법.
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