JP2005216985A - 半導体装置 - Google Patents
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Abstract
【課題】歪みSiをチャネル層とした高移動度のNMOSおよびPMOSを同一基板上に設けた半導体装置において、NMOSとPMOSの両方に同一工程で膜質の良好なゲート絶縁膜を設けることが可能な半導体装置を提供する。
【解決手段】Siからなる基板1上にNMOS3とPMOS5とを設けてなる。NMOS3は、基板1上のSiGeからなる第1下地層7と、この上部のSiからなる引っ張り歪みを内在する第1チャネル層9とを備えている。PMOS5は、基板1上のSiCからなる第2下地層17と、この上部のSiからなる圧縮歪みを内在する第2チャネル層19とを備えている。
【選択図】図1
【解決手段】Siからなる基板1上にNMOS3とPMOS5とを設けてなる。NMOS3は、基板1上のSiGeからなる第1下地層7と、この上部のSiからなる引っ張り歪みを内在する第1チャネル層9とを備えている。PMOS5は、基板1上のSiCからなる第2下地層17と、この上部のSiからなる圧縮歪みを内在する第2チャネル層19とを備えている。
【選択図】図1
Description
本発明は、半導体装置に関し、特には同一基板上に歪みシリコンを設けた高移動度のNチャンネルMOSトランジスタとPチャンネルMOSトランジスタとが設けられた半導体装置に関する。
近年、シリコン(Si)系の半導体装置においては、格子定数の異なる材料で構成された膜を積層することにより、最上層のチャネル部を構成する膜内に歪みを内在させた高移動度トランジスタの研究が盛んに行われている。
例えば、NチャンネルMOSトランジスタ(NMOSと記す)においては、Si基板上に格子緩和されたシリコンゲルマニウム(SiGe)のバッファ層を形成し、この上に引っ張り歪み状態のSi層を形成し、この引っ張り歪み状態のSi層をチャネルとして利用する。このようなNMOSにおいては、バルクSiをチャネルとした構造と比較して、チャネルにおける電子移動度が増大するため高速化が図られる。一方、PチャンネルMOSトランジスタ(PMOSと記す)においては、Si基板上に圧縮歪み状態のSiGe層を形成し、これをチャネルとして利用する。このようなNMOSにおいては、バルクSiをチャネルとした構造と比較して、チャネルにおける正孔移動度が増大するため高速化が図られる。
ところで、シリコン系の半導体装置においては、低消費電力を実現するために、同一基板上にNMOSとPMOSとを設けたCMOS構成とすることが重要となる。このため、上述した高移動度トランジスタにおいても、NMOSおよびPMOSを同一基板上に積層させた構成とすることが望まれている。おり、例えば図5に示す構成が提案されている。
この図に示す半導体装置においては、シリコン基板101上には、格子緩和状態のSiGe層102、引っ張り歪み状態のSi層103、および格子緩和状態のSiGe層104がこの順に積層されている。そして、格子緩和状態のSiGe層104の一部、および引っ張り歪み状態のSi層103の上層部の一部が除去され、段差形状を構成している。そして、この段差下部における引っ張り歪み状態のSi層103の表面層をチャネル部としてNMOS105を構成する。一方、段差上部における格子緩和状態のSiGe層104、すなわち圧縮歪み状態のSiGe層104の表面層をチャネル部としてPMOS106を構成する(以上、下記特許文献1参照)。
しかしながら、このような構成の半導体装置においては、NMOSのチャネルを構成する層とPMOSのチャネルを構成する層とが異なる材料で構成されることになる。このため、これらの各層の表面層に同様の特性を有するゲート絶縁膜を同一工程で形成することが困難である。特に、PMOSのチャネル部を構成するSiGe層の表面に、特性の良好なゲート絶縁膜を形成することは困難であり、またその手法も確立されてはいない。
そこで本発明は、格子定数の異なる材料層上に積層させたチャネル層を用いることにより高移動度が達成される構成のNMOSおよびPMOSの両方を同一基板上に設けて成る半導体装置において、NMOSとPMOSの両方に同一工程にて膜質の良好なゲート絶縁膜を設けることが可能な半導体装置を提供することを目的とする。
このような目的を達成するための本発明の半導体装置は、例えばSiのような半導体材料からなる同一の基板上にNチャンネル型のMOSトランジスタ(NMOS)とPチャンネル型のMOSトランジスタ(NMOS)とを設けてなる、いわゆるCMOS構成の半導体装置である。そして特に、NMOSは、基板上に設けられた第1下地層と、この上部の第1チャネル層とを備えている。第1下地層は、基板よりも格子定数の大きい半導体材料からなる。また、第1チャネル層は、基板と同一の半導体材料からなり引っ張り歪みを内在して当該第1下地層上に設けられている。そして、例えば基板がSiからなる場合には、この第1下地層はSiGeからなる。一方、PMOSは、基板上に設けられた第2下地層と、この上部の第2チャネル層とを備えている。第2下地層は、基板よりも格子定数の小さい半導体材料からなる。また、第2チャネル層は、基板と同一の半導体材料からなり圧縮歪みを内在して当該第2下地層上に設けられている。そして、例えば基板がSiからなる場合には、この第2下地層はSiCからなる。
このような構成の半導体装置では、NMOSを構成する第1チャネル層が引っ張り歪みを内在しているため、この第1チャネル層を用いて構成されたNMOSは高移動度トランジスタとなる。一方、PMOSを構成する第2チャネル層が圧縮歪みを内在しているため、第2チャネル層を用いて構成されたPMOSは高移動度トランジスタとなる。
そして、このような高移動度のNMOSの第1チャネル層およびPMOSの第2チャネル層の両方ともが同一の半導体材料で構成されている。このため、これらの第1チャネル層および第2チャネル層の表面層に形成されるゲート絶縁膜は、同様の特性を有する層となる。特に、これらのチャネル層をSiで構成することにより、従来のバルクSiのトランジスタ形成と同様の技術を適用して形成された良質なゲート絶縁膜となる。
以上説明したように本発明の半導体装置によれば、高移動度トランジスタとして構成されたNMOSおよびPMOSの両方を同一基板上に設けて成る半導体装置において、NMOSとPMOSの両方に同一工程で同様の特性を有するゲート絶縁膜を設けることが可能となる。そして特に、チャネル層をSiで構成することにより、CMOS構成の半導体装置において、NMOSおよびPMOSの両方のゲート耐圧を確保でき、特性の良好の半導体装置を得ることが可能になる。
以下、本発明の実施の形態を図面に基づいて説明する。
<半導体装置の構成>
図1は、本発明の半導体装置の一例を示す断面図である。この図に示す半導体装置は、例えば単結晶Siからなる基板1の表面側にNMOS3とPMOS5とを設けたCMOS構成の半導体装置である。
図1は、本発明の半導体装置の一例を示す断面図である。この図に示す半導体装置は、例えば単結晶Siからなる基板1の表面側にNMOS3とPMOS5とを設けたCMOS構成の半導体装置である。
このうちNMOS3は、基板1上に、基板1よりも格子定数の大きな半導体材料として、例えばSiGeからなる第1下地層7を備えている。この第1下地層7は、基板1の界面側から上層に向かってGeの含有量を徐々に0%〜30%程度の範囲で増加させた傾斜SiGe層の上部に、Geの含有量を30%程度に保った緩和SiGe層を積層してなる。これにより、第1下地層7の表面層が、基板1よりも格子定数が大きいく、かつ歪みが内在しない層となっている。
この第1下地層7上には、基板1と同一の半導体材料(例えばSi)からなる第1チャネル層9が積層されている。この第1チャネル層9は、全領域に、第1下地層7の影響による引っ張り歪みが内在する程度の薄い膜厚であることとする。
そして、この第1チャネル層9上に、ゲート絶縁膜11を介して2層構造のゲート電極13が設けられ、さらにゲート電極13の両脇の第1チャネル層9および第1下地層7の表面側に、LDD部を備えたソース・ドレイン拡散層15が設けられている。
一方、PMOS5は、基板1上に、基板1よりも格子定数の小さな半導体材料として、例えばSiCからなる第2下地層17を備えている。この第2下地層17は、基板1の界面側から上層に向かってCの含有量を0%〜30%程度の範囲で徐々に増加させた傾斜SiC層の上部に、Cの含有量を30%程度に保った緩和SiC層を積層してなる。これにより、第2下地層17は、その表面層が、基板1よりも格子定数が小さく、かつ歪みが内在しない層となっている。
この第2下地層17上には、基板1と同一の半導体材料(例えばSi)からなる第2チャネル層19が積層されている。この第2チャネル層19は、全領域に、第2下地層17の影響による圧縮歪みが内在する程度の薄い膜厚であることとする。
そして、この第2チャネル層19上に、ゲート絶縁膜21を介して2層構造のゲート電極23が設けられ、さらにゲート電極23の両脇の第2チャネル層19および第2下地層17の表面側に、LDD部を備えたソース・ドレイン拡散層25が設けられている。
また、以上のような構成のNMOS3とPMOS5が形成された基板1の表面側には、これらの素子を分離するためのSTI構造の素子分離領域1aが設けられている。この素子分離領域1aは、第1チャネル層9および第2チャネル層19から基板1に達する深さで設けられていることとする。
このようなNMOS3、PMOS5、および素子分離領域1aが設けられた基板1の上方には、これらを覆う状態で層間絶縁膜31が設けられている。そして、この層間絶縁膜31に形成された接続孔を介して、NMOS3およびPMOS5のゲート電極13,23やソース・ドレイン拡散層15,25に配線33が接続され、この配線33によってCMOS回路が構成されている。
このような構成の半導体装置によれば、引っ張り歪みが内在した第1チャネル層9を用いてNMOS3が構成されており、一方、圧縮歪みが内在した第2チャネル層19を用いてPMOS5が構成されている。したがって、NMOS3およびPMOS5ともに、高移動度トランジスタとなる。そして、このような高移動度のNMOS3の第1チャネル層9およびPMOS5の第2チャネル層19の両方ともが、Siで構成されている。このため、これらの第1チャネル層9および第2チャネル層19の表面層に形成されるゲート絶縁膜11,21は、同様の特性を有する層として構成される。特に、これらのチャネル層9,19がSiからなるため、これらのゲート絶縁膜11,21は、従来のバルクSiのトランジスタ形成と同様の技術を適用して形成された良質な膜として形成される。
この結果、高移動度トランジスタとして構成されたNMOS3およびPMOS5の両方を同一基板1上に設けて成る半導体装置において、NMOS3とPMOS5の両方に同一工程で同様の特性を有するゲート絶縁膜11,21を設けることが可能となる。そして特に、チャネル層9,19をSiで構成することにより、CMOS構成の半導体装置において、NMOS3およびPMOS5のゲート絶縁膜11,21の耐圧を確保でき、特性の良好の半導体装置を得ることが可能になる。
<製造方法−1>
次に、このような構成の半導体装置の製造方法を説明する。
次に、このような構成の半導体装置の製造方法を説明する。
先ず、図2(1)に示すように、単結晶Siからなる基板1上に、SiO2のような無機材料からなるマスクパターン51を形成する。このマスクパターン51は、例えばNMOSが形成されるNMOS領域1nを露出させ、少なくともPMOSが形成されるPMOS領域1pを含むその他の領域を覆う状態で形成される。
次に、図2(2)に示すように、マスクパターン51から露出しているNMOS領域1nの基板1表面に、SiGeからなる第1下地層7をエピタキシャル成長させる。このエピタキシャル成長では、その初期の段階において膜中のGe含有量を徐々に増加させた傾斜SiGe層を形成し、Geの含有量が所定の含有量に達したところで含有量が維持された緩和SiGe層が形成されるように行われる。
このような第1下地層7の形成は、例えば特に固相再成長法によるエピタキシャル成長を適用でき、公知の条件を選択して行われる。一例としては、成膜ガスおよび流量Si2H6/GeH4=2sccm/3sccm、成膜温度575℃の条件で成膜することができる。
そして、この第1下地層7形成後には、基板1上からマスクパターン51を除去する。
次いで、図2(3)に示すように、単結晶Siからなる基板1上に、新たに無機材料からなるマスクパターン52を形成する。このマスクパターン52は、例えばPMOS領域1pを露出させ、少なくともNMOS領域1nを含むその他の領域を覆う状態で形成される。尚、このマスクパターン52は、先に形成された第1下地層7を完全に覆う状態で形成されて良い。
次に、図2(4)に示すように、マスクパターン52から露出しているPMOS領域1pの基板1表面に、SiCからなる第2下地層17をエピタキシャル成長させる。このエピタキシャル成長では、その初期の段階において膜中のC含有量を徐々に増加させた傾斜SiC層を形成し、Cの含有量が所定の含有量に達したところで含有量が維持された緩和SiC層が形成されるように行われる。
このような第2下地層17の形成は、例えば特に固相再成長法によるエピタキシャル成長を適用でき、公知の条件を選択して行われる。一例としては、成膜ガスおよび流量SiH4/C3H8/H2=3sccm/2sccm/8slm、成膜温度800℃の条件で成膜することができる。
そして、第2下地層17形成後には、基板1上からマスクパターン52を除去する。
除去する。
除去する。
以上により、図3(5)に示すように、単結晶Siからなる基板1上に、SiGeからなる第1下地層7およびSiCからなる第2下地層17が形成される。
この後、図3(6)に示すように、第1下地層7および第2下地層17上に、Si層53をエピタキシャル成長させる。このSi層53は、第1下地層7上部においては膜厚方向に全体に引っ張り歪みが内在し、かつ第2下地層17上部においては膜厚方向に全体に圧縮歪みが内在する程度の薄い膜厚で形成されることとする。尚、第1下地層7と第2下地層17との間に基板1が露出している場合には、この露出した基板1上にもSi層53がエピタキシャル成長する。
このようなSi層53の形成は、例えば特に固相再成長法によるエピタキシャル成長を適用でき、公知の条件を選択して行われる。一例としては、成膜ガスおよび流量Si2H6=4sccm、成膜温度600℃の条件で成膜することができる。
次に、図3(7)に示すように、第1下地層7と第2下地層17との境界部に当たる領域に、STI構造の素子分離領域1aを形成する。この素子分離領域1aは、通常のSTI技術により、Si層53の表面から基板1の表面層にかけての深さで形成されることとする。これにより、素子分離領域1aで分離された各NMOS領域1nには、SiGeからなる第1下地層7上にSi層53からなる第1チャネル層9が設けられ、各PMOS領域1pにはSiCからなる第2下地層9上にSi層53からなる第2チャネル層19が設けられた状態となる。
その後、図3(8)に示す工程は、通常のMOSトランジスタの形成と同様にして、NMON領域1nにNMOS3を形成し、PMOS領域1pにPMOS5を形成する。すなわち、Si層53からなる第1チャネル層9および第2チャネル層19の表面層に、熱酸化法によりゲート絶縁膜11,21を形成する。これらのゲート絶縁膜11,21の形成は、通常のバルクSiのMOSトランジスタと同様に行うことができ、ゲート絶縁膜11,21を同時に形成できる。
次に、このゲート絶縁膜11上に、下層ポリシリコン/上層シリサイドからなるゲート電極13,23をパターン形成する。その後、PMOS領域1pをマスクで覆った状態でNMOS領域1nにLDD用のn型不純物を導入する。また必要に応じて、NMOS領域1nをマスクで覆った状態でPMOS領域1pにLDD用のp型不純物を導入する。
次いで、ゲート電極13,23の側壁に絶縁性のサイドウォールを形成する。その後、PMOS領域1pをマスクで覆った状態でNMOS領域1nにn型の不純物を導入し、NMOS領域1nをマスクで覆った状態でPMOS領域1pにp型の不純物を導入する。次いで、アニール処理を行うことにより導入した不純物の活性化処理を行い、ソース・ドレイン拡散層15,25を形成する。
以上のようにしてNMOS3およびPMOS5を形成した後、図1に示したように、これらの素子を層間絶縁膜31で覆い、この層間絶縁膜31に接続孔を形成した後、接続孔を介してNMOS3およびPMOS5に接続された配線33を形成し、半導体装置を完成させる。
以上の製造方法においては、図3(8)を用いて説明したように、Si層53からなる第1チャネル層9および第2チャネル層19の表面層に、熱酸化法によりゲート絶縁膜11,21を形成できるため、バルクSiをチャネルとしたトランジスタと同様の同一工程で、膜質の良好なゲート絶縁膜11,12を形成可能である。
<製造方法−2>
次に、図4を用いて説明する製造方法は、図2および図3を用いて説明した上述の製造方法の後半を変更した手順となっている。すなわち、先ず、図2(1)から図3(5)を用いて説明したと同様の工程を同様の手順で行うことにより、図3(5)に示すように単結晶Siからなる基板1上に、SiGeからなる第1下地層7およびSiCからなる第2下地層17を形成する。
次に、図4を用いて説明する製造方法は、図2および図3を用いて説明した上述の製造方法の後半を変更した手順となっている。すなわち、先ず、図2(1)から図3(5)を用いて説明したと同様の工程を同様の手順で行うことにより、図3(5)に示すように単結晶Siからなる基板1上に、SiGeからなる第1下地層7およびSiCからなる第2下地層17を形成する。
次いで、図4(6)に示すように、第1下地層7と第2下地層17との境界部に当たる領域に、STI構造の素子分離領域1aを形成する。この素子分離領域1aは、通常のSTI技術により、第1下地層7と第2下地層17との表面から基板1の表面層にかけての深さで形成されることとする。
その後、図4(7)に示すように、第1下地層7および第2下地層17上に、Si層53をエピタキシャル成長させる。このSi層53は、第1下地層7上部においては全領域に引っ張り歪みが内在し、かつ第2下地層17上部においては全領域に圧縮歪みが内在する程度の薄い膜厚で形成されることとする。また、Si層53が、素子分離領域1aの上方において横方向に成長することで接続状態とならない範囲でエピタキシャル成長が行われることとする。これにより、素子分離領域1aで分離された各NMOS領域1nには、第1下地層7上にSi層53からなる第1チャネル層9が設けられ、各PMOS領域1pには第2下地層9上にSi層53からなる第2チャネル層19が設けられた状態となる。
以上の後、図4(8)に示す工程は、通常のMOSトランジスタの形成と同様にして、基板1の上方にNMOS3およびPMOS5を形成することは、図3(8)を用いて説明したと同様である。したがって、特に、ゲート絶縁膜11,21の形成は、通常のバルクSiのMOSトランジスタと同様に行うことができ、ゲート絶縁膜11,21を同時に形成できる。
またその後の工程も、第1の方法を同様に行うことにより、図1を用いて説明した半導体装置が得られる。
1…基板(Si)、3…NMOS、5…PMOS、7…第1下地層(SiGe)、9…第1チャネル層(Si)、17…第2下地層(SiC)、19…第2チャネル層(Si)
Claims (4)
- 半導体材料からなる同一の基板上にNチャンネル型のMOSトランジスタとPチャンネル型のMOSトランジスタを設けてなる半導体装置において、
前記Nチャンネル型のMOSトランジスタは、前記基板上に設けられた当該基板よりも格子定数の大きい半導体材料からなる第1下地層と、当該基板と同一の半導体材料からなり引っ張り歪みを内在して当該第1下地層上に設けられた第1チャネル層とを備え、
前記Pチャンネル型のMOSトランジスタは、前記基板上に設けられた当該基板よりも格子定数の小さい半導体材料からなる第2下地層と、当該基板と同一の半導体材料からなり圧縮歪みを内在して当該第2下地層上に設けられた第2チャネル層とを備えている
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記基板、前記第1チャネル層、および前記第2チャネル層がSiからなる
ことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1下地層がSiGeからなる
ことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第2下地層がSiCからなる
ことを特徴とする半導体装置。
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Cited By (3)
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KR100955183B1 (ko) | 2008-02-29 | 2010-04-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
JP2011108692A (ja) * | 2009-11-12 | 2011-06-02 | Ulvac Japan Ltd | Cmosデバイス用シリコンウェハの製造方法 |
CN103165448A (zh) * | 2011-12-08 | 2013-06-19 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的形成方法 |
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2004
- 2004-01-28 JP JP2004019245A patent/JP2005216985A/ja active Pending
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