KR20090097474A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 채널 영역 하부에 'U'자형 절연막을 매립하여 채널 영역에 직접적으로 인장 응력을 가해줌으로써 전자의 이동도를 증가시킬 수 있는 기술을 개시한다. 이를 위해, 본 발명은 반도체 기판의 채널 예정영역 하부에 형성된 'U'자형 절연막과, 'U'자형 절연막을 포함한 반도체 기판 상부에 형성된 실리콘층 및 실리콘층 상부에 형성된 게이트를 포함한다.
스트레인드, 인장 응력, 채널 영역

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 채널 영역 하부에 'U'자형 절연막을 매립하여 채널 영역에 직접적으로 인장 응력을 가해줌으로써 전자의 이동도를 증가시킬 수 있는 반도체 소자 및 그 제조방법에 관한 기술이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 따라, 반도체 소자는 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 증대되고 있다.
그리고, 반도체 소자의 고집적화에 따라 반도체 소자에 형성되는 트랜지스터는 저전력, 고속동작에 대한 요구가 증대되고 있는바, 반도체 소자의 채널부에서 전하의 이동도를 증가시킬 수 있는 스트레인드 실리콘(Strained Silicon) 구조가 개발되었다.
일반적인 스트레인드 실리콘 구조의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
먼저, 일정한 격자 상수를 갖는 실리콘(Si)층으로 이루어진 반도체 기판 상 부에 게이트 구조물을 형성한다. 그 다음, 상기 게이트 구조물을 덮도록 상기 반도체 기판 전면에 캡핑 절연막을 형성한다. 여기서, 상기 캡핑 절연막은 실리콘 질화(SiN)막으로 형성한다.
그러면, 상기 캡핑 절연막에 의해 상기 반도체 기판에 인장 응력이 가해져 실리콘(Si)의 격자 구조가 변형되면서 실리콘(Si)의 격자 간격이 보다 더 넓어지게 된다.
이에 따라, 채널 영역의 격자 간격이 넓어져 채널 영역을 통해 이동하는 전하의 이동도가 일반적인 실리콘층을 통해 이동하는 전하의 이동도에 비해 증가된다.
그러나, 상기 캡핑 절연막 상부에 층간절연막, 비트라인, 금속배선 등 여러 소자가 계속 적층되면서 상기 반도체 기판에 가해지는 인장 응력에 영향을 미치게 된다. 이로 인해, 인장 응력에 대한 제어가 어려운 문제점이 있다.
본 발명은 채널 영역 하부에 'U'자형 절연막을 매립하여 채널 영역에 직접적으로 인장 응력을 가해줌으로써 전자의 이동도를 증가시킬 수 있는데 그 목적이 있다.
본 발명에 따른 반도체 소자는 반도체 기판의 채널 예정영역 하부에 형성된 'U'자형 절연막; 상기 'U'자형 절연막을 포함한 상기 반도체 기판 상부에 형성된 실리콘층; 및 상기 실리콘층 상부에 형성된 게이트를 포함하는 것을 특징으로 한다. 여기서, 상기 절연막은 실리콘질화(Si3N4)막인 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 채널 예정영역에 리세스를 형성하는 단계; 상기 리세스 표면에 절연막을 형성하는 단계; 상기 절연막 상부에 상기 리세스를 매립하는 갭필용 실리콘층을 형성하는 단계; 전체 표면 상부에 실리콘층을 형성하는 단계; 및 상기 실리콘층 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 절연막은 실리콘질화(Si3N4)막으로 형성하는 것과, 상기 절연막은 상기 리세스의 깊이 대비 20~30% 만큼의 두께로 형성하는 것과, 상기 갭필용 실리콘층은 폴리실리콘층으로 형성하는 것과, 상기 실리콘층은 상기 반도체 기판을 씨드층으로 하는 선택적 에피택셜 성장 방법으로 형성하는 것을 특징으로 한다.
본 발명은 채널 영역 하부에 'U'자형 절연막을 매립하여 채널 영역에 직접적으로 인장 응력을 가해줌으로써 전자의 이동도를 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 버퍼층(12), 하드마스크층(14) 및 감광막(16)을 형성한다.
여기서, 반도체 기판(10)은 일정한 격자 상수를 갖는 실리콘(Si)층으로 이루어진다. 그리고, 버퍼층(12)은 산화막으로 형성하고, 하드마스크층(14)은 질화막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 채널 영역을 정의하는 마스크로 감광막(16)을 노광 및 현상하여 감광막 패턴(16a)을 형성한다.
그 다음, 감광막 패턴(16a)을 식각 마스크로 하드마스크층(14) 및 버퍼층(12)을 식각하여 하드마스크층 패턴(14a) 및 버퍼층 패턴(12a)을 형성한다.
도 1c를 참조하면, 하드마스크막 패턴(14a) 및 버퍼 산화막 패턴(12a)을 식각 마스크로 반도체 기판(10)을 식각하여 리세스(미도시)를 형성한다.
그 다음, 감광막 패턴(16a), 하드마스크층 패턴(14a) 및 버퍼층 패턴(12a)을 제거한다. 이어서, 리세스를 포함한 반도체 기판(10) 전면에 절연막(18)을 형성한다.
여기서, 절연막(18)은 반도체 기판(10)에 인장 응력(tensile stress)을 가하기 위해 형성하는 것으로, 실리콘질화(Si3N4)막으로 형성하는 것이 바람직하다.
그리고, 절연막(18)은 리세스의 깊이 대비 20~30% 만큼의 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 절연막(18) 상부에 갭필용 실리콘층(20)을 형성한다. 여기서, 갭필용 실리콘층(20)은 폴리실리콘층으로 형성하는 것이 바람직하다.
도 1e를 참조하면, 갭필용 실리콘층(20) 및 절연막(18)을 평탄화 식각하여 반도체 기판(10)을 노출시킨다.
여기서, 갭필용 실리콘층(20) 및 절연막(18)의 평탄화 식각 공정은 화학적기계적연마(CMP) 방법, 에치백(Etch back) 방법 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 수행되는 것이 바람직하다.
도 1f를 참조하면, 노출된 반도체 기판(10)을 씨드층으로 하여 반도체 기판(10), 절연막(18) 및 갭필용 실리콘층(20) 상부에 실리콘층(22)을 형성한다.
여기서, 실리콘층(22)은 선택적 에피택셜 성장(SEG; Selective Epitaxial Growth) 방법으로 형성하는 것이 바람직하다.
도 1g를 참조하면, 실리콘층(22) 상부에 게이트 절연막(미도시)을 형성하고, 상기 게이트 절연막 상부에 게이트 폴리실리콘층(미도시), 게이트 전극층(미도시) 및 게이트 하드마스크층(미도시)을 형성한다.
그 다음, 게이트 마스크를 이용한 사진 식각공정으로 상기 게이트 하드마스크층, 게이트 전극층 및 게이트 폴리실리콘층을 식각한다.
이에 따라, 게이트 폴리실리콘층 패턴(24a), 게이트 전극층 패턴(24b) 및 게이트 하드마스크층 패턴(24c)으로 이루어진 게이트(24)가 형성된다.
그 다음, 게이트(24)를 포함한 실리콘층(22) 상부에 질화막(미도시)을 형성하고, 상기 질화막을 전면 식각하여 게이트(24) 양측벽에 게이트 스페이서(26)를 형성한다.
즉, 본 발명은 채널 영역 하부에 절연막(18)을 'U'자 형태로 매립하여 반도체 기판(10) 상부의 적층구조와 무관하게 채널 영역에 일정한 인장 응력을 가할 수 있다. 그리고, 채널 영역에 인장 응력이 화살표 방향으로 가해지면서 실리콘(Si)의 격자 구조를 변형시켜 격자 간격을 더 넓어지게 한다. 이에 따라, 채널 영역이 넓어져 채널 영역을 통해 전하의 이동도를 증가시킬 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.

Claims (7)

  1. 반도체 기판의 채널 예정영역 하부에 형성된 'U'자형 절연막;
    상기 'U'자형 절연막을 포함한 상기 반도체 기판 상부에 형성된 실리콘층; 및
    상기 실리콘층 상부에 형성된 게이트
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 절연막은 실리콘질화(Si3N4)막인 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판의 채널 예정영역에 리세스를 형성하는 단계;
    상기 리세스 표면에 절연막을 형성하는 단계;
    상기 절연막 상부에 상기 리세스를 매립하는 갭필용 실리콘층을 형성하는 단계;
    전체 표면 상부에 실리콘층을 형성하는 단계; 및
    상기 실리콘층 상부에 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 절연막은 실리콘질화(Si3N4)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서, 상기 절연막은 상기 리세스의 깊이 대비 20~30% 만큼의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서, 상기 갭필용 실리콘층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 3 항에 있어서, 상기 실리콘층은 상기 반도체 기판을 씨드층으로 하는 선택적 에피택셜 성장 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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