JP2003078118A - 半導体部材の製造方法及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】移設法（貼り合わせ、分離）を利用した歪みＳ
ＯＩ基板の製造方法を提供する。 【解決手段】シリコン基板１１上に多孔質層１２、シリ
コン層１３、ＳｉＧｅ層１４及びシリコン層１５を順に
形成して第１の基板１０を作製する。次いで、第１の基
板１０のシリコン層１５の全部とＳｉＧｅ層１４の一部
を酸化させて、最終的に埋め込み酸化膜となる酸化膜を
形成する。次いで、第１の基板１０と第２の基板を貼り
合わせ、その後、分離層１２の部分で分離する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体部材の製造
方法及び半導体装置の製造方法に関する。

【０００２】

【従来の技術】高速かつ低消費電力の半導体装置（デバ
イス）を形成するための基板として、歪みシリコン層(s
trained silicon layer)を有する基板が注目されてい
る。シリコン(Si)とゲルマニウム(Ge)からなる層（SiGe
層）をシリコン基板上に成長させ、その上にシリコン単
結晶層を成長させると、該シリコン層に歪みが加わり、
歪みシリコン層が得られる。この歪みは、シリコンとゲ
ルマニウムからなる結晶層の格子定数がシリコン単結晶
層の格子定数よりも僅かに大きいことにより発生する。

【０００３】一方、シリコン基板中に埋め込み酸化膜(B
uriedOxide; BOX)を有するSOI基板もまた、高速かつ低
消費電力の半導体装置（デバイス）を形成するための基
板として注目されており、実用化が進んでいる。

【０００４】更に、シリコン基板に第１のSiGe層を形成
し、その上に第1のSiGe層よりもGeの濃度が高い第２のS
iGe層を形成し、第１のSiGe層と第２のSiGe層との界面
付近にSIMOX（Separation by Ion Implanted Oxygen）
法により絶縁層としての埋め込み酸化膜を形成すること
により、埋め込み酸化膜上に高Ge濃度で膜厚の薄いSiGe
層を得る技術が報告されている（”A Novel Fabricatio
n Technique of Ultra-Thin and Relaxed SiGe Buffer
layers with High Ge Content for Sub-100nmStrained
Silicon-on-Insulator MOSFETs”, T.Tezuka et al., S
OLID STATE DEVICES AND MATERIALS, Sendai,2000,pp.4
72-473;”Design of SiGe/Buried Oxide structure to
Form Highly Strained Si Layer on Insulator for SOI
MOSFETs”, N.Sugiyama et al.,SOLID STATE DEVICES
AND MATERIALS, Sendai, 2000,pp. 474-475）。

【０００５】高Ge濃度のSiGe層を形成することにより、
その上に形成される単結晶シリコン層の歪みを大きく
し、高速デバイスの製造に適した半導体基板が得られ
る。

【０００６】

【発明が解決しようとする課題】上記のT.Tezukaet al.
及びN.Sugiyama et al.の技術は、絶縁層上に高Ge濃度
のSiGe層を有する構造を形成するためにSIMOX法を利用
することを１つの特徴とする。したがって、この技術
は、SIMOX法における技術的不利益を潜在的に抱えてい
る。すなわち、SIMOX法では、シリコン基板中に大量の
酸素イオンを打ち込むことにより該シリコン基板中に埋
め込み酸化膜(BOX)を形成する。そのため、SIMOX法で
は、シリコン基板中に多数の結晶欠陥が生じ、少数キャ
リヤデバイスを作製するための品質を確保することが難
しく、また、SIMOX法に従ってシリコン基板中に形成さ
れる埋め込み酸化膜については、その品質の更なる向上
が求められている。これらの点を考慮すると、T.Tezuka
et al.及びN.Sugiyamaetal.によって報告された技術で
は、SIMOX工程においてSiGe層に多数の結晶欠陥（例え
ば、転位(dislocation)）が生じる他、埋め込み酸化膜
の品質を向上させることが難しく、そのため、歪みシリ
コン及びＳＯＩ構造が潜在的に持っていると思われる効
果を充分に発揮させることが難しいと考えられる。

【０００７】本発明は、上記の背景に鑑みてなされたも
のであり、例えば、酸化膜上に第１及び第２の半導体材
料を含む結晶層（例えば、ＳｉＧｅ層）を有する半導体
部材を作製するための新規な技術を提供することを目的
とする。

【０００８】

【課題を解決するための手段】本発明の第１の側面は、
半導体部材の製造方法に係り、第１及び第２の半導体材
料を含む結晶層を有する第１の部材を準備する準備工程
と、前記結晶層の一部が酸化されるように前記第１の部
材をその表面から酸化させて酸化膜を形成する酸化工程
と、前記酸化工程を経た前記第１の部材の前記酸化膜側
に第２の部材を貼り合わせ、その後、前記第１の部材の
うち前記結晶層を含む移設層が前記第２の部材に移設さ
れるように前記第１の部材のうち前記移設層以外の部分
を除去する移設工程とを含む。

【０００９】この発明によれば、例えば、貼り合わせ法
を利用すること、及び、埋め込み酸化膜となる酸化膜を
貼り合わせ前の酸化工程において形成することにより、
良質の埋め込み酸化膜を得ることができる。また、加え
て、酸化工程において酸化膜を形成する際に結晶層の一
部を酸化させることにより結晶層中における第２の半導
体材料の濃度を高めることができる。

【００１０】本発明の好適な実施の形態によれば、前記
準備工程で準備する前記第１の部材は、前記結晶層の上
及び／又は下に実質的に前記第１の半導体材料からなる
層を有することが好ましい。

【００１１】本発明の好適な実施の形態によれば、前記
製造方法は、前記移設工程を経た前記第１の部材の前記
移設層の上に実質的に前記第１の半導体材料からなる層
を成長させる成長工程を更に含むことが好ましい。ここ
で、前記移設層の上に形成された層は、その格子定数が
前記移設層の格子定数と異なるので、歪み半導体層とな
る。

【００１２】本発明の好適な実施の形態によれば、前記
酸化工程において前記結晶層の一部が酸化されることに
より、前記結晶層の前記一部の酸化前に比べて前記結晶
層中の前記第２の半導体材料の濃度が高まる。

【００１３】本発明の好適な実施の形態によれば、前記
酸化工程は、熱酸化法により前記第１の部材をその表面
から酸化させることが好ましい。

【００１４】本発明の好適な実施の形態によれば、前記
第１の部材は内部に分離層を有し、前記移設工程では、
前記第１の部材と前記第２の部材とを貼り合わせた後
に、貼り合わせにより形成された部材を前記分離層の部
分で分離することが好ましい。ここで、前記分離層は、
例えば、陽極化成法により形成された多孔質層又はイオ
ン注入法により形成されたイオン注入層であることが好
ましい。陽極化成法による多孔質層は、第１及び第２の
半導体材料を含む結晶層の形成する前に形成されうる。
また、イオン注入法によるイオン注入層は、典型的に
は、酸化工程の後に形成されうる。

【００１５】本発明の好適な実施の形態によれば、前記
第１の半導体材料はシリコンであることが好ましい。ま
た、前記第２の半導体材料はゲルマニウムであることが
好ましい。この場合、前記結晶層はＳｉＧｅ層である。

【００１６】本発明の好適な実施の形態によれば、前記
結晶層が酸化されて酸化膜となった部分には、実質的に
前記第２の半導体材料が含まれず、前記酸化工程は、前
記第２の半導体材料の拡散による前記結晶層中の前記第
２の半導体材料の濃度の低下よりも酸化による前記結晶
層中の前記第２の半導体材料の濃度の上昇が優位な条件
の下で実施されることが好ましい。

【００１７】本発明の第２の側面は、半導体装置の製造
方法に係り、第１及び第２の半導体材料を含む結晶層を
有する第１の部材を準備する準備工程と、前記結晶層の
一部が酸化されるように前記第１の部材をその表面から
酸化させて酸化膜を形成する酸化工程と、前記酸化工程
を経た前記第１の部材の前記酸化膜側に第２の部材を貼
り合わせ、その後、前記第１の部材のうち前記結晶層を
含む移設層が前記第２の部材に移設されるように前記第
１の部材のうち前記移設層以外の部分を除去する移設工
程と、前記第２の部材上に移設された前記結晶層上に実
質的に前記第１の半導体材料からなる歪み半導体層を形
成する歪み半導体層形成工程と、前記歪み半導体層をチ
ャネルとする回路素子を形成する回路素子形成工程とを
含むことを特徴とする。

【００１８】

【発明の実施の形態】本発明の好適な実施の形態は、絶
縁層上に、シリコン（第１の半導体材料）及びゲルマニ
ウム（第２の半導体材料）を含むＳｉＧｅ層（結晶層）
を有し、その上に歪みシリコン層を有する構造を形成す
るために移設法（貼り合わせ法）を利用することを１つ
の特徴とする。ここで、移設法（貼り合わせ法）とは、
第1の部材から移設層を第2の部材に移設する方法であ
り、例えば、移設対象である移設層を有する第1の部材
を移設先の第2の部材に貼り合わせ、この貼り合わされ
た第1及び第2の部材から、不要な部分を、研削、研磨、
エッチング、分離などから選択される少なくとも一種の
手法を用いて、除去することにより、第2の部材上に移
設層を設ける方法である。より好ましくは、脆弱な構造
の分離層の上に移設層を有する第１の部材を該移設層を
挟むようにして第２の部材に貼り合わせ、その後、貼り
合わせによって形成された複合部材（貼り合わせ部材）
を分離層の部分で分離する方法である。

【００１９】この方法によれば、第１の部材に形成され
た移設層のうち下側の層が第２の部材の上側の層とな
り、第１の部材に形成された移設層のうち上側の層が第
２の部材の下側の層となるように、移設層が第１の部材
から第２の部材に移設される。すなわち、この方法によ
れば、第１の部材に順に積み上げられた層が、第２の部
材上においては、その積み上げの順番と逆の順番で第２
の基板に積み上げられた構造となる。

【００２０】本発明の好適な実施の形態によれば、第１
の部材の表面に分離層を形成し、その上にシリコン（第
１の半導体材料）とゲルマニウム（第２の半導体材料）
とを含むＳｉＧｅ層（結晶層）を形成し、その上に実質
的にシリコン（第１の半導体材料）からなる層を形成す
る。次いで、表面の層の全体をその表面から酸化させ、
さらに、その下の結晶層の表面側の一部を酸化させるこ
とにより、結晶層上に絶縁層としての酸化膜を形成しつ
つ結晶層中の第２の半導体材料の濃度を高める。この酸
化膜は、最終的に埋め込み酸化膜の全部又は一部とな
る。

【００２１】次いで、酸化膜を挟むようにして、第１の
部材に第２の部材を貼り合わせて複合部材（貼り合わせ
部材）を形成する。次いで、複合部材を分離層の部分で
分離する。分離後の第２の部材は、埋め込み酸化膜上
に、ゲルマニウム（第２の半導体材料）を高濃度に含む
ＳｉＧｅ層を有する構造となる。このような構造の半導
体部材上のＳｉＧｅ層上にシリコン層を形成すると、当
該シリコン層は、その格子定数が下地のＳｉＧｅ層の格
子定数と異なるので、歪み半導体層となる。

【００２２】この実施の形態によれば、貼り合わせ法を
利用すること、及び、最終的に埋め込み酸化膜となる酸
化膜を貼り合わせ前の酸化工程において形成することに
より、良質の埋め込み酸化膜を得ることができる。ま
た、貼り合わせ工程の前に実施される酸化工程において
酸化膜を形成する際にＳｉＧｅ層の一部を酸化させるこ
とによりＳｉＧｅ層中のゲルマニウム濃度を高濃度化す
るので、貼り合わせ工程、分離工程、及びＳｉＧｅ層上
への単結晶シリコン層の形成工程を経て得られる歪みシ
リコン層の歪みを大きくすることができる。この歪みシ
リコン層を活性層として利用して形成されたデバイス
は、高速かつ低消費電力であるという特徴を有する。

【００２３】ここで、第１の部材のＳｉＧｅ層上にシリ
コン層を形成する工程を省略してもよい。ただし、シリ
コン層を酸化させて酸化膜を形成した方が良質の酸化膜
を得ることができるので、ＳｉＧｅ層上にシリコン層を
形成する方が好ましい。また、ＳｉＧｅ層上にシリコン
層を形成する場合であっても、エピタキシャル成長装置
により、ＳｉＧｅ層とシリコン層とを、大気開放するこ
となく、連続的に形成することができるため、シリコン
層を形成する工程を付加することによる時間的な不利益
は少ない。

【００２４】第１の部材としては、典型的には、シリコ
ン基板が利用され、また、分離層は、典型的には、陽極
化成によりシリコン基板の表面を多孔質化することによ
り形成され得る。

【００２５】上記の方法において、第１の部材にＳｉＧ
ｅ層の下に、シリコン層を形成することが好ましい。こ
れは、分離層上に直接にＳｉＧｅ層を形成するよりも、
分離層上にシリコン層を形成した後にＳｉＧｅ層を形成
する方が、良質のＳｉＧｅ層が得られるからである。

【００２６】また、上記の方法では、第１の部材に先ず
分離層を形成し、その後、ＳｉＧｅ層／絶縁層構造を形
成するが、例えば、ＳｉＧｅ層／絶縁層構造を形成した
後、又は、形成の途中で分離層を形成することもでき
る。例えば、ＳｉＧｅ層／絶縁層構造が形成された第１
の部材に対して水素イオン等を注入する工程を含むイオ
ン注入法により、ＳｉＧｅ層の下に、イオン注入層を形
成し、これを分離層として利用することもできる。な
お、上記のイオン注入層では、熱処理を施すことで、イ
オン注入層内に潜在的に存在する多数の微小な空洞が凝
集することが知られている。このような層は、例えば、
微小空洞層(micro-cavity layer)と呼ばれる。イオン注
入種としては、水素イオンの他、窒素や希ガスイオンを
用いることができる。イオン注入法としては、例えばプ
ラズマ浸漬イオン注入法（例えば、国際公開番号ＷＯ９
８／５２２１６号公報に記載されている）を採用するこ
とができる。

【００２７】上記のＳｉＧｅ層は、該ＳｉＧｅ層に接し
て形成される活性層（半導体層）に歪みを誘起して歪み
半導体層を形成するための歪み誘起層として機能する。
歪み誘起層としてはＳｉＧｅ層が最も好ましいので、こ
の実施の形態ではＳｉＧｅ層を歪み誘起層とした例を説
明するが、この他にも、例えば、Ｓｂ、Ａｓ又はＣ等を
シリコンに添加した層を歪み誘起層として利用しうる。

【００２８】また、上記の製造方法において、分離工程
は、種々の方法によって実現され得るが、例えば、貼り
合わせによって形成された複合部材に分離層中或いはそ
の界面に亀裂が生じるような応力を発生させるために十
分な熱処理を施す方法、複合部材に外力を加えて２つに
分離する方向に力を加える方法などであり、具体的に
は、複合部材の側面に固体又は流体の楔を挿入する方
法、第1及び第2の部材を引っ張る方法などである。流体
を用いる場合、静圧を印加する方法であっても、ジェッ
トを印加する方法であってもよいが、複合部材の側面の
分離層に向けて流体を噴射し、該流体により該複合部材
を２枚の部材に分離する方法が好適である。流体として
は、水等の液体の他、空気等の気体を採用し得る。流体
として水又はその混合物を採用する技術は、ウォーター
ジェット法として知られている。

【００２９】以下、本発明の好適な実施例に係る半導体
部材の製造方法を説明する。

【００３０】［実施例］図１Ａ〜図１Ｅは、本発明の好
適な実施例の半導体部材の製造方法を示す図である。

【００３１】図１Ａに示す工程では、シリコン基板１１
上に多孔質層１２を有し、その上にシリコン層（第１の
半導体材料からなる層）１３を有し、その上にシリコン
（第１の半導体材料）とゲルマニウム（第２の半導体材
料）とを含むＳｉＧｅ層（歪み誘起層としての結晶層）
１４を有し、その上にシリコン層（第１の半導体材料か
らなる層）１５を有する第１の基板（部材）１０を作成
する。

【００３２】ここで、シリコン層１３を形成することな
く、多孔質層１２上に直接ＳｉＧｅ層１４を形成しても
よい。しかしながら、多孔質層１２上に直接ＳｉＧｅ層
１４を形成するよりも、多孔質層１２上にシリコン層１
３を形成した後にその上にＳｉＧｅ層１４を形成した方
が、良質のＳｉＧｅ層１４を得ることができる。

【００３３】また、ＳｉＧｅ層１４上のシリコン層１５
は必ずしも必要ではないが、後に第１の基板１０を酸化
させて良質の酸化膜（最終的に埋め込み酸化膜の全部又
は一部となる酸化膜）を形成するためには、ＳｉＧｅ１
４上にシリコン層１５を有する方がよい。

【００３４】例えば、シリコン層（第１の半導体材料か
らなる層）１３の厚さとしては、５０ｎｍ〜５００ｎ
ｍ、シリコン（第１の半導体材料）とゲルマニウム（第
２の半導体材料）とを含むＳｉＧｅ層１４の厚さとして
は、１０ｎｍ〜２００ｎｍ、シリコン層（第１の半導体
材料からなる層）１５の厚さとしては、１０ｎｍ〜２０
０ｎｍの範囲から選択することができる。

【００３５】また、第１の半導体材料と第２の半導体材
料とを含む結晶層であるＳｉＧｅ層１４としては、所望
のＧｅ濃度をもつＳｉＧｅ層が得られるものであればよ
い。例えば、ＳｉＧｅを歪み半導体層の形成に利用する
場合には、隣接する半導体層に歪みを誘起できるもので
あればよく、Ｇｅの濃度が５原子％〜４０原子％、より
好ましくは１５原子％〜３０原子％から選択されるＳｉ
ｘＧｅｙ（ｘ＋ｙ＝１）結晶を用いることができる。以
下、第１の基板１０の作製方法を説明する。まず、単結
晶シリコン基板１１上に陽極化成により例えば１μｍ以
上の厚さの多孔質層１２を形成する。陽極化成は、典型
的には、白金電極対を有する化成槽にフッ化水素(ＨＦ)
を含む化成液を満たし、該電極対間にシリコン基板１１
を配置し、該電極対間に電流を流すことによりなされ得
る。この工程によって形成される多孔質層１２は、脆弱
な構造の層であって、後の分離工程において分離層とし
て機能する。

【００３６】なお、多孔質層の内部孔表面に酸化膜等の
保護膜を形成してもよい。また、化成液を交換又は電流
を制御して、互いに多孔度の異なる複数の層としてもよ
い。例えば、単結晶シリコン基板１１側から第１の多孔
質層、そしてその上に該第1の多孔質層よりも多孔度の
低い第２の多孔質層を形成することもできる。

【００３７】次いで、多孔質層１２上にＣＶＤ法により
単結晶シリコン層１３をエピタキシャル成長させる。

【００３８】単結晶シリコン層１３の成長条件を挙げる
と、キャリアガスとしての水素（Ｈ ₂）の流量は、好ま
しくは１５〜４５リットル/分であり、典型的には３０
リットル/分である。また、原料ガスとしてのSiH₂Cl₂の
流量は、好ましくは５０〜２００SCCMであり、典型的に
は１００SCCMである。また、チャンバ圧力は、好ましく
は１．３×１０^３Ｐａ〜１．４×１０^４Ｐａであり、典
型的には１．０×１０^４Ｐａ〜１．１×１０^４Ｐａであ
る。また、成長温度は、好ましくは650℃〜1000℃であ
り、典型的には９００℃である。

【００３９】なお、単結晶シリコン層の成長に先だっ
て、上記多孔質層表面を水素雰囲気中で熱処理（プリベ
ーク）することも好ましい。プリベークにおいて、水素
の流量は、好ましくは１５〜４５リットル/分（典型的
には、40リットル/分）、温度は、好ましくは７００〜
１０００℃（典型的には９５０度）、チャンバ内圧力
は、好ましくは１．３×１０^３Ｐａ〜１．１×１０^５Ｐ
ａ（典型的には、１．０×１０^４Ｐａ〜１．１×１０^４
Ｐａ）である。更に、単結晶シリコン層の成長初期段階
において50nm/min以下の低成長速度で成長させることも
好ましい。

【００４０】次いで、単結晶シリコン層１３上にＳｉＧ
ｅ層１４をランプ加熱によるＣＶＤ法によりエピタキシ
ャル成長させる。なお、エピタキシャル成長に先だっ
て、前述のプリベークを行ってもよい。

【００４１】Ｇｅ濃度が上述した範囲となるようなエピ
タキシャル成長の条件を挙げると、キャリアガスとして
の水素（Ｈ_２）の流量は、好ましくは２５〜４５リット
ル／分であり、典型的には３０リットル／分である。ま
た、第１原料ガスとしてＳｉＨ_４の流量は、好ましくは
５０〜２００ｓｃｃｍであり、典型的には１００ｓｃｃ
ｍである。また、第２原料ガスとしての２体積％ＧｅＨ
_４の流量は、好ましくは２０〜５００ｓｃｃｍであり、
典型的には３００ｓｃｃｍである。また、チャンバ圧力
は、好ましくは１．３×１０^３Ｐａ〜１．４×１０^４Ｐ
ａであり、典型的には約１．３×１０^４Ｐａである。ま
た、温度は、好ましくは６５０〜６８０℃である。ま
た、成長速度は、好ましくは１０〜５０ｎｍ／分であ
る。

【００４２】次いで、ＳｉＧｅ層１４の上にＣＶＤ法に
より単結晶シリコン層１５をエピタキシャル成長させ
る。単結晶シリコン層の成長条件を挙げると、キャリア
ガスとしての水素（Ｈ₂）の流量は、好ましくは１５〜
４５リットル/分であり、典型的には30リットル/分であ
る。また、原料ガスとしてのSiH_４の流量は、好ましく
は５０〜５００SCCMであり、典型的には１００SCCMであ
る。また、チャンバ圧力は、好ましくは１．３×１０^３
Ｐａ〜１．４×１０^４Ｐａであり、典型的には１．０×
１０^４Ｐａ〜１．１×１０^４Ｐａである。また、成長温
度は、好ましくは650℃〜1000℃であり、典型的には９
００℃である。また、成長速度は、好ましくは１０〜５
００nm/minである。

【００４３】勿論、成長に先だって、既述のプリベーク
を行ってもよい。また、各工程ごとにＣＶＤ装置から試
料を取り出す場合は、次工程に先だって、表面を希HF溶
液に浸漬するなどの方法により表面に形成された自然酸
化膜を除去してもよい。

【００４４】以上の工程により、図１Ａに模式的に示す
ような第１の基板（部材）１０が得られる。ここで、上
記のように多段の工程によってシリコン層１３、ＳｉＧ
ｅ１４、シリコン層１５を形成する代わりに、単一の工
程（例えば、ＣＶＤ工程）において、Ｇｅの濃度（又
は、これに付図して他のガスの濃度）や他の条件を徐々
に又は段階的に変更しながら、シリコン層１３、ＳｉＧ
ｅ層１４、シリコン層１５を形成することもできる。

【００４５】図１Ａに示す工程に次いで、図１Ｂに示す
工程では、図１Ａに示す第１の基板１０のシリコン層１
５の全部を酸化させ、さらにシリコン層１５の下層であ
るＳｉＧｅ層１４の表面側の一部を酸化させて、絶縁膜
としての酸化膜２１を形成する。この工程には、例えば
熱酸化法が適用されうる。

【００４６】上記のように、ＳｉＧｅ層１４の表面側の
一部を酸化させることにより、ＳｉＧｅ層１４のゲルマ
ニウム濃度が高められて、高濃度のゲルマニウムを含有
したＳｉＧｅ層１４ａが得られる。これは、ＳｉＧｅ層
１４が酸化されながら形成される酸化膜によってゲルマ
ニウム原子が酸化膜外に押し出され、酸化膜中にはゲル
マニウム原子が全く又は殆ど残らないからである。酸化
膜２１は、後に埋め込み酸化膜又はその一部として利用
される。

【００４７】ところで、熱酸化法によりシリコン層１５
の全部及びＳｉＧｅ層１４の一部を酸化させる際に、Ｓ
ｉＧｅ層１４中のゲルマニウム原子が熱により拡散す
る。この拡散は、ＳｉＧｅ層１４のゲルマニウム濃度が
低下することを意味する。したがって、典型的には、シ
リコン層１５が完全に酸化されてＳｉＧｅ層１５の酸化
が始まるまではＳｉＧｅ層１５中のゲルマニウムがシリ
コン層１５（及びシリコン層１３）中に拡散してＳｉＧ
ｅ層１５のゲルマニウム濃度が減少する。そして、シリ
コン層１５が完全に酸化されてＳｉＧｅ層１５の酸化が
始まると、成長する酸化膜によってＳｉＧｅ層１４中の
ゲルマニウムがＳｉＧｅ層１４に押し込まれることによ
りＳｉＧｅ層１５が薄くなり、ＳｉＧｅ層１５のゲルマ
ニウム濃度が高まる。ただし、ＳｉＧｅ層１５のゲルマ
ニウムの高濃度化は、シリコン層１３へのゲルマニウム
の拡散によってＳｉＧｅ層１５が厚くなる速度よりも、
熱酸化によってＳｉＧｅ層１５が薄くなる速度の方が速
い条件の下で起こる。後述するように熱酸化処理時の温
度及び時間を制御することにより適切な速度に制御でき
る。

【００４８】酸化膜２１を熱酸化法によって形成するこ
とにより、SIMOX法による埋め込み酸化膜に比べて遥か
に良質の酸化膜（絶縁層）２１を得ることができる。

【００４９】図１Ｂに示す工程に次いで、図１Ｃに示す
工程では、酸化膜２１が形成された第１の基板（部材）
１０’の酸化膜２１側に第２の基板（部材）３０を貼り
合わせる。ここで、第１の基板１０’と第２の基板３０
とを単に密着させるだけでもよいし、密着させた後に両
基板の結合を強固にするために陽極接合、あるいは熱処
理等を施してもよい。第２の基板３０は、典型的には、
シリコン基板３１の表面にSiO₂層等の絶縁層３２を形成
した基板である。ただし、絶縁層３２は必須ではない
し、また、第２の基板３０がシリコン基板で構成される
ことも必須ではない。例えば、第２の基板３０は、ガラ
ス基板等であってもよい。

【００５０】図１Ｃに示す工程に次いで、図１Ｄに示す
工程では、貼り合わせによって形成された基板（貼り合
わせ基板）を分離層１２の部分で２枚の基板に分離す
る。すなわち、図１Ｃに示す貼り合わせ工程及び図１Ｄ
に示す分離工程により移設工程が実施される。ここで、
移設される層には、酸化膜２１、ＳｉＧｅ層１４ａ、シ
リコン層１３が含まれる。分離工程は、例えば、貼り合
わせ基板をその軸を中心として回転させながら、その分
離層１２に流体を打ち込むことにより実施され得る。な
お、符号１２’、１２”は、分離後に両基板に残留する
多孔質層を模式的に示している。

【００５１】ここで、液体や気体などの流体を利用する
分離方法に代えて、引っ張り、圧縮、せん断等の応力を
利用する分離方法を採用してもよいし、これらを併用し
てもよい。

【００５２】分離後の第２の基板３０’上に多孔質層１
２’が残留する場合には、当該残留多孔質層をエッチン
グ、研磨、研削、水素を含む還元性雰囲気中での熱処理
等により除去することが好ましい。勿論、残留物が無い
場合や非常に少ない場合、または後工程において問題と
ならない場合には必ずしも除去工程を実施する必要はな
い。

【００５３】図１Ｅは、上記の方法により形成された半
導体基板を模式的に示す図である。この半導体基板３
０”は、絶縁層としての酸化膜２１上に、ゲルマニウム
を高濃度に含むＳｉＧｅ層１４ａを有し、その上にシリ
コン層１３を有する。シリコン層１３は、ゲルマニウム
を高濃度に含むＳｉＧｅ層１４ａにより歪みが誘起され
て歪みシリコン層となる。ここで、シリコン層１３を除
去した後に、ＳｉＧｅ層１３上に再度シリコン層を形成
してもよい。これにより一層良質の歪みシリコン層を形
成しうる。

【００５４】歪みシリコン層１３を利用して回路素子を
形成することにより、高速かつ低消費電力のデバイスを
得ることができる。回路素子の形成（半導体装置の製
造）については後述する。なお、必要に応じて表面を研
磨あるいは水素アニールにより平坦化しても良い。

【００５５】ここで、図１Ｂに示す酸化工程における条
件に関して説明する。図２は、酸化工程の前及び酸化工
程中における第１の基板を模式的に示す図である。ここ
で、酸化工程前における第１の基板１０の表面を基準表
面とし、基準表面からＳｉ層１５とＳｉＧｅ層１４との
界面までの距離をｔｓ、基準表面からＳｉＧｅ層１４と
Ｓｉ層１３との界面までの距離をｔｂ、基準表面から酸
化膜２１とＳｉ層１５との界面までの距離をｔｏｘとす
る。

【００５６】酸化工程において、Ｓｉ層１５が酸化され
ずに残っている間は、ＳｉＧｅ層１４中のゲルマニウム
がＳｉ層１５（及びＳｉ層１３）中に拡散するために、
ＳｉＧｅ層１４が厚くなり、これによりＳｉＧｅ層１４
のゲルマニウム濃度が低下する。一方、Ｓｉ層１５が全
て酸化されると、すなわち、ｔｏｘ＝ｔｓとなると、Ｓ
ｉＧｅ層１４の酸化が始まり、これに伴ってＳｉＧｅ層
１４が薄くなり、これによりＳｉＧｅ層１４のゲルマニ
ウム濃度が高くなる。ただし、ＳｉＧｅ層１4のゲルマ
ニウムの高濃度化は、シリコン層１３へのゲルマニウム
の拡散によってＳｉＧｅ層１4が厚くなる速度よりも、
熱酸化によってＳｉＧｅ層１4が薄くなる速度の方が速
い条件の下で起こる。

【００５７】図３は、８００℃において熱酸化工程を実
施した場合におけるｔｓ、ｔｂ、ｔｏｘの変化を示す図
である。図３は、熱酸化時間がｔｃ（約７５分）に達す
るまでは、ゲルマニウムの拡散により、ＳｉＧｅ層１４
の厚さ（ｔｂ−ｔｓ）が厚くなり、これによりＳｉＧｅ
層１４のゲルマニウム濃度が低下すること、及び、熱酸
化時間がｔｃを経過すると、酸化膜２１の下端がＳｉＧ
ｅ層１４の上端に達し、以降はＳｉＧｅ層１４の酸化が
進むことにより、ＳｉＧｅ層１４の厚さ（ｔｂ−ｔｓ）
が薄くなり、これによりＳｉＧｅ層１４のゲルマニウム
濃度が上昇することを示している。なお、この条件の下
では、ｔｂが移動する速度（ＳｉＧｅ層１４が基板の内
部方向に広がる速度）よりもｔｏｘが移動する速度（Ｓ
ｉＧｅ層１４が酸化される速度）の方が速い。

【００５８】すなわち、熱酸化工程をｔｃ時間以上実施
することにより、ＳｉＧｅ層１４のゲルマニウム濃度を
高めることができ、これにより埋め込み酸化膜として利
用される酸化膜の形成に伴うゲルマニウムの拡散（すな
わち、ＳｉＧｅ層１４のゲルマニウム濃度の低下）を補
償することができる。また、図３から明らかなように、
熱酸化工程をさらに長時間実施することにより、ＳｉＧ
ｅ層１４のゲルマニウム濃度を、酸化工程実施前のゲル
マニウム濃度よりも高くすることができる。

【００５９】ここで、ＳｉＧｅ層１４上に形成するシリ
コン層１５の厚さを薄くすることにより、酸化がＳｉＧ
ｅ層１４に達するまでの時間を短縮することができるた
め、ＳｉＧｅ層１４のゲルマニウムの高濃度化の効果が
大きい。

【００６０】さらに、第１の基板１０を作製する際にＳ
ｉＧｅ層１４上にシリコン層１５を設けない場合（すな
わち、ｔｓ＝０）には、酸化工程においてＳｉＧｅ層１
４の酸化が即座に開始される。ただし、この場合は、酸
化工程の初期段階でＳｉＧｅ層１４中のゲルマニウムが
気相中に放出する可能性がある。

【００６１】図４は、１０００℃において熱酸化工程を
実施した場合におけるｔｓ、ｔｂ、ｔｏｘの変化を示す
図である。図４は、熱酸化時間がｔｃ（約１２分）に達
するまでは、ゲルマニウムの拡散により、ＳｉＧｅ層１
４の厚さ（ｔｂ−ｔｓ）が厚くなり、これによりＳｉＧ
ｅ層１４のゲルマニウム濃度が低下すること、及び、熱
酸化時間がｔｃを経過すると、酸化膜２１の下端がＳｉ
Ｇｅ層１４の上端に達し、以降はＳｉＧｅ層１４の酸化
が進むことにより、ＳｉＧｅ層１４の厚さ（ｔｂ−ｔ
ｓ）が薄くなり、これによりＳｉＧｅ層１４のゲルマニ
ウム濃度が上昇することを示している。なお、この条件
の下では、ｔｂが移動する速度（ＳｉＧｅ層１４が基板
の内側方向に広がる速度）よりもｔｏｘが移動する速度
（ＳｉＧｅ層１４が酸化される速度）の方が速い。

【００６２】［半導体装置の例１］上記の基板の製造方
法により製造され得る半導体基板を利用した半導体装置
（デバイス）及びその製造方法の一例を図５Ａ〜図５Ｄ
を参照しながら説明する。

【００６３】まず、実施例として例示的に説明した上記
の半導体基板（部材）の製造方法を適用して半導体基板
を製造する。この半導体基板は、前述のように、埋め込
み酸化膜（絶縁膜）上にSiGe層を有し、その上に歪みSi
層を有する。このような基板も、絶縁膜上にシリコン層
を有するので、SOI基板の一種と言える。しかし、歪みS
i層／SiGe層／絶縁層の構造を有する半導体基板（以
下、歪みSOI基板）は、Si単結晶／絶縁層の構造を有す
る通常のSOI基板に比べて、より高速かつ低消費電力の
デバイスが得られるとして注目されている。これは、歪
みを有しないSi層に対する歪みSi層の優位性による。

【００６４】図５Ａに示す工程では、まず、準備した歪
みSOI基板に、トランジスタを形成すべき活性領域１１
０３及び素子分離領域１０５４を形成する。具体的に
は、例えば、埋め込み絶縁膜１１０４上のSiGe層１１０
６及び歪みSi層１１０５を島状にパタニングする方法、
ＬＯＣＯＳ酸化法、トレンチ法等により、活性領域１１
０３及び素子分離領域１０５４を形成することができ
る。

【００６５】次いで、歪みSi層１１０５の表面にゲート
絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材
料としては、例えば、酸化シリコン、窒化シリコン、酸
化窒化シリコン、酸化アルミニウム、酸化タンタル、酸
化ハフニウム、酸化チタン、酸化スカンジウム、酸化イ
ットリウム、酸化ガドリニウム、酸化ランタン、酸化ジ
ルコニウム、及びこれらの混合物ガラス等が好適であ
る。ここでは、ゲート酸化膜１０５６は、例えば、歪み
Si層１１０５の表面を酸化させたり、歪みSi層１１０５
上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させた
りすることにより形成されることが好ましい。

【００６６】次いで、ゲート絶縁膜１０５６上にゲート
電極１０５５を形成する。ゲート電極１０５５は、例え
ば、Ｐ型又はＮ型不純物がドープされた多結晶シリコン
や、タングステン、モリブデン、チタン、タンタル、ア
ルミニウム、銅などの金属又はこれらの少なくとも１種
を含む合金や、モリブデンシリサイド、タングステンシ
リサイド、コバルトシリサイドなどの金属珪化物や、チ
タンナイトライド、タングステンナイトライド、タンタ
ルナイトライドなどの金属窒化物などで構成され得る。
ゲート電極１０５５は、例えばポリサイドゲートのよう
に、互いに異なる材料からなる複数の層を積層して形成
されてもよい。ゲート電極１０５５は、例えば、サリサ
イド（セルフアラインシリサイド）と呼ばれる方法で形
成されてもよいし、ダマシンゲートプロセスと呼ばれる
方法で形成されてもよいし、他の方法で形成されてもよ
い。以上の工程により図５Ａに示す構造体が得られる。

【００６７】次いで、図５Ｂに示す工程では、まず、
燐、砒素、アンチモンなどのＮ型不純物又はボロンなど
のＰ型不純物を活性領域１１０３に導入することによ
り、比較的低濃度のソース、ドレイン領域１０５８を形
成する。不純物は、例えば、イオン打ち込み及び熱処理
などにより導入することができる。

【００６８】次いで、ゲート電極１０５５を覆うように
絶縁膜を形成した後に、これをエッチバックすることに
より、ゲート電極１０５５の側部にサイドウォール１０
５９を形成する。

【００６９】次いで、再び上記と同一の導電型の不純物
を活性領域１１０３に導入し、比較的高濃度のソース、
ドレイン領域１０５７を形成する。以上の工程により図
５Ｂに示す構造体が得られる。

【００７０】次いで、図５Ｃに示す工程では、ゲート電
極１０５５の上面並びにソース及びドレイン領域１０５
７の上面に金属珪化物層１０６０を形成する。金属珪化
物層１０６０の材料としては、例えば、ニッケルシリサ
イド、チタンシリサイド、コバルトシリサイド、モリブ
デンシリサイド、タングステンシリサイドなどが好適で
ある。これらの珪化物は、ゲート電極１０５５の上面並
びにソース及びドレイン領域１０５７の上面を覆うよう
に金属を堆積させて、その後、熱処理を施すことによっ
て、該金属とその下部のシリコンとを反応させた後に、
該金属のうち未反応部分を硫酸などのエッチャントで除
去することによって形成することができる。ここで、必
要に応じて、金属珪化物層１０６０の表面を窒化させて
もよい。以上の工程により図５Ｃに示す構造体が得られ
る。

【００７１】次いで、図５Ｄに示す工程では、まず、シ
リサイド化したゲート電極の上面並びにソース及びドレ
イン領域の上面を覆うように絶縁膜１０６１を形成す
る。絶縁膜１０６１の材料としては、燐及び／又はボロ
ンを含む酸化シリコンなどが好適である。

【００７２】次いで、必要に応じてＣＭＰ法により絶縁
膜１０６１の表面を平坦化した後、コンタクトホールを
形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレー
ザ、Ｆ₂エキシマレーザ、電子ビーム、Ｘ線等を利用し
たフォトリソグラフィー技術を適用すると、一辺が０．
２５ミクロン未満の矩形のコンタクトホール、又は、直
径が０．２５ミクロン未満の円形のコンタクトホールを
形成することができる。

【００７３】次いで、コンタクトホール内に導電体を充
填する。導電体の充填方法としては、必要に応じてバリ
アメタル１０６２となる高融点金属やその窒化物の膜を
コンタクトホールの内壁に形成した後に、タングステン
合金、アルミニウム、アルミニウム合金、銅、銅合金な
どの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法
などを利用して堆積させる方法が好適である。ここで、
絶縁膜１０６１の上面よりも高く堆積した導電体をエッ
チバック法やＣＭＰ法により除去してもよい。また、導
電体の充填に先立って、コンタクトホールの底部に露出
したソース及びドレイン領域の珪化物層の表面を窒化さ
せてもよい。以上の工程により歪みSi層をチャネルとす
るＦＥＴ等のトランジスタを作り込むことができ、図５
Ｄに示す構造のトランジスタを有する半導体装置が得ら
れる。

【００７４】ここで、ゲート電極に電圧を印加したとき
にゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜１０
１４の上面に届くように活性層（歪みSi層）の厚さ及び
不純物濃度を定めると、形成されたトランジスタは、完
全空乏型トランジスタとして動作する。また、空乏層が
埋め込み酸化膜１０１４の上面に届かないように活性層
（歪みSi層）の厚さ及び不純物濃度を定めると、形成さ
れたトランジスタは、部分空乏型トランジスタとして動
作する。この例では、歪みSi層のみが空乏化するように
その不純物濃度を定めるとよい。

【００７５】なお、図５Ａ〜図５Ｄでは、１つのトラン
ジスタの領域のみが示されているが、所望の機能を達成
する半導体装置を得るために、歪みSOI基板上に多数の
トランジスタその他の回路素子を形成し、これらに配線
を形成し得ることは言うまでもない。

【００７６】［半導体装置の例２］上記の基板の製造方
法により製造され得る半導体基板を利用した半導体装置
（デバイス）及びその製造方法の他の例を図６Ａ〜図６
Ｄを参照しながら説明する。

【００７７】まず、実施例として例示的に説明した上記
の半導体基板（部材）の製造方法を適用して半導体基板
を製造する。この半導体基板は、前述のように、埋め込
み酸化膜（絶縁膜）上にSiGe層を有し、その上に歪みSi
層を有する。このような基板も、絶縁膜上にシリコン層
を有するので、SOI基板の一種と言える。しかし、歪みS
i層／SiGe層／絶縁層の構造を有する半導体基板（以
下、歪みSOI基板）は、Si単結晶／絶縁層の構造を有す
る通常のSOI基板に比べて、より高速かつ低消費電力の
デバイスが得られるとして注目されている。これは、歪
みを有しないSi層に対する歪みSi層の優位性による。

【００７８】図６Ａに示す工程では、まず、準備した歪
みSOI基板に、トランジスタを形成すべき活性領域１１
０３及び素子分離領域１０５４を形成する。具体的に
は、例えば、埋め込み絶縁膜１１０４上のSiGe層１１０
６及び歪みSi層１１０５を島状にパタニングする方法、
ＬＯＣＯＳ酸化法、トレンチ法等により、活性領域１１
０３及び素子分離領域１０５４を形成することができ
る。

【００７９】次いで、歪みSi層１１０５のうちゲート電
極を形成すべき部分が厚くなり、ソース、ドレイン領域
を形成すべき部分が薄くなるようにエッチングする。或
いは、ゲート電極を形成すべき部分のみに歪みＳｉ層が
残るようにパタニングしてもよい。

【００８０】次いで、歪みSi層１１０５の表面にゲート
絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材
料としては、例えば、酸化シリコン、窒化シリコン、酸
化窒化シリコン、酸化アルミニウム、酸化タンタル、酸
化ハフニウム、酸化チタン、酸化スカンジウム、酸化イ
ットリウム、酸化ガドリニウム、酸化ランタン、酸化ジ
ルコニウム、及びこれらの混合物ガラス等が好適であ
る。ここでは、ゲート酸化膜１０５６は、例えば、歪み
Si層１１０５の表面を酸化させたり、歪みSi層１１０５
上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させた
りすることにより形成されることが好ましい。

【００８１】次いで、ゲート絶縁膜１０５６上にゲート
電極１０５５を形成する。ゲート電極１０５５は、例え
ば、Ｐ型又はＮ型不純物がドープされた多結晶シリコン
や、タングステン、モリブデン、チタン、タンタル、ア
ルミニウム、銅などの金属又はこれらの少なくとも１種
を含む合金や、モリブデンシリサイド、タングステンシ
リサイド、コバルトシリサイドなどの金属珪化物や、チ
タンナイトライド、タングステンナイトライド、タンタ
ルナイトライドなどの金属窒化物などで構成され得る。
ゲート電極１０５５は、例えばポリサイドゲートのよう
に、互いに異なる材料からなる複数の層を積層して形成
されてもよい。ゲート電極１０５５は、例えば、サリサ
イド（セルフアラインシリサイド）と呼ばれる方法で形
成されてもよいし、ダマシンゲートプロセスと呼ばれる
方法で形成されてもよいし、他の方法で形成されてもよ
い。以上の工程により図６Ａに示す構造体が得られる。

【００８２】次いで、図６Ｂに示す工程では、まず、
燐、砒素、アンチモンなどのＮ型不純物又はボロンなど
のＰ型不純物を活性領域１１０３に導入することによ
り、比較的低濃度のソース、ドレイン領域１０５８を形
成する。不純物は、例えば、イオン打ち込み及び熱処理
などにより導入することができる。

【００８３】次いで、ゲート電極１０５５を覆うように
絶縁膜を形成した後に、これをエッチバックすることに
より、ゲート電極１０５５の側部にサイドウォール１０
５９を形成する。

【００８４】次いで、再び上記と同一の導電型の不純物
を活性領域１１０３に導入し、比較的高濃度のソース、
ドレイン領域１０５７を形成する。以上の工程により図
６Ｂに示す構造体が得られる。

【００８５】次いで、図６Ｃに示す工程では、ゲート電
極１０５５の上面並びにソース及びドレイン領域１０５
７の上面に金属珪化物層１０６０を形成する。金属珪化
物層６０の材料としては、例えば、ニッケルシリサイ
ド、チタンシリサイド、コバルトシリサイド、モリブデ
ンシリサイド、タングステンシリサイドなどが好適であ
る。これらの珪化物は、ゲート電極１０５５の上面並び
にソース及びドレイン領域１０５７の上面を覆うように
金属を堆積させて、その後、熱処理を施すことによっ
て、該金属とその下部のシリコンとを反応させた後に、
該金属のうち未反応部分を硫酸などのエッチャントで除
去することによって形成することができる。ここで、必
要に応じて、金属珪化物層１０６０の表面を窒化させて
もよい。以上の工程により図５Ｃに示す構造体が得られ
る。

【００８６】次いで、図６Ｄに示す工程では、まず、シ
リサイド化したゲート電極の上面並びにソース及びドレ
イン領域の上面を覆うように絶縁膜１０６１を形成す
る。絶縁膜１０６１の材料としては、燐及び／又はボロ
ンを含む酸化シリコンなどが好適である。

【００８７】次いで、必要に応じてＣＭＰ法により絶縁
膜１０６１の表面を平坦化した後、コンタクトホールを
形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレー
ザ、Ｆ₂エキシマレーザ、電子ビーム、Ｘ線等を利用し
たフォトリソグラフィー技術を適用すると、一辺が０．
２５ミクロン未満の矩形のコンタクトホール、又は、直
径が０．２５ミクロン未満の円形のコンタクトホールを
形成することができる。

【００８８】次いで、コンタクトホール内に導電体を充
填する。導電体の充填方法としては、必要に応じてバリ
アメタル１０６２となる高融点金属やその窒化物の膜を
コンタクトホールの内壁に形成した後に、タングステン
合金、アルミニウム、アルミニウム合金、銅、銅合金な
どの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法
などを利用して堆積させる方法が好適である。ここで、
絶縁膜１０６１の上面よりも高く堆積した導電体をエッ
チバック法やＣＭＰ法により除去してもよい。また、導
電体の充填に先立って、コンタクトホールの底部に露出
したソース及びドレイン領域の珪化物層の表面を窒化さ
せてもよい。以上の工程により歪みSi層をチャネルとす
るＦＥＴ等のトランジスタを作り込むことができ、図６
Ｄに示す構造のトランジスタを有する半導体装置が得ら
れる。

【００８９】ここで、ゲート電極に電圧を印加したとき
にゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜１０
１４の上面に届くように活性層（歪みSi層）の厚さ及び
不純物濃度を定めると、形成されたトランジスタは、完
全空乏型トランジスタとして動作する。また、空乏層が
埋め込み酸化膜１０１４の上面に届かないように活性層
（歪みSi層）の厚さ及び不純物濃度を定めると、形成さ
れたトランジスタは、部分空乏型トランジスタとして動
作する。この例では、歪みSi層のみが空乏化するように
その不純物濃度を定めるとよい。

【００９０】なお、図６Ａ〜図６Ｄでは、１つのトラン
ジスタの領域のみが示されているが、所望の機能を達成
する半導体装置を得るために、歪みSOI基板上に多数の
トランジスタその他の回路素子を形成し、これらに配線
を形成し得ることは言うまでもない。

【００９１】

【発明の効果】本発明によれば、例えば、絶縁層上に、
シリコン及び付加物質を含む層を有し、その上に歪みシ
リコン層を有する半導体部材を形成するための新規の技
術を提供することができる。

【図面の簡単な説明】

【図１Ａ】、

【図１Ｂ】、

【図１Ｃ】、

【図１Ｄ】、

【図１Ｅ】、本発明の好適な実施例の半導体部材の製造
方法を示す図である。

【図２】酸化工程の前及び酸化工程中における第１の基
板を模式的に示す図である。

【図３】８００℃において熱酸化工程を実施した場合に
おけるｔｓ、ｔｂ、ｔｏｘ（図２参照）の変化を示す図
である。

【図４】１０００℃において熱酸化工程を実施した場合
におけるｔｓ、ｔｂ、ｔｏｘの変化を示す図である。

【図５Ａ】、

【図５Ｂ】、

【図５Ｃ】、

【図５Ｄ】半導体装置及びその製造方法の第１の例を示
す図である。

【図６Ａ】、

【図６Ｂ】、

【図６Ｃ】、

【図６Ｄ】半導体装置及びその製造方法の第２の例を示
す図である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA06 AA09 AA13 AA35 AA91 CA05 CA17 DA02 DA13 DA53 DA67 DA71 5F110 AA01 AA09 DD02 DD05 DD13 EE01 EE02 EE03 EE04 EE05 EE06 EE09 EE14 EE32 EE48 FF01 FF02 FF03 FF04 FF22 FF27 FF29 GG01 GG02 GG06 GG07 GG12 GG19 GG25 GG42 HJ01 HJ13 HJ22 HK05 HK40 HK42 HL02 HL03 HL04 HL06 HL14 HL22 HL24 HL26 HM15 NN02 NN25 NN26 NN62 NN65 NN66 QQ01 QQ08 QQ11 QQ17 QQ19

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体部材の製造方法であって、 第１及び第２の半導体材料を含む結晶層を有する第１の
   部材を準備する準備工程と、 前記結晶層の一部が酸化されるように前記第１の部材を
   その表面から酸化させて酸化膜を形成する酸化工程と、 前記酸化工程を経た前記第１の部材の前記酸化膜側に第
   ２の部材を貼り合わせ、その後、前記第１の部材のうち
   前記結晶層を含む移設層が前記第２の部材に移設される
   ように前記第１の部材のうち前記移設層以外の部分を除
   去する移設工程と、 を含むことを特徴とする半導体部材の製造方法。
2. 【請求項２】 前記準備工程で準備する前記第１の部材
   は、前記結晶層の上に実質的に前記第１の半導体材料か
   らなる層を有することを特徴とする請求項１に記載の半
   導体部材の製造方法。
3. 【請求項３】 前記準備工程で準備する前記第１の部材
   は、前記結晶層の下に実質的に前記第１の半導体材料か
   らなる層を有することを特徴とする請求項１に記載の半
   導体部材の製造方法。
4. 【請求項４】 前記準備工程で準備する前記第１の部材
   は、前記結晶層の下及び上に実質的に前記第１の半導体
   材料からなる層を有することを特徴とする請求項１に記
   載の半導体部材の製造方法。
5. 【請求項５】 前記移設工程を経た前記第１の部材の前
   記移設層の上に実質的に前記第１の半導体材料からなる
   層を成長させる成長工程を更に含むことを特徴とする請
   求項１乃至請求項４のいずれか１項に記載の半導体部材
   の製造方法。
6. 【請求項６】 前記酸化工程において前記結晶層の一部
   が酸化されることにより、前記結晶層の前記一部の酸化
   前に比べて前記結晶層中の前記第２の半導体材料の濃度
   が高まることを特徴とする請求項１乃至請求項５のいず
   れか１項に記載の半導体部材の製造方法。
7. 【請求項７】 前記酸化工程は、熱酸化法により前記第
   １の部材をその表面から酸化させることを特徴とする請
   求項１乃至請求項６のいずれか１項に記載の半導体部材
   の製造方法。
8. 【請求項８】 前記第１の部材は内部に分離層を有し、 前記移設工程では、前記第１の部材と前記第２の部材と
   を貼り合わせた後に、貼り合わせにより形成された部材
   を前記分離層の部分で分離することを特徴とする請求項
   １乃至請求項７に記載の半導体部材の製造方法。
9. 【請求項９】 前記分離層は、陽極化成法により形成さ
   れた多孔質層又はイオン注入法により形成されたイオン
   注入層であることを特徴とする請求項８に記載の半導体
   部材の製造方法。
10. 【請求項１０】 前記第１の半導体材料はシリコンであ
    ることを特徴とする請求項１乃至請求項９のいずれか１
    項に記載の半導体部材の製造方法。
11. 【請求項１１】 前記第２の半導体材料はゲルマニウム
    であることを特徴とする請求項１０に記載の半導体部材
    の製造方法。
12. 【請求項１２】 前記結晶層が酸化されて酸化膜となっ
    た部分には、実質的に前記第２の半導体材料が含まれ
    ず、 前記酸化工程は、前記第２の半導体材料の拡散による前
    記結晶層中の前記第２の半導体材料の濃度の低下よりも
    酸化による前記結晶層中の前記第２の半導体材料の濃度
    の上昇が優位な条件の下で、実施されることを特徴とす
    る請求項１乃至請求項１１のいずれか１項に記載の半導
    体部材の製造方法。
13. 【請求項１３】 半導体装置の製造方法であって、 請求項１乃至１１のいずれか1項に記載の半導体部材の
    製造方法により製造された半導体部材を準備する準備工
    程と、 前記半導体部材の前記結晶層に隣接した前記第１の半導
    体材料からなる歪み半導体層をチャネルとする回路素子
    を形成する回路素子形成工程と、を含むことを特徴とす
    る半導体装置の製造方法。
14. 【請求項１４】 半導体装置の製造方法であって、 第１及び第２の半導体材料を含む結晶層を有する第１の
    部材を準備する準備工程と、 前記結晶層の一部が酸化されるように前記第１の部材を
    その表面から酸化させて酸化膜を形成する酸化工程と、 前記酸化工程を経た前記第１の部材の前記酸化膜側に第
    ２の部材を貼り合わせ、その後、前記第１の部材のうち
    前記結晶層を含む移設層が前記第２の部材に移設される
    ように前記第１の部材のうち前記移設層以外の部分を除
    去する移設工程と、 前記第２の部材上に移設された前記結晶層上に実質的に
    前記第１の半導体材料からなる歪み半導体層を形成する
    歪み半導体層形成工程と、 前記歪み半導体層をチャネルとする回路素子を形成する
    回路素子形成工程と、を含むことを特徴とする半導体装
    置の製造方法。