JP5842368B2 - 半導体装置 - Google Patents

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Description

本技術は、高周波回路が形成された半導体基体を複数個含み、それぞれの半導体基体の高周波回路が電気的に接続された半導体装置に係わる。
半導体装置においては、これまで素子の微細化が進んできたが、近年、光リソグラフィーの回折限界から微細化が困難になってきている。
そこで、さらなる集積化のために、複数個の半導体チップを３次元的に積層して一体化することにより、実質的な集積度を向上させようとする試みがなされてきている。
複数個の半導体チップを積層させた構成としては、同種の回路素子を積層させた構成の他に、例えば、演算回路チップとメモリ回路チップ等のように、異種の回路素子を積層させて、異なる機能を複合させた１つのチップとすることも試みられている。このように異なる機能を複合させることにより、集積度を向上させるだけでなく、機能性も向上させることが可能になる。
そして、積層させる回路素子として高周波回路を用いて、高周波回路を他の回路素子、或いは別の高周波回路と積層させることにより、チップに通信機能を持たせることや、多様な周波数の信号を１つのチップで取り扱うことが、可能になる。
また、高周波回路は、その動作周波数によって回路部品の大きさが決まるため、微細化によって集積度を向上することは難しい。そのため、３次元的に積層することにより、高周波回路素子の集積度を向上することが望ましい。高周波回路素子の集積度を向上することにより、高周波回路素子の高性能化を図ることができる。
高周波回路が形成された２つの半導体基体を積層する場合には、それぞれの高周波回路を接続するために、接続用の導体を形成する必要がある。
半導体基体上に形成される高周波回路の伝送線路の代表的なものとして、マイクロストリップ線路と、コプレーナ線路とが挙げられる。その他の伝送線路には、同軸線路やストリップ線路がある。
これらの高周波回路の伝送線路では、信号線に対してグラウンドを設けて、信号線とグラウンドの各導体により電磁波を伝送している。
しかし、それぞれの高周波回路の伝送線路を、ビアホール内の導体層（以下、「ビア層」と呼ぶこととする）で単純に接続すると、互いの伝送線路の信号線を接続するビア層から、電磁波が放射されて、周辺の回路の動作に影響を与えるおそれがある。
そこで、電磁波の伝送線路外への放射を抑制するために、それぞれの高周波回路の伝送線路の接続部において、グラウンドを強化することが提案されている。
例えば、非特許文献１には、下側の半導体基体の上面に形成されたコプレーナ線路と、上側の半導体基体の上面に形成されたコプレーナ線路とを、上側の半導体基体を貫通する同軸構造のビア層を用いて接続した構成が提案されている。そして、この構成において、同軸構造のビア層は、信号線を接続するビア層を囲うように、グラウンド線と接続するビア層が配置されていることにより、グラウンドが強化されている。
また例えば、特許文献１には、半導体基体の下面に形成されたコプレーナ線路の信号線と、半導体基体の上面に形成されたコプレーナ線路の信号線とを、半導体基体を貫通するビア層によって接続した構成が開示されている。
特許文献１に開示された構成では、さらに、各コプレーナ線路からグラウンド導体を延長して、ビア層と信号線との接続部の周囲と、互いのコプレーナ線路とは半導体基体の反対側とにも、グラウンド導体を形成することにより、グラウンドを強化している。
高周波回路を含む半導体装置に限らず、一般の半導体装置においても、複数の半導体基体を３次元的に積層することが考えられている。
そして、例えば、２つの半導体基体にそれぞれ形成された回路を、ビア層を用いて互いに接続する構成が提案されている（例えば、特許文献２参照）。
特許文献２の構成では、半導体基体や２つの半導体基体の間の絶縁層を貫通するビア層を、深さの異なる複数種類形成して、これら複数種類のビア層を用いて、２つの半導体基体にそれぞれ形成された回路を接続している。
特開２００４−３６３９７５号公報 特開２０１０−２４５５０６号公報
S. W. Ho et al.,IEEE ECTC 2008,２００８年５月２７−３０日,p.1946
非特許文献１の構成では、同軸構造において、信号線を接続するビア層のすぐ近くをグラウンドのビア層が囲っていて、信号線を接続するビア層を下の半導体基体のコプレーナ線路に直接接続することができないので、バンプを介して接続している。
バンプを介して接続しているため、構成や製造工程が複雑化し、ビア層を直接接続するよりも接続の信頼性が低くなる。
特許文献１の構成では、ビア層と信号線との接続部の周囲にはグラウンド層があるが、半導体基体の下面と上面のそれぞれのグラウンド層が接続されていないため、接地容量が下面と上面との間で揺らぎ、信号伝送に影響を与える恐れがある。また、ビア層の周囲にはグラウンド層がないため、ビア層の周囲のグラウンドが弱くなっている。
さらに、ビア層とグラウンド層の寸法は、コプレーナ線路の寸法でほぼ決定され、寸法自由度が少ないため、ビア層を含むビア部の特性インピーダンスを変えることが難しい。そのため、上下の高周波回路で異なる特性インピーダンスを持っている場合に、インピーダンス整合を取ることが難しい。
特許文献２の構成では、一般の半導体装置において、ビア層によって上下の半導体基体の回路を接続しているに過ぎず、ビア層を含むビア部の特性インピーダンスについては、特に考慮されていない。
本技術の目的は、伝送線路を接続するビア層の周囲のグラウンドを強化することができると共に、ビア部の特性インピーダンスを調整することが可能な半導体装置を提供するものである。
本技術の半導体装置は、絶縁層を介して積層された、第１の半導体基体及び第２の半導体基体と、第１の半導体基体に形成され信号線とグラウンドとを含む第１の伝送線路と、第２の半導体基体に形成され、信号線とグラウンドとを含む第２の伝送線路とを有する。
また、ビアホール内に形成された導体層から成り、第１の伝送線路の信号線及び第２の伝送線路の信号線に接続された、信号線用の第１のビア層を有する。
また、ビアホール内に形成された導体層から成り、第１の伝送線路のグラウンド及び第２の伝送線路のグラウンドに接続された、グラウンド用の第１のビア層を有する。
さらに、ビアホール内に形成された導体層から成り、第１の伝送線路又は／及び第２の伝送線路のグラウンドに接続され、かつ、信号線用の第１のビア層に対向して形成された帯状のビア層を含む、グラウンド用の第２のビア層を有する。
そして、第２のビア層の帯状のビア層は、グラウンド用の第１のビア層よりも浅く形成されており、第１の伝送線路のグラウンド及び第２の伝送線路のグラウンドのうちの第２の伝送線路のグラウンドのみに接続されている。
上述の本技術の半導体装置の構成によれば、第１の伝送線路の信号線及び第２の伝送線路の信号線に接続された、信号線用の第１のビア層と、第１の伝送線路のグラウンド及び第２の伝送線路のグラウンドに接続された、グラウンド用の第１のビア層とを有する。これにより、第１の伝送線路と第２の伝送線路とが接続され、高周波等を第１の伝送線路と第２の伝送線路の間で伝送することができる。
そして、信号線用の第１のビア層に対向して形成された帯状のビア層を含み、グラウンドに接続された、グラウンド用の第２のビア層により、信号線用の第１のビア層に対するグラウンドを強化することができる。また、信号線用の第１のビア層とグラウンド用の第２のビア層の寸法を調整することにより、これらのビア層を含むビア部の特性インピーダンスを調整することが可能になる。
上述の本技術によれば、信号線用の第１のビア層に対するグラウンドを強化することができるので、ビア層から外部への電磁波の放射を抑制することができる。
また、ビア層を含むビア部の特性インピーダンスを調整することが可能になるので、ビア層により接続された第１の伝送線路と第２の伝送線路の特性インピーダンスが異なっていても、インピーダンス整合を取ることが可能になる。
Ａ〜Ｃ 第１の実施の形態の半導体装置の概略構成図である。 Ａ〜Ｃ 図１の半導体装置の製造方法を示す製造工程図である。 Ａ〜Ｃ 図１の半導体装置の製造方法を示す製造工程図である。 Ａ〜Ｃ 図１の半導体装置の製造方法を示す製造工程図である。 Ａ〜Ｃ 図１の半導体装置の製造方法を示す製造工程図である。 Ａ〜Ｃ 図１の半導体装置の製造方法を示す製造工程図である。 Ａ〜Ｃ 第２の実施の形態の半導体装置の概略構成図である。 Ａ〜Ｃ 図７の半導体装置の製造方法を示す製造工程図である。 Ａ〜Ｃ 図７の半導体装置の製造方法を示す製造工程図である。 Ａ〜Ｃ 図７の半導体装置の製造方法を示す製造工程図である。 Ａ、Ｂ 第３の実施の形態の半導体装置の概略構成図である。 Ａ、Ｂ 第４の実施の形態の半導体装置の概略構成図である。 本技術の半導体装置の一形態を説明する斜視図である。 図１３の半導体装置の要部の平面図である。 Ａ コプレーナ線路の概略断面図である。 Ｂ マイクロストリップ線路の概略断面図である。 上下のコプレーナ線路を単純に接続した構成の斜視図である。
以下、本技術を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本技術の概要
２．第１の実施の形態
３．第２の実施の形態
４．第３の実施の形態
５．第４の実施の形態
＜１．本技術の概要＞
まず、本技術の具体的な実施の形態の説明に先立ち、本技術の概要を説明する。
前述した高周波回路の伝送線路のうち、コプレーナ線路の概略断面図を図１５Ａに示し、マイクロストリップ線路の概略断面図を図１５Ｂに示す。
コプレーナ線路は、図１５Ａに示すように、半導体基体１０１の一方の主面（この図では上面）に、線状の信号線１０２と、線状のグラウンド線１０３とが形成され、信号線１０２の両側を挟んで２本のグラウンド線１０３が並行している。
マイクロストリップ線路は、図１５Ｂに示すように、半導体基体１０１の一方の主面（この図では上面）に信号線１０２が線状に形成され、半導体基体１０１の他方の主面（この図では下面）にグラウンド層１０９が面状に形成されている。
ここで、２つのコプレーナ線路をビア層で接続した構成の斜視図を、図１６に示す。
図１６に示す構成では、第１層のコプレーナ線路の信号線１Ｓ及びグラウンド線１Ｇと、第２層のコプレーナ線路の信号線２Ｓ及びグラウンド線２Ｇとを、ビア層３Ｓ，３Ｇによって接続している。即ち、ビア層３Ｓによって信号線１Ｓ，２Ｓ同士を接続して、ビア層３Ｇによってグラウンド線１Ｇ，２Ｇ同士を接続している。
この構造では、ビア層３Ｓ，３Ｇがコプレーナ線路をそのまま延長した線路構造となっているため、ビア層３Ｓ，３Ｇからの電磁放射が大きくなって、周辺回路の動作に影響を与えるおそれがある。
また、この構造では、単純に伝送線路をビア層３Ｓ，３Ｇで接続しているだけであるため、接続部（ビア部）のインピーダンス設計ができない。
従って、異なる特性インピーダンスを持つコプレーナ線路同士を接続したい場合に、インピーダンス整合を取って反射を少なく抑えた接続を実現するのが難しい。
前述した、非特許文献１の構成は、信号線を接続するビア層のすぐ近くをグラウンドのビア層が囲っていて、信号線を接続するビア層を下の半導体基体のコプレーナ線路に直接接続することができないので、バンプを介して接続している。
バンプを介して接続しているため、構成や製造工程が複雑化し、ビア層を直接信号線に接続するよりも、接続の信頼性が低くなる。
前述した、特許文献１の構成は、ビア層と信号線との接続部の周囲にはグラウンド層があるが、半導体基体の下面と上面のそれぞれのグラウンド層が接続されていないため、接地容量が下面と上面との間で揺らぎ、信号伝送に影響を与える恐れがある。
また、半導体基体の内部のビア層の周囲にはグラウンド層がないため、ビア層に対するグラウンドが弱くなっている。
さらに、ビア層とグラウンド層の寸法はコプレーナ線路の寸法でほぼ決定され、寸法自由度が少ないため、図１６に示した構成と同様に、上下の高周波回路で異なる特性インピーダンスを持っている場合に、インピーダンス整合を取ることが難しい。
本技術は、上下の高周波回路の伝送線路の接続部からの電磁放射を抑制することを可能にするように、接続部を構成する。
そして、伝送線路の接続部では、高周波回路の伝送線路同士をビア層（ビアホール内の導体層）のみで接続し、かつ、伝送線路の信号線を接続するビア層に対するグラウンドが強化されている構造を実現する。
また、上下の高周波回路で異なる特性インピーダンスを持っている場合でも、インピーダンス整合を取ることを可能にする。
本技術では、例えば、図１３に本技術の一形態の概略斜視図を示すように、下層の半導体基体に形成された信号線１Ｓ及びグラウンド線１Ｇと、上層の半導体基体に形成された信号線２Ｓ及びグラウンド線２Ｇとが、ビア層３Ｓ及び３Ｇで接続された構成とする。
図１３において、信号線１Ｓ，２Ｓ同士は、ビア層３Ｓで接続されている。
グラウンド線１Ｇとグラウンド線２Ｇとはビア層３Ｇで接続されている。上層のグラウンド線２Ｇには、ビア層３Ｇに加えて、浅いビア層４Ｇが接続されており、異なる深さを持つ二股構造のビア層が接続されている。ビア層３Ｇと浅いビア層４Ｇとは、お互いにひとつながりのビア層として電気的に接続されている。
さらに、２本のグラウンド線２Ｇに接続されている浅いビア層４Ｇの間を接続して、帯状のビア層５Ｇが形成されている。帯状のビア層５Ｇは、ビア層４Ｇと同じ深さに形成されている。
また、図１３の半導体装置の要部の平面図を、図１４に示す。
信号線１Ｓ，２Ｓを接続するビア層３Ｓと、グラウンド線１Ｇ，２Ｇを接続するビア層３Ｇは、円形の平面パターンで形成されている。
ビア層４Ｇ及び帯状のビア層５Ｇは、グラウンド線１Ｇ，２Ｇの部分の円形のパターンのビア層４Ｇをその間の長方形のパターンのビア層５Ｇで繋いでいる平面パターンで形成されている。
図１４からわかるように、帯状のビア層５Ｇは、信号線１Ｓ，２Ｓを接続するビア層３Ｓの近くに形成されているが、ビア層３Ｓとの間に間隔を有して対向するように配置されており、ビア層３Ｓとは絶縁されている。
信号線１Ｓ，２Ｓを接続するビア層３Ｓの近くに、グラウンド線２Ｇに接続された帯状のビア層５Ｇが形成されているので、帯状のビア層５Ｇによって、信号線１Ｓ，２Ｓを接続するビア層３Ｓに対するグラウンドが強化される。
そして、詳細を後述するように、信号線１Ｓ，２Ｓ用のビア層３Ｓの直径と、ビア層３Ｓと帯状のビア層５Ｇとの間隔とによって、ビア部の特性インピーダンスが決まるので、これらの寸法を調整して、特性インピーダンスを調整することができる。これにより、下層及び上層の伝送回路で特性インピーダンスが異なっていても、ビア部の特性インピーダンスを調整して、インピーダンス整合を行うことが可能になる。
本技術においては、図１３及び図１４に示した形態のように、伝送線路のグラウンドに深さの異なる複数のビア層を接続し、深い方のビア層で下層と上層のグラウンドを接続して、浅い方のビア層は一方のみ（例えば上層のみ）のグラウンドに接続する。
そして、浅い方のビア層は、帯状のビア層によって、グラウンドの部分のビア層が接続された構成、言わば、ひとつながりのビア層とする。
伝送線路の信号線は、ビア層により下層と上層の信号線を接続する。
帯状のビア層は、信号線に接続されたビア層の近くに対向するように配置する。
このように構成することにより、信号線に接続されたビア層の近くに、グラウンドに接続された帯状のビア層が配置されているため、ビア層を含むビア部においてもグラウンドが強化されている。
従って、ビア部におけるビア層からの電磁放射を抑えて、周辺回路を安定して動作させることができる。
そして、ビア層を、バンプ等を使わず、信号線及びグラウンド線に直接接続しているので、容易に製造可能であり、接続信頼性も十分に得られる。
また、本技術では、信号線のビア層とグラウンドのビア層との間隔や寸法を、伝送線路の信号線やグラウンドの寸法によらず、自由に設計することができるため、ビア部のインピーダンス特性を変化させることができる。
これにより、下層と上層とで異なる特性インピーダンスを持つ高周波回路同士を接続したい場合でも、ビア部でインピーダンス整合を取って、信号反射を最小限に抑えることが可能になる。
以下、前述した形態の図１４を参照して、信号線に接続されたビア層の直径ｄと、このビア層とグラウンドに接続された帯状の浅いビア層との間の距離ｈとを適切に選定することにより、インピーダンス整合が取れることを説明する。
信号線に接続されたビア層３Ｓの直径ｄと、このビア層３Ｓと帯状のビア層５Ｇとの間隔ｈとから、４ｈ／ｄの値を調整することにより、ビア部での電磁波の最小限することができる。
なお、ここで示すのは、理論式を用いた原理説明であって、実際のビア層の形状の設計は、ＡＮＳＹＳ等の市販の電磁界シミュレーターを用いて容易に計算することができる。
図１４より、２つのコプレーナ線路を、ビア層３Ｓとビア層３Ｇにより接続し、さらにビア層３Ｓの近くに、グラウンド線２Ｇに接続された帯状のビア層５Ｇを配置した構造は、擬似的なマイクロストリップ線路とみなせる。
従って、コプレーナ線路−マイクロストリップ線路−コプレーナ線路の構造により、インピーダンス変換が実現できる。
下層の半導体基体のコプレーナ線路部の特性インピーダンスＺａと、上層の半導体基体のコプレーナ線路部の特性インピーダンスＺｂを用いて、ビア部の特性インピーダンスが√（Ｚａ×Ｚｂ）であるときに、反射が最小となる。即ち、インピーダンスを整合させることができる。
信号線１Ｓ，２Ｓに接続されたビア層３Ｓの直径をｄとし、このビア層３Ｓから帯状のビア層５Ｇまでの距離をｈとすると、ビア部の特性インピーダンスの近似値は、Ｚ＿ｖｉａ＝(６０／√εｒ)×ｌｎ(４ｈ／ｄ)となる。ここで、εｒは、ビア層３Ｓと帯状のビア層５Ｇとの間の材料（通常は絶縁材）の誘電率である。
コプレーナ線路部の特性インピーダンスの近似値は、Ｚ＿ｃｏｐ＝(３０π／√εｅｆｆ)×(Ｋ´／Ｋ)であり、Ｋ,Ｋ´は形状で決まる定数である。ここで、εｅｆｆは、コプレーナ線路の信号線とグラウンドとの間の材料（絶縁材や空間）の誘電率である。
そのため、配線間の材料を選定して、誘電率のパラメータ（εr、εｅｆｆ)の値が決まれば、４ｈとｄとの比を調整して、ビア部での反射を最小限にすることができる。
なお、本技術では、ビア層により接続する２つの伝送線路が、図１３のように２つともコプレーナ線路である構成に限定されるものではない。
一方がコプレーナ線路で他方がマイクロストリップ線路である構成や、２つともマイクロストリップ線路である構成も、可能である。
マイクロストリップ線路の特性インピーダンスは、コプレーナ線路の特性インピーダンスとは異なる、そのため、マイクロストリップ線路に対してインピーダンス整合を行う場合には、上述のＺ＿ｃｏｐの代わりに、マイクロストリップ線路の特性インピーダンスを使用すればよい。
また、図１３は下層と上層の伝送線路を接続する深いビア層３Ｓ，３Ｇと、帯状の部分を含む浅いビア層４Ｇ，５Ｇとを形成して、グラウンド線２Ｇに二股のビア層を接続していた。
本技術では、グラウンドに三股以上のビア層を接続した構成とすることもできる。例えば、深いビア層３Ｇの浅いビア層４Ｇとは反対側に、グラウンド線２Ｇに接続されたもう１つのビア層を設けることも可能である。
本技術の構成は、特許文献２に開示されている、深さの異なるビア層で上下の半導体基体の回路を接続する技術と類似している。
従って、深さの異なるビア層を形成する製造方法は、特許文献２に記載されている製造方法に準じて行うことが可能である。
特許文献２に開示されている構成では、本技術のグラウンド用の帯状のビア層に相当する構成がない。
しかし、本技術の帯状のビア層を形成するためのビアホールを形成する際のマスクの開口を、帯状のパターンに対応して形成すれば、特許文献２に記載されている製造方法を利用することが可能である。
＜２．第１の実施の形態＞
続いて、具体的な実施の形態を説明する。
第１の実施の形態の半導体装置の概略構成図を、図１Ａ〜図１Ｃに示す。図１Ａは平面図を示し、図１Ｂは図１ＡのＡ−Ａ´における断面図を示し、図１Ｃは図１ＡのＢ−Ｂ´における断面図を示している。
図１Ａ〜図１Ｃに示すように、下層の第１の半導体基体１１の上に、コプレーナ線路の中央の信号線１２と左右２本のグラウンド線１３とが形成されている。また、上層の第２の半導体基体２１の上に、コプレーナ線路の中央の信号線２２と左右２本のグラウンド線２３とが形成されている。
下層の第１の半導体基体１１と、上層の第２の半導体基体２１とは、絶縁層１４を介して積層されている。
そして、第１の半導体基体１１上の信号線１２と、第２の半導体基体２１上の信号線２２とは、第２の半導体基体２１及び絶縁層１４を貫通する第１のビア層１５によって、接続されている。同様に、第１の半導体基体１１上のグラウンド線１３と、第２の半導体基体２１上のグラウンド線２３とは、第２の半導体基体２１及び絶縁層１４を貫通する第１のビア層１５によって、接続されている。
第１の半導体基体１１及び第２の半導体基体２１には、シリコン、Ｇｅ、ＳｉＧｅ、化合物半導体等、各種の半導体材料を使用することができる。
また、これらの半導体基体１１，２１は、半導体基板のみ、半導体基板とその上の半導体層（例えば、エピタキシャル成長層）、等により構成することができる。
それぞれのコプレーナ線路を構成する、信号線１２，２２とグラウンド線１３，２３には、Ｃｕ，Ａｌ，Ａｕ，Ｗ等の金属材料を使用することができる。
そして、これらの金属材料を使用して、めっき法、蒸着法等によって、信号線１２，２２とグラウンド線１３，２３を形成することができる。
第１のビア層１５には、Ｃｕ，Ａｌ，Ａｕ，Ｗ等の金属材料を使用することができる。
そして、第１のビア層１５には、信号線１２，２２とグラウンド線１３，２３と同じ金属材料を使用することができる。信号線１２，２２とグラウンド線１３，２３と同じ金属材料を使用することにより、ビア層１５の抵抗が低くなり、かつ、信号線１２，２２との接続部の抵抗をほとんど生じない。
なお、ビアホール内に導体層を埋め込んでビア層１５を形成する際の埋め込み性を良好にするために、信号線１２，２２とグラウンド線１３，２３の金属材料とは異なる、より埋め込み性の良好な金属材料を使用することも可能である。
本実施の形態では、特に、第１のビア層１５とは別に、第２の半導体基体２１を貫通し、絶縁層１４の途中まで達する第２のビア層１６を設けている。
第２のビア層１６は、２本のグラウンド線２３の一方から他方にわたり帯状の平面パターンに形成され、第１のビア層１５に対向して、その右側に少し離れた位置に形成されている。第２のビア層１６の平面パターンは、長方形の両端に半円形を付けたパターンとなっており、半円形の部分は、上層のグラウンド線２３と下層のグラウンド線１３の間にある。
第２のビア層１６は、第２の半導体基体２１上のグラウンド線２３には接続されているが、第１の半導体基体１１上のグラウンド線１３には接続されておらず、第１のビア層１５よりも浅く形成されている。
上層のコプレーナ線路の信号線２２には、第１のビア層１５だけが接続されている。上層のコプレーナ線路のグラウンド線２３には、第１のビア層１５と、第２のビア層１６とがそれぞれ接続されており、二股のビア層が接続されている。
第２のビア層１６には、Ｃｕ，Ａｌ，Ａｕ，Ｗ等の金属材料を使用することができる。
第２のビア層１６には、第１のビア層１５と同じ材料を用いることが望ましい。これにより、第１のビア層１５と第２のビア層１６を、同じ材料によって、同時にビアホールを埋め込んで形成することが可能になる。
第１のビア層１５の右に、グラウンド線２３に接続された第２のビア層１６を設けたことにより、第１のビア層１５からの電磁波の放射を第２のビア層１６で吸収して、外部への電磁波の拡散を抑制することができる。
また、図１Ｃに示す、第１のビア層１５の直径ｄと、第１のビア層１５及び第２のビア層１６の間隔ｈとから、ビア層１５，１６による特性インピーダンスが決まる。従って、これら直径ｄと間隔ｈとを調整することにより、ビア層１５，１６による特性インピーダンスを設定することができる。
そして、前述したように、下層のコプレーナ線路部の特性インピーダンスＺａ及び上層のコプレーナ線路部の特性インピーダンスＺｂに対して、ビア部の特性インピーダンスを√（Ｚａ×Ｚｂ）とすれば、特性インピーダンスを整合させることができる。
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。なお、図２〜図６において、各図のＡ〜Ｃは、図１Ａ〜図１Ｃに対応する平面図及び断面図を示している。
まず、それぞれの半導体基体にコプレーナ線路の信号線とグラウンド線を形成する。即ち、図２Ａ〜図２Ｃに示すように、第１の半導体基体１１上に、コプレーナ線路の信号線１２及びグラウンド線１３を形成し、第２の半導体基体２１上に、コプレーナ線路の信号線２２及びグラウンド線２３を形成する。
次に、図３Ａ〜図３Ｃに示すように、第１の半導体基体１１と第２の半導体基体２１とを、絶縁層１４を介して積層する。
図３Ａ〜図３Ｃに示した状態を作製する具体的な方法としては、例えば、第１の半導体基体１１上の信号線１２及びグラウンド線１３を覆って絶縁層１４を形成し、その絶縁層１４に第２の半導体基体２１を接着剤等で貼り合わせる。
或いは、例えば、第１の半導体基体１１上の信号線１２及びグラウンド線１３を覆って絶縁層１４を形成し、第２の半導体基体２１の信号線２２及びグラウンド線２３とは反対側の面（図２Ａ〜図２Ｃの下面）に絶縁層１４を形成する。そして、双方の絶縁層１４を、プラズマ接合又は接着剤により接合する。プラズマ接合を用いる場合には、例えば、特許文献２の［００５２］に記載されているように、接合面にプラズマＴＥＯＳ膜、ＳｉＯＮ膜等を形成した後に、プラズマ処理して重ね合わせ、その後アニール処理して両基体を接合する。
なお、絶縁層１４内にも配線層を形成する場合には、例えば、第１の半導体基体１１上の信号線１２及びグラウンド線１３よりも上方に、配線層を形成する。このとき、複数層の配線層を形成する場合には、層間絶縁膜を介して多層配線層を形成する。
次に、上層の第２の半導体基体２１上のコプレーナ線路２２，２３を覆って、全面的にレジストを形成する。
その後、レジストをパターニングして、図４Ａ〜図４Ｃに示すように、ビア層が形成されるビア部の開口（ビアホール）に対応するパターンのレジストマスク３１を形成する。即ち、上層の第２の半導体基体２１上のコプレーナ線路２２，２３の先端の近くに、深い方のビア部の開口を有し、そのコプレーナ線路２２，２３とは反対側に、浅い方のビア部の開口を有するパターンのレジストマスク３１を形成する。
このとき、図４Ａ〜図４Ｃに示すように、深い方のビア部の開口は信号線、グラウンド線それぞれに対して独立に、浅い方のビア部の開口は一方のグラウンド線から他方のグラウンド線までひとつながりの開口とする。この開口径は数μｍ〜数十μｍの寸法で形成する。
次に、レジストマスク３１の開口部より、上層の第２の半導体基体２１及び絶縁層１４をエッチングする。これにより、図５Ａ〜図５Ｃに示すように、下層のコプレーナ線路（信号線１２とグラウンド線１３）に達する深いビアホール３２と、絶縁層１４の途中まで達する浅いビアホール３３とを、それぞれ形成する。
このとき、浅いビアホール３３は、予め絶縁層１４内に形成されたエッチングストッパを用いて、エッチングストッパに達するまで形成することが好ましい。このエッチングストッパとしては、絶縁層１４内の配線層や、絶縁層１４の他の部分に対してエッチング選択性を有する絶縁層（例えば、酸化シリコン層に対する窒化シリコン層等）を、使用することができる。
次に、レジストマスク３１を除去する。
その後に、図６Ａ〜図６Ｃに示すように、それぞれのビアホール３２,３３内を埋めて、導体層から成る、第１のビア層１５及び第２のビア層１６を、めっき法、蒸着法等によって形成する。
さらに、上層のコプレーナ線路２２，２３とビア層１５，１６との接続を取るために、既に形成されている部分のコプレーナ線路２２，２３と同じ金属材料を用いて、コプレーナ線路２２，２３を延長して形成する。これにより、図１Ａ〜図１Ｃに示したように、ビア層１５，１６とコプレーナ線路の信号線２２及びグラウンド線２３とが接続された構造を作製することができる。
このようにして、図１Ａ〜図１Ｃに示した半導体装置を製造することができる。
上述の本実施の形態の半導体装置の構成によれば、信号線１２，２２を接続する信号線用のビア層１５と、グラウンド線１３，２３を接続するビア層１５とを設けたことにより、下層のコプレーナ線路と上層のコプレーナ線路とが接続されている。
これにより、高周波を下層のコプレーナ線路と上層のコプレーナ線路との間で伝送することができる。
そして、信号線１２，２２を接続する信号線用のビア層１５に対向して、グラウンド線２３に接続された帯状の第２のビア層１６が設けられているので、信号線用のビア層１５に対するグランドを強化することができる。
これにより、ビア層から外部への電磁波の放射を抑制することができるので、周辺回路を安定して動作させることができる。
また、本実施の形態によれば、信号線用のビア層１５と第２のビア層１６の寸法（直径ｄや間隔ｈ）を調整することにより、これらのビア層１５，１６を含むビア部の特性インピーダンスを調整することが可能になる。
これにより、ビア層１５，１６により接続された下層のコプレーナ線路と上層のコプレーナ線路の特性インピーダンスが異なっていても、インピーダンス整合を取ることが可能になる。
＜３．第２の実施の形態＞
第２の実施の形態の半導体装置の概略構成図を、図７Ａ〜図７Ｃに示す。図７Ａは平面図を示し、図７Ｂは図７ＡのＡ−Ａ´における断面図を示し、図７Ｃは図７ＡのＢ−Ｂ´における断面図を示している。
本実施の形態では、三股のビア層を形成した構成である。
本実施の形態では、特に、図７Ａ〜図７Ｃに示すように、上層のコプレーナ線路のグラウンド線２３の第１のビア層１５よりも手前側（図中左側）に、このグラウンド線２３に接続して、浅い第３のビア層１７を設けている。
第３のビア層１７は、第２の半導体基体２１を貫通し、絶縁層１４の途中まで達しており、第２のビア層１６と同程度の深さとなっている。
第３のビア層１７の平面パターンは、第１のビア層１５の平面パターンと同様に、円形となっている。
第１のビア層１５、第２のビア層１６、第３のビア層１７によって、グラウンド層２３に対して、三股のビア層が形成されている。
第３のビア層１７には、Ｃｕ，Ａｌ，Ａｕ，Ｗ等の金属材料を使用することができる。
第３のビア層１７には、第１のビア層１５と同じ材料を用いることが望ましい。これにより、第１のビア層１５と第３のビア層１７を、同じ材料によって、同時にビアホールを埋め込んで形成することが可能になる。
その他の構成は、図１Ａ〜図１Ｃに示した第１の実施の形態の構成と同様であるので、同一符号を付して、重複説明を省略する。
本実施の形態では、第１のビア層１５の右に、グラウンド線２３に接続された第２のビア層１６を設け、さらに第１のビア層１５の左に、グラウンド線２３に接続された第３のビア層１７を設けている。これにより、第１のビア層１５からの電磁波の放射を、右の第２のビア層１６と、左の第３のビア層１７とで、それぞれ吸収して、外部への電磁波の拡散を抑制することができる。
また、第１の実施の形態と同様に、第１のビア層１５の直径と、第１のビア層１５及び第２のビア層１６の間隔とを調整することにより、特性インピーダンスを調整することができる。
そして、下層のコプレーナ線路部の特性インピーダンスＺａ及び上層のコプレーナ線路部の特性インピーダンスＺｂに対して、ビア部の特性インピーダンスを√（Ｚａ×Ｚｂ）とすれば、特性インピーダンスを整合させることができる。
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。なお、図８〜図１０において、各図のＡ〜Ｃは、図７Ａ〜図７Ｃに対応する平面図及び断面図を示している。
まず、図２〜図３に示した第１の実施の形態の製造工程と同様にして、２つの半導体基体１１，２１を積層するまでの各工程を行う。
次に、上層の第２の半導体基体２１上のコプレーナ線路２２，２３を覆って、全面的にレジストを形成する。
その後、レジストをパターニングして、図８Ａ〜図８Ｃに示すように、ビア層を形成するための開口（ビアホール）に対応するパターンのレジストマスク３４を形成する。即ち、上層の第２の半導体基体２１のコプレーナ線路２２，２３の先端の近くに、第３のビア層１７用の開口を有し、その先に第１のビア層１５用の開口を有し、さらにその先に第２のビア層１６用の開口を有するパターンのレジストマスク３４を形成する。
このとき、図８Ａ〜図８Ｃに示すように、第３のビア層１７用の開口はグラウンド線部のみに、第１のビア層１５用の開口は信号線、グラウンド線それぞれに対して独立に形成する。そして、第２のビア層１６用の開口は一方のグラウンド線から他方のグラウンド線までひとつながりの開口とする。この開口径は数μｍ〜数十μｍの寸法で形成する。
次に、レジストマスク３４の開口部より、上層の第２の半導体基体２１及び絶縁層１４をエッチングする。これにより、図９Ａ〜図９Ｃに示すように、下層のコプレーナ線路（信号線１２とグラウンド線１３）に達する深いビアホール３２と、絶縁層１４の途中まで達する浅いビアホール３３，３５とを、それぞれ形成する。浅いビアホール３３，３５のうち、ビアホール３３は第２のビア層１６に対応し、ビアホール３５は第３のビア層１７に対応する。
このとき、浅いビアホール３３，３５は、予め絶縁層１４内に形成されたエッチングストッパを用いて、エッチングストッパに達するまで形成することが好ましい。このエッチングストッパとしては、絶縁層１４内の配線層や、絶縁層１４の他の部分に対してエッチング選択性を有する絶縁層（例えば、酸化シリコン層に対する窒化シリコン層等）を、使用することができる。
次に、レジストマスク３４を除去する。
その後に、図１０Ａ〜図１０Ｃに示すように、それぞれのビアホール３２，３３，３５内を埋めて、導体層から成る、第１のビア層１５、第２のビア層１６、並びに、第３のビア層１７を、めっき法、蒸着法等によって形成する。
さらに、上層のコプレーナ線路２２，２３とビア層１５，１６，１７との接続を取るために、既に形成されている部分のコプレーナ線路２２，２３と同じ金属材料を用いて、コプレーナ線路２２，２３を延長して形成する。これにより、図７Ａ〜図７Ｃに示したように、ビア層１５，１６，１７とコプレーナ線路の信号線２２及びグラウンド線２３とが接続された構造を作製することができる。
このようにして、図７Ａ〜図７Ｃに示した半導体装置を製造することができる。
上述の本実施の形態の半導体装置の構成によれば、信号線１２，２２を接続する信号線用のビア層１５と、グラウンド線１３，２３を接続するビア層１５とが設けられて、下層のコプレーナ線路と上層のコプレーナ線路とが接続されている。
これにより、第１の実施の形態と同様に、高周波を下層のコプレーナ線路と上層のコプレーナ線路との間で伝送することができる。
そして、信号線１２，２２を接続する信号線用のビア層１５に対向して、グラウンド線２３に接続された帯状の第２のビア層１６が設けられているので、第１の実施の形態と同様に、信号線用のビア層１５に対するグランドを強化することができる。
これにより、ビア層から外部への電磁波の放射を抑制することができるので、周辺回路を安定して動作させることができる。
また、第１の実施の形態と同様に、信号線用のビア層１５と第２のビア層１６の寸法（直径ｄや間隔ｈ）を調整することにより、これらのビア層１５，１６を含むビア部の特性インピーダンスを調整することが可能になる。
これにより、ビア層１５，１６により接続された下層のコプレーナ線路と上層のコプレーナ線路の特性インピーダンスが異なっていても、インピーダンス整合を取ることが可能になる。
さらにまた、本実施の形態によれば、信号線用のビア層１５に対して、第２のビア層１６とは反対の側に、グラウンド線２３に接続された第３のビア層１７を設けて、三股のビア層を形成している。
これにより、第１の実施の形態の構成と比較して、さらにビア部のグラウンドを強化することができる。
上述の各実施の形態では、絶縁層１４を貫通して上層と下層のコプレーナ線路を接続する、第１のビア層１５と、絶縁層１４の途中まで形成され下層のコプレーナ線路には接続されていない、第２のビア層１６及び第３のビア層１７を形成した構成であった。
本技術では、上述の各実施の形態の第２のビア層１６及び第３のビア層１７をさらに下方に延長して、これらのビア層１６，１７が下層のコプレーナ線路のグラウンド線１３に接続された構成とした場合も含むものである。
ただし、第２のビア層１６のうち、一方と他方のグラウンド線の間の帯状の部分は、下層の信号線１２とは絶縁する必要があるため、第２のビア層１６を下方に延長する場合には、グラウンド線の部分とその間の帯状の部分とで、ビアホールの深さを変える。このようなビアホールは、マスクを用いたエッチングを２回行うことにより、形成することが可能である。例えば、グラウンド線の部分とその間の帯状の部分の開口を有するマスクを用いてエッチングを行った後、グラウンド線の部分のみに開口を有するマスクを用いて、下層のグラウンド線に達するまでエッチングを行う。
上述の各実施の形態では、第１の半導体基体１１の上に信号線１２及びグラウンド線１３を形成し、第２の半導体基体２１の上に信号線２２及びグラウンド線２３を形成した構成であった。
本技術では、上層の第２の半導体基体２１と信号線２２及びグラウンド線２３との上下を反転させて、信号線１２，２２同士とグラウンド線１３，２３同士とをそれぞれビア層で接続した構成とすることも可能である。この場合、信号線２２及びグラウンド線２３が第２の半導体基体２１の下側に配置されるので、その分、第１の半導体基体１１と第２の半導体基体２１との間の絶縁層を厚くする。この構成は、それぞれの半導体基体１１，２１のコプレーナ線路を覆って絶縁層を形成して、絶縁層同士をプラズマ接合等によって接合することにより、製造することができる。
上述の各実施の形態では、浅い第２のビア層１６や第３のビア層１７を、上層のコプレーナ線路のグラウンド線２３のみに接続した構成であった。
本技術では、前述したようにビア層を下方に延長して、上層のコプレーナ線路のグラウンド線及び下層のコプレーナ線路のグラウンド線に接続した構成とすることも可能である。また、本技術では、上述の各実施の形態の構成の上下を反転させて、浅いビア層を、下層のコプレーナ線路のグラウンド線のみに接続した構成とすることも可能である。
上述の各実施の形態では、上層のコプレーナ線路のグラウンド線２３に接続されたそれぞれのビア層１５，１６，１７が離れて形成された構成であった。
本技術では、これらグラウンド線に接続された複数個のビア層が、２個以上くっついて形成された構成とすることも可能である。
２個のビア層をくっつけた場合、製造の際の上層のコプレーナ線路のグラウンド線２３をビア層上に延長する工程において、手前側のビア層にグラウンド線２３が接続されていれば、奥側のビア層上まで延長しなくても、電気的に接続することが可能になる。
上述の各実施の形態では、コプレーナ線路同士をビア層で接続した構成としたが、本技術では、その他の構成とすることも可能である。
例えば、コプレーナ線路とマイクロストリップ線路とをビア層で接続した構成や、マイクロストリップ線路同士をビア層で接続した構成も可能である。
これらの構成とした実施の形態を、以下に示す。
＜４．第３の実施の形態＞
第３の実施の形態の半導体装置の概略構成図（断面図）を、図１１Ａ〜図１１Ｂに示す。図１１Ａは信号線に接続されたビア層を含む部分の断面図を示し、図１１Ｂは２本のグラウンド線に接続された帯状のビア層を含む部分の断面図を示している。
本実施の形態は、コプレーナ線路とマイクロストリップ線路とをビア層で接続した構成である。
図１１Ａ〜図１１Ｂに示すように、下層の第１の半導体基体１０１の上に、コプレーナ線路の中央の信号線１０２と左右２本のグラウンド線１０３とが形成されている。また、上層の第２の半導体基体１１１の下にマイクロストリップ線路の信号線１１２が形成され、第２の半導体基体１１１の上にマイクロストリップ線路のグラウンド層１１３が形成されている。
下層の第１の半導体基体１０１と、上層の第２の半導体基体１１１とは、絶縁層１０４を介して積層されている。
そして、第１の半導体基体１０１上の信号線１０２と、第２の半導体基体１１１下の信号線１１２とは、絶縁層１０４を貫通する第１のビア層１０５によって、接続されている。この第１のビア層１０５は、図示しないが、例えば、円形の平面パターンで形成されている。
第１の半導体基体１０１上のグラウンド線１０３と、第２の半導体基体１１１上のグラウンド層１１３とは、第２の半導体基体１１１及び絶縁層１０４をそれぞれ貫通する、第２のビア層１０６及び第３のビア層１０７によって、接続されている。なお、図１１Ａの断面の第２のビア層１０６と、図１１Ｂの断面の第３のビア層１０７とは、それぞれ独立したビアホール内に形成されていても、一部又は全部が連続したビアホール内に形成されていても、いずれの構成も可能である。それぞれ独立したビアホールに第２のビア層１０６及び第３のビア層１０７を形成する場合には、例えば、円形の平面パターンのビアホール及びビア層１０６，１０７を形成する。
図１１Ｂに示す断面では、下層のコプレーナ線路の信号線１０２及び上層のマイクロストリップ線路の信号線１１２は形成されていない。このような断面とするには、第１及び第２の実施の形態のように上層の伝送線路と下層の伝送線路がそれぞれ逆方向に延びる構成ではなく、上層の伝送線路と下層の伝送線路とが同方向に延びる構成とすればよい。
この図１１Ｂに示す断面では、グラウンド線１０３とグラウンド層１１３とを接続する第３のビア層１０７の間の絶縁層１０４内に、第３のビア層１０７を接続する帯状のビア層１０８が形成されている。この帯状のビア層１０８は、絶縁層１０４の深さ方向の中間部に形成され、第１の半導体基体１０１及び第２の半導体基体１１１には接していない。
本実施の形態では、第３のビア層１０７及びその間の帯状のビア層１０８により、信号線１０２，１１２を接続する第１のビア層１０５に対するグラウンドを強化することができる。
本実施の形態の半導体装置は、例えば、特許文献２に示された半導体基体上の絶縁層の部分で接合する方法を用いて、製造することが可能である。
即ち、まず、第１の半導体基体１０１及び第２の半導体基体１１１に、それぞれ伝送線路を形成する。
その後、第１の半導体基体１０１及び第２の半導体基体１１１上に、それぞれの伝送線路の信号線等を覆う絶縁層１０４を形成する。
さらに、それぞれの半導体基体１０１，１１１上の絶縁層１０４の表面に、保護膜と、その上の接合膜（プラズマＴＥＯＳ膜、ＳｉＯＮ膜等）を形成する。
次に、それぞれの半導体基体１０１，１１１について、接合膜から所定の導体層（信号線１０２，１１２、グラウンド線１０３、グラウンド層１１３）又はエッチングストッパまで達するように、エッチングを行う。これにより、それぞれのビア層１０５，１０６，１０７，１０８に対応するビアホールを形成する。
さらに、ビアホール内を導体層で埋めて、それぞれのビア層１０５，１０６，１０７，１０８を形成する。
その後、第２の半導体基体１１１の上下を反転して、信号線１１２が半導体基体１１１の下になるようにして、第１の半導体基体１０１側の絶縁層１０４と第２の半導体基体１１１側の絶縁層１０４とを、接合膜の部分で接合する。接合には、例えば、プラズマ接合等の方法を用いる。
このようにして、図１１Ａ〜図１１Ｂに示した半導体装置を製造することができる。
なお、この第３の実施の形態の構成を変形して、第１及び第２の実施の形態と同様に、上層の伝送線路と下層の伝送線路がそれぞれ逆方向に延びる構成とすることも可能である。その場合には、帯状のビア層１０８は、帯状のビア層１０８を含む断面に存在する信号線（下層の信号線１０２、或いは、上層の信号線１１２）と絶縁されるように、形成する。
また、帯状のビア層１０８は、絶縁層１０４の深さ方向の中間部のみに形成された構成に限らず、例えば、第２の半導体基体１１１に接して形成された構成や、第２の半導体基体をも貫通してグラウンド層１１３に接続された構成とすることも可能である。
しかし、信号線１０２，１１２を接続する第１のビア層１０５が絶縁層１０４内のみに形成されているため、絶縁層１０４内に帯状のビア層１０８が形成されていれば、グラウンド強化の効果が十分に得られる。
また、第３のビア層１０７及び帯状のビア層１０８を、同じ深さとして、かつ図１１Ｂよりも浅くして、下層のグラウンド線１０３には接続されていない構成（先の実施の形態の浅いビア層１６，１７と同様の構成）とすることも可能である。
上述の本実施の形態の構成によれば、信号線１０２，１１２を接続する第１のビア層１０５に対して、他の断面に、グラウンド線１０３に接続された第３のビア層１０７及び、第３のビア層１０７を繋ぐ帯状のビア層１０８が形成されている。
このように、他の断面に形成された第３のビア層１０７及び帯状のビア層１０８により、信号線１０２，１１２を接続する第１のビア層１０５に対するグラウンドを強化することができる。
これにより、第１のビア層１０５から外部への電磁波の放射を抑制することができるので、周辺回路を安定して動作させることができる。
また、本実施の形態の構成によれば、図１等に準じて、第１のビア層１０５の直径と、第１のビア層１０５及び帯状のビア層１０８の間隔とを調整すれば、ビア層１０５，１０８を含むビア部の特性インピーダンスを調整することができる。
これにより、下層のコプレーナ線路と、上層のマイクロストリップ線路とで、特性インピーダンスが異なっていても、ビア部でインピーダンス整合を取ることが可能になる。
なお、第３の実施の形態の構成では、下層の伝送線路がコプレーナ線路であり、上層の伝送線路がマイクロストリップ線路であったが、下層の伝送線路がマイクロストリップ線路であり、上層の伝送線路がコプレーナ線路である構成としても良い。その場合、例えば、図１１Ａ〜図１１Ｂの上下を反転した構成とすればよい。
マイクロストリップ線路のグラウンド層はビアホール及びビア層を貫通させられないので、積層する半導体基体の対向する側とは反対側に、マイクロストリップ線路のグラウンド層を配置する。
本技術では、３個以上の半導体基体の伝送線路を接続することも可能であるが、３個以上の半導体基体の伝送線路を接続する場合、マイクロストリップ線路は一番下と一番上の半導体基体には使えるが、それ以外の中間の半導体基体には使えない。
＜５．第４の実施の形態＞
第４の実施の形態の半導体装置の概略構成図（断面図）を、図１２Ａ〜図１２Ｂに示す。図１２Ａは信号線に接続されたビア層を含む部分の断面図を示し、図１２Ｂはグラウンド線に接続された帯状のビア層を含む部分の断面図を示している。
本実施の形態は、マイクロストリップ線路同士をビア層で接続した構成である。
図１２Ａ〜図１２Ｂに示すように、下層の第１の半導体基体１０１の上にマイクロストリップ線路の信号線１０２が形成され、第１の半導体基体１０１の下にマイクロストリップ線路のグラウンド層１０９が形成されている。また、上層の第２の半導体基体１１１の下にマイクロストリップ線路の信号線１１２が形成され、第２の半導体基体１１１の上にマイクロストリップ線路のグラウンド層１１３が形成されている。
下層の第１の半導体基体１０１と、上層の第２の半導体基体１１１とは、絶縁層１０４を介して積層されている。
そして、第１の半導体基体１０１上の信号線１０２と、第２の半導体基体１１１下の信号線１１２とは、絶縁層１０４を貫通する第１のビア層１０５によって、接続されている。この第１のビア層１０５は、図示しないが、例えば、円形の平面パターンで形成されている。
第１の半導体基体１０１下のグラウンド層１０９と、第２の半導体基体１１１上のグラウンド層１１３とは、第２の半導体基体１１１・絶縁層１０４・第１の半導体基体１０１を貫通する、第２のビア層１０６及び第３のビア層１０７によって、接続されている。なお、図１２Ａの断面の第２のビア層１０６と、図１２Ｂの断面の第３のビア層１０７とは、それぞれ独立したビアホール内に形成されていても、一部又は全部が連続したビアホール内に形成されていても、いずれの構成も可能である。それぞれ独立したビアホールに第２のビア層１０６及び第３のビア層１０７を形成する場合には、例えば、円形の平面パターンのビアホール及びビア層１０６，１０７を形成する。
図１２Ｂに示す断面では、下層のマイクロストリップ線路の信号線１０２及び上層のマイクロストリップ線路の信号線１１２は形成されていない。このような断面とするには、第１及び第２の実施の形態のように上層の伝送線路と下層の伝送線路がそれぞれ逆方向に延びる構成ではなく、上層の伝送線路と下層の伝送線路とが同方向に延びる構成とすればよい。
この図１２Ｂに示す断面では、グラウンド層１０９とグラウンド層１１３とを接続する第３のビア層１０７の間の絶縁層１０４内に、第３のビア層１０７を接続する帯状のビア層１０８が形成されている。この帯状のビア層１０８は、絶縁層１０４の深さ方向の中間部に形成され、第１の半導体基体１０１及び第２の半導体基体１１１には接していない。
本実施の形態では、第３のビア層１０７及びその間の帯状のビア層１０８により、信号線１０２，１１２を接続する第１のビア層１０５に対するグラウンドを強化することができる。
本実施の形態の半導体装置は、例えば、特許文献２に示された半導体基体上の絶縁層の部分で接合する方法を用いて、製造することが可能である。
即ち、まず、第１の半導体基体１０１及び第２の半導体基体１１１に、それぞれ伝送線路を形成する。
その後、第１の半導体基体１０１及び第２の半導体基体１１１上に、それぞれの伝送線路の信号線等を覆う絶縁層１０４を形成する。
さらに、それぞれの半導体基体１０１，１１１上の絶縁層１０４の表面に、保護膜と、その上の接合膜（プラズマＴＥＯＳ膜、ＳｉＯＮ膜等）を形成する。
次に、それぞれの半導体基体１０１，１１１について、接合膜から所定の導体層（信号線１０２，１１２、グラウンド層１０９，１１３）又はエッチングストッパまで達するように、エッチングを行う。これにより、それぞれのビア層１０５，１０６，１０７，１０８に対応するビアホールを形成する。
さらに、ビアホール内を導体層で埋めて、それぞれのビア層１０５，１０６，１０７，１０８を形成する。
その後、第２の半導体基体１１１の上下を反転して、信号線１１２が半導体基体１１１の下になるようにして、第１の半導体基体１０１側の絶縁層１０４と第２の半導体基体１１１側の絶縁層１０４とを、接合膜の部分で接合する。接合には、例えば、プラズマ接合等の方法を用いる。
このようにして、図１２Ａ〜図１２Ｂに示した半導体装置を製造することができる。
なお、この第４の実施の形態の構成を変形して、第１及び第２の実施の形態と同様に、上層の伝送線路と下層の伝送線路がそれぞれ逆方向に延びる構成とすることも可能である。その場合には、帯状のビア層１０８は、帯状のビア層１０８を含む断面に存在する信号線（下層の信号線１０２、或いは、上層の信号線１１２）と絶縁されるように、形成する。
また、帯状のビア層１０８は、絶縁層１０４の深さ方向の中間部のみに形成された構成に限らず、例えば、第２の半導体基体１１１に接して形成された構成や、第２の半導体基体をも貫通してグラウンド層１１３に接続された構成とすることも可能である。
しかし、信号線１０２，１１２を接続する第１のビア層１０５が絶縁層１０４内のみに形成されているため、絶縁層１０４内に帯状のビア層１０８が形成されていれば、グラウンド強化の効果が十分に得られる。
また、第３のビア層１０７及び帯状のビア層１０８を、同じ深さとして、かつ図１２Ｂよりも浅くして、下層のグラウンド線１０９には接続されていない構成（先の実施の形態の浅いビア層１６，１７と同様の構成）とすることも可能である。
上述の本実施の形態の構成によれば、信号線１０２，１１２を接続する第１のビア層１０５に対して、他の断面に、グラウンド線１０９に接続された第３のビア層１０７及び、第３のビア層１０７を繋ぐ帯状のビア層１０８が形成されている。
これにより、他の断面に形成された第３のビア層１０７及び帯状のビア層１０８により、信号線１０２，１１２を接続する第１のビア層１０５に対するグラウンドを強化することができる。
これにより、第１のビア層１０５から外部への電磁波の放射を抑制することができるので、周辺回路を安定して動作させることができる。
また、本実施の形態の構成によれば、図１等に準じて、第１のビア層１０５の直径と、第１のビア層１０５及び帯状のビア層１０８の間隔とを調整すれば、ビア層１０５，１０８を含むビア部の特性インピーダンスを調整することができる。
これにより、下層のマイクロストリップ線路と、上層のマイクロストリップ線路とで、特性インピーダンスが異なっていても、ビア部でインピーダンス整合を取ることが可能になる。
本技術では、３個以上の半導体基体の伝送線路を接続することも可能である。
しかし、第４の実施の形態の構成は、上下にグラウンド層１０９，１１３があるため、このグラウンド層１０９，１１３の側には他の半導体基体の伝送線路の信号線を接続できない。
上述した各実施の形態では、独立したビアホール内のビア層の平面パターンを円形として説明したが、本技術において、独立したビアホール内のビア層の平面パターンは、円形以外の形状とすることも可能である。例えば、楕円形、八角形や六角形等の多角形、正方形・長方形、多角形及び正方形・長方形の角部を丸くした形状とすることも可能である。
平面パターンを円形以外の形状とした場合には、ビア層による特性インピーダンスを形成するパラメータとして、円形の直径の代わりに、平面パターンの対応する寸法を用いて計算すればよい。
なお、本開示は以下のような構成も取ることができる。
（１）絶縁層を介して積層された、第１の半導体基体及び第２の半導体基体と、前記第１の半導体基体に形成され、信号線とグラウンドとを含む第１の伝送線路と、前記第２の半導体基体に形成され、信号線とグラウンドとを含む第２の伝送線路と、ビアホール内に形成された導体層から成り、前記第１の伝送線路の信号線及び前記第２の伝送線路の信号線に接続された、信号線用のビア層と、ビアホール内に形成された導体層から成り、前記第１の伝送線路のグラウンド及び前記第２の伝送線路のグラウンドに接続された、グラウンド用の第１のビア層と、ビアホール内に形成された導体層から成り、前記第１の伝送線路又は前記第２の伝送線路のグラウンドに接続され、かつ、前記信号線用のビア層に対向して形成された帯状のビア層を含む、グラウンド用の第２のビア層とを含む半導体装置。
（２）前記第２のビア層は、前記第１のビア層よりも浅く形成されている、前記（１）に記載の半導体装置。
（３）前記第１のビア層に対して、前記第２のビア層とは反対の側に、ビアホール内に形成された導体層から成り、前記第２の伝送線路のグラウンドに接続された、グラウンド用の第３のビア層をさらに含む、前記（１）又は（２）に記載の半導体装置。
（４）前記第１の伝送線路及び前記第２の伝送線路がいずれもコプレーナ線路である、前記（１）から（３）のいずれかに記載の半導体装置。
（５）前記第１の伝送線路及び前記第２の伝送線路のうち、一方がコプレーナ線路であり、他方がマイクロストリップ線路である、前記（１）から（３）のいずれかに記載の半導体装置。
（６）前記第１の伝送線路及び前記第２の伝送線路がいずれもマイクロストリップ線路である、前記（１）から（３）のいずれかに記載の半導体装置。
（７）前記第１の伝送線路の特性インピーダンスＺａと、前記第２の伝送線路の特性インピーダンスＺｂとに対して、前記信号線用のビア層と前記第２のビア層とを含むビア部の特性インピーダンスが、√（Ｚａ×Ｚｂ）である、前記（１）から（６）のいずれかに記載の半導体装置。
本技術は、上述の実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１１，１０１ 第１の半導体基体、１２，２２，１０２，１１２ 信号線、１３，２３，１０３ グラウンド線、１４，１０４ 絶縁層、１５，１０５ 第１のビア層、１６，１０６ 第２のビア層、１７，１０７ 第３のビア層、２１，１１１ 第２の半導体基体、３１，３４ レジストマスク、１０８ 帯状のビア層、１０９，１１３ グラウンド層

Claims (6)

  1. 絶縁層を介して積層された、第１の半導体基体及び第２の半導体基体と、
    前記第１の半導体基体に形成され、信号線とグラウンドとを含む第１の伝送線路と、
    前記第２の半導体基体に形成され、信号線とグラウンドとを含む第２の伝送線路と、
    ビアホール内に形成された導体層から成り、前記第１の伝送線路の信号線及び前記第２の伝送線路の信号線に接続された、信号線用の第１のビア層と、
    ビアホール内に形成された導体層から成り、前記第１の伝送線路のグラウンド及び前記第２の伝送線路のグラウンドに接続された、グラウンド用の第１のビア層と、
    ビアホール内に形成された導体層から成り、前記第１の伝送線路又は／及び前記第２の伝送線路のグラウンドに接続され、かつ、前記信号線用の第１のビア層に対向して形成された帯状のビア層を含む、グラウンド用の第２のビア層とを有し、
    前記第２のビア層の前記帯状のビア層は、前記グラウンド用の第１のビア層よりも浅く形成されており、前記第１の伝送線路のグラウンド及び前記第２の伝送線路のグラウンドのうちの前記第２の伝送線路のグラウンドのみに接続されている
    半導体装置。
  2. 前記グラウンド用の第１のビア層に対して、前記第２のビア層とは反対の側に、ビアホール内に形成された導体層から成り、前記第２の伝送線路のグラウンドに接続された、グラウンド用の第３のビア層をさらに有する、請求項１に記載の半導体装置。
  3. 前記第１の伝送線路及び前記第２の伝送線路がいずれもコプレーナ線路である、請求項１又は請求項２に記載の半導体装置。
  4. 前記第１の伝送線路及び前記第２の伝送線路のうち、一方がコプレーナ線路であり、他方がマイクロストリップ線路である、請求項１に記載の半導体装置。
  5. 前記第１の伝送線路及び前記第２の伝送線路がいずれもマイクロストリップ線路である、請求項１に記載の半導体装置。
  6. 前記第１の伝送線路の特性インピーダンスＺａと、前記第２の伝送線路の特性インピーダンスＺｂとに対して、前記信号線用のビア層と前記第２のビア層とを含むビア部の特性インピーダンスが、√（Ｚａ×Ｚｂ）である、請求項１〜請求項５のいずれか１項に記載の半導体装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2991108A1 (fr) * 2012-05-24 2013-11-29 St Microelectronics Sa Ligne coplanaire blindee
WO2016080333A1 (ja) * 2014-11-21 2016-05-26 株式会社村田製作所 モジュール
FR3029301B1 (fr) * 2014-12-01 2017-01-06 Commissariat Energie Atomique Procede de fabrication d'un guide d'onde incluant une jonction semiconductrice
CN105187089B (zh) * 2015-08-24 2018-07-06 小米科技有限责任公司 信号传输装置及终端
WO2017105446A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Improved package power delivery using plane and shaped vias
JP6866789B2 (ja) * 2017-07-11 2021-04-28 富士通株式会社 電子デバイス、及び、電子デバイスの製造方法
JP6845118B2 (ja) * 2017-10-25 2021-03-17 株式会社Ｓｏｋｅｎ 高周波伝送線路
US11302645B2 (en) * 2020-06-30 2022-04-12 Western Digital Technologies, Inc. Printed circuit board compensation structure for high bandwidth and high die-count memory stacks
WO2023119706A1 (ja) * 2021-12-21 2023-06-29 株式会社フジクラ 伝送線路
US20240071929A1 (en) * 2022-08-31 2024-02-29 International Business Machines Corporation Dielectric caps for power and signal line routing

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125412A (ja) * 1994-10-19 1996-05-17 Mitsubishi Electric Corp 伝送線路，及びその製造方法
US6307252B1 (en) * 1999-03-05 2001-10-23 Agere Systems Guardian Corp. On-chip shielding of signals
JP4734723B2 (ja) * 2001-01-31 2011-07-27 凸版印刷株式会社 同軸ビアホールを用いた多層配線基板の製造方法
JP3561747B2 (ja) * 2001-03-30 2004-09-02 ユーディナデバイス株式会社 高周波半導体装置の多層配線構造
JP2004363975A (ja) * 2003-06-05 2004-12-24 Matsushita Electric Ind Co Ltd 高周波回路
DE102004060345A1 (de) * 2003-12-26 2005-10-06 Elpida Memory, Inc. Halbleitervorrichtung mit geschichteten Chips
JP4383939B2 (ja) * 2004-03-29 2009-12-16 シャープ株式会社 伝送線路形成方法、伝送線路、半導体チップおよび半導体集積回路ユニット
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
DE102005008195A1 (de) * 2005-02-23 2006-08-24 Atmel Germany Gmbh Hochfrequenzanordnung
US20060255434A1 (en) * 2005-05-12 2006-11-16 Yinon Degani Shielding noisy conductors in integrated passive devices
US20060264029A1 (en) * 2005-05-23 2006-11-23 Intel Corporation Low inductance via structures
CN100559574C (zh) * 2005-08-26 2009-11-11 皇家飞利浦电子股份有限公司 电屏蔽穿通晶片互连和其制造方法及检测元件和检测设备
JP4982809B2 (ja) * 2006-05-25 2012-07-25 独立行政法人産業技術総合研究所 同軸型ビア接続構造
JP4735614B2 (ja) * 2007-07-26 2011-07-27 セイコーエプソン株式会社 回路基板
US8028406B2 (en) * 2008-04-03 2011-10-04 International Business Machines Corporation Methods of fabricating coplanar waveguide structures
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
US8487430B1 (en) * 2010-01-21 2013-07-16 Semtech Corporation Multi-layer high-speed integrated circuit ball grid array package and process
US7999361B1 (en) * 2010-02-19 2011-08-16 Altera Corporation Shielding structure for transmission lines
US9087840B2 (en) * 2010-11-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Slot-shielded coplanar strip-line compatible with CMOS processes
US8912581B2 (en) * 2012-03-09 2014-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. 3D transmission lines for semiconductors
US8912634B2 (en) * 2012-03-29 2014-12-16 International Business Machines Corporation High frequency transition matching in an electronic package for millimeter wave semiconductor dies

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