TWI467722B - 用於阻抗匹配及電性互連的矽穿孔結構 - Google Patents

Description

用於阻抗匹配及電性互連的矽穿孔結構

本發明係有關於積體電路製程與積體電路互連結構，更具體而言，係關於應用在積體電路製程作為電性互連及阻抗匹配的矽穿孔(Through Silicon Via)結構。

由於通訊、網路、及電腦等各式可攜式(Portable)電子產品及其周邊產品輕薄短小之趨勢的日益重要，且該等電子產品係朝多功能及高性能的方向發展，半導體製程上則不斷朝向積體化更高的製程演進，且高密度的構裝結構係為業者追求的目標。因此，半導體及封裝廠商開始將半導體構裝的發展轉向三維封裝技術，以進一步實現能夠支援這些更輕薄效能更佳的電子產品所需的高密度構裝系統。

三維封裝技術即所謂的3D積體電路(3D integrated circuit)，係將具有主動元件的複數層晶片或電路基板藉由各種方式整合至單一積體電路上。具體而言，3D積體電路技術係將複數個晶片以立體或三維的構裝方式共同設置於單一積體電路上。因此，在3D積體電路技術中需要高密度的電性互連技術，以於晶片的主動表面及/或背面設置電性接點，以提供立體堆疊及/或高密度的封裝。

矽穿孔(TSV)技術係目前用以實現3D積體電路的關鍵技術之一，藉由設置在晶片或基板中作為垂直電性連接的矽穿孔，於給定面積上堆疊更多晶片，從而增加堆疊密度。此外，良好的矽穿孔設計能夠更有效地整合不同製程或者降低傳遞延遲，同時利用較短的互連長度降低功率消耗、增進效能、及增加傳輸頻寬。因此，矽穿孔技術使得晶片堆疊組合構造的技術能進一步朝向低功率、高密度及微縮化製程的趨勢邁進。

然而，於3D積體電路中，不同的晶片或基板可能具有不同的輸入/輸出阻抗，且需要阻抗轉換器(impedance transformer)進行阻抗匹配。如此一來，可能造成系統複雜度的增加，同時亦降低了電性信號的完整性。

因此，如何提出一種可應用於3D積體電路系統中，同時能夠於不同的晶片或基板之間作為輸入/輸出阻抗匹配，以避免上述種種缺失的矽穿孔結構，實為目前各界亟欲解決之技術問題。

有鑒於上述習知技術之缺點，本發明提供一種用於阻抗匹配及電性互連的矽穿孔結構，包括：外形為頂寬底窄之實心柱體的第一導電元件；包覆該第一導電元件之側壁的介電層；以及形成於該介電層表面上之第二導電元件，使該介電層介於該第一導電元件與第二導電元件之間，用以將該兩者電性隔離。

前述之矽穿孔結構中，該第一導電元件與該第二導電元件係分別由金屬或半導體材料所構成。

於本發明之又一實施形態中，該第一導電元件係頓頭錐形柱狀體，且該頂部表面及底部表面皆為圓形表面或橢圓形表面。實際上，該頂部表面與該底部表面可具有任何形狀。

本發明不但能夠在3D積體電路的電性互連之間有效地達到阻抗匹配的效果，降低在不同的晶片或基板之間可能因具有不同的輸入/輸出阻抗而必須額外設置阻抗轉換器的成本，避免因系統複雜度的增加而降低了電性信號的完整性，同時亦可整合不同半導體製程，並且利用經縮減的互連長度來降低傳遞延遲及功率消耗，提升信號傳輸頻寬，藉此進一步將3D積體電路的技術水平提升至下一個世代。

以下係藉由特定的具體實施形態說明本發明之技術內容，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施形態加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在未悖離本發明之精神下進行各種修飾與變更。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“上方”、“頂部”、“底部”、“側”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

請參閱第1圖，係本發明實施例的矽穿孔結構100的立體透視圖。如圖所示，該矽穿孔結構100包含第一導電元件102、第二導電元件104以及介電層106。

該第一導電元件102設置於該第二導電元件104的中央區域，藉由該介電層106與該第二導電元件104電性絕緣，且係由導電性材料(如金屬、半導體及類似材料)所構成的實心柱體，且具有頂部表面102a及底部表面102b。舉例而言，該第一導電元件102的形狀類似頓頭(去除尖端的)倒立錐形柱狀體，因此具有實質為圓形的橫截面，且該頂部表面102a及底部表面102b實質上皆為圓形表面。

於本實施例中，該頂部表面102a的面積大於該底部表面102b的面積，使得該第一導電元件102呈現倒立錐形柱狀體，也可使頂部表面102a的面積小於該底部表面102b的面積，使得該第一導電元件102呈現正立錐形柱狀體，是以，所謂頂部和底部僅係對應於圖式且便於說明，而無限定之意。為了說明方便起見，本說明書中所述的實施例皆以圓形為範例，然而，應可體認到，在本發明的其他實施例中，該第一導電元件102亦可具有其他形狀的橫截面，亦即，該頂部表面102a及底部表面102b可為相同或不相同的其他任意形狀，如橢圓形、矩形或甚至不規則形狀。

該第二導電元件104，係由導電性材料(如金屬、半導體及類似材料)所構成的空心柱體，且於側向上環繞該第一導電元件102。為了說明方便起見，於本實施例中，該第二導電元件104亦描繪為具有圓形截面，且形成為空心柱體。

如先前所述，在本發明的其他實施例中，該第一導電元件102在側向上可具有其他形狀的橫截面，且該頂部表面102a及底部表面102b為相同的其他任意形狀，因此，應體認到，該第二導電元件104的橫截面亦可隨之進行調整，並不侷限為圓形。舉例而言，根據製程需求或配合該第一導電元件102，該空心柱體亦可設置為矩形、橢圓形或甚至任意形狀的空心柱體。

該介電層106係形成於該第一導電元件102與第二導電元件104之間。由於該第一導電元件102與第二導電元件104必須具有某種程度的電性隔離，故該介電層106可為氮化矽、高k值介電材料及類似材料。根據製程需求或特定應用，該介電層106可提供電性隔離以外的額外功能性。舉例而言，倘若該介電層106填充有高k值介電材料，則該第一導電元件102與第二導電元件104之間的信號串音與雜訊干擾現象將得到大幅的改善。此外，由於該第一導電元件102係形成為錐形柱狀體，故該介電層106之氮化矽等材料可對該錐形柱狀體提供適當的機械支撐性。如上所述，除了提供兩者之間的電性隔離功能以外，該介電層106亦可對該第一導電元件102提供更良好的機械支撐性，同時降低該第一導電元件102與第二導電元件104之間的信號串音或雜訊干擾現象。

請參閱第2圖，係描繪本發明實施例的矽穿孔結構100的側視剖面圖。如圖所示，該第一導電元件102的實心柱體的高度為H，該頂部表面102a與底部表面102b的直徑分別為D₂ 、D₁ ，該第二導電元件104的內徑為D₀ 。

於3D積體電路的應用中，本發明的矽穿孔結構100可用以進行積體電路之間的電性互連，其中，該第一導電元件102可作為信號傳輸路徑，而該第二導電元件104則可作為接地環(ground ring)。

除此之外，本發明的矽穿孔結構100亦可藉由調整上述各個關鍵尺寸(亦即，H、D₂ 、D₁ 、D₀ )的相對比例來進行阻抗調整，能夠藉此在3D積體電路的電性互連之間有效地達到阻抗匹配的效果。舉例而言，根據製程的需求，可固定該實心柱體的高度H，同時調整該第二導電元件104的內徑D₀ ，如此可依據需求提供不同的接地效果。同樣地，依據需求，亦可固定該頂部表面102a的直徑D₂ ，但同時調整該底部表面102b的直徑D₁ ，藉以對該第一導電元件102所傳輸的信號提供不同的阻抗效果，進而實現更具經濟效益的阻抗轉換器。

如先前所述，該第一導電元件102的橫截面除了圓形以外，亦可設置為矩形、橢圓形或甚至任意形狀，因此，相應的關鍵尺寸(亦即，D₂ 、D₁ 、D₀ )亦不限定於圓形的直徑。應體認到，相應的關鍵尺寸(亦即，D₂ 、D₁ 、D₀ )亦可隨該第二導電元件104橫截面、該頂部表面102a、以及該底部表面102b的形狀變化而作出適當對應。

請參閱第3圖，係說明本發明矽穿孔結構之製作方法，其係於有相對之第一表面1a和第二表面1b的矽基材1中，形成貫穿的開孔1c，接著於該開孔1c之壁面形成第二導電元件104，再形成介電層106，接著再透過如電鍍之鍍覆技術於該介電層106表面形成實心柱體(該矽基材1第二表面1b可具有導電層)，以作為第一導電元件102，且該第一導電元件102的頂部表面102a及底部表面102b分別外露出該第一表面1a和第二表面1b。

請參閱第4圖，係描繪本發明具有形狀類似頓頭(去除尖端的)倒立錐形柱狀體之第一導電元件的矽穿孔結構的等效電路測試結果。如圖所示，該矽穿孔結構所得到的信號反射損失(return loss)S(1,1)、S(2,2)分別標示為S11、S22。本發明的矽穿孔結構不僅僅可作為電性互連接，同時亦具有阻抗轉換器的功效。在所傳輸的信號頻率在48GHz附近的情況下，該矽穿孔結構所得到的信號反射損失S(1,1)、S(2,2)分別可達到-15dB的水準。由此可知，本發明的矽穿孔結構確實能夠產生阻抗轉換的效果，舉例而言，當信號自該底部表面102b輸入，再經該頂部表面102a輸出時，則該信號所對應的阻抗將自較小阻抗數值轉換至較大阻抗值。同樣地，亦可自該頂部表面102a輸入信號且經該底部表面102b將信號輸出，而相應的阻抗則自較大阻抗數值轉換至較小阻抗值。

綜上所述，本發明之用於阻抗匹配及電性互連的矽穿孔結構能夠降低3D積體電路在不同的晶片或基板之間可能因具有不同的輸入/輸出阻抗而必須額外設置阻抗轉換器的成本，藉由調整矽穿孔結構的相應關鍵尺寸，提供有效的阻抗轉換效果，同時利用填充不同介電材料於介電層來降低串音與雜訊。再者，相較於習知的矽穿孔結構，本發明之用於阻抗匹配及電性互連的矽穿孔結構能夠避免因系統複雜度的增加而降低了電性信號的完整性，同時亦可整合不同半導體製程，並且更能夠以最具經濟效益的方式提供晶片或基板間的阻抗轉換，同時提升半導體裝置及製程的可靠度。

上述實施形態僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施形態進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。

1．．．矽基材

1a．．．第一表面

1b．．．第二表面

1c．．．開孔

100．．．矽穿孔結構

102．．．第一導電元件

102a．．．頂部表面

102b．．．底部表面

104．．．第二導電元件

106．．．介電層

H．．．高度

D₂ ．．．直徑

D₁ ．．．直徑

D₀ ．．．內徑

第1圖係示意地描繪根據本發明實施例的矽穿孔結構的立體透視圖；

第2圖係示意地描繪根據本發明實施例的矽穿孔結構的側視剖面圖；

第3圖係係本發明矽穿孔結構之製作方法示意圖；以及

第4圖係描繪根據本發明實施例的矽穿孔結構的等效電路測試結果。

100．．．矽穿孔結構

102．．．第一導電元件

102a．．．頂部表面

102b．．．底部表面

104．．．第二導電元件

106．．．介電層

Claims (7)

1. 一種用於阻抗匹配及電性互連的矽穿孔結構，包括：第一導電元件，係具有頂部表面及底部表面，且為頂寬底窄的實心柱體；介電層，係包覆該第一導電元件之側壁；以及第二導電元件，係形成於該介電層表面上，使該介電層介於該第一導電元件與第二導電元件之間，用以將該兩者電性隔離。
2. 如申請專利範圍第1項所述之用於阻抗匹配及電性互連的矽穿孔結構，其中，該第一導電元件係由金屬或半導體材料所構成。
3. 如申請專利範圍第1項所述之用於阻抗匹配及電性互連的矽穿孔結構，其中，該第二導電元件係由金屬或半導體材料所構成。
4. 如申請專利範圍第1項所述之用於阻抗匹配及電性互連的矽穿孔結構，其中，該第一導電元件係頓頭錐形柱狀體，且該第一導電元件之頂部表面及底部表面皆為圓形表面。
5. 如申請專利範圍第1項所述之用於阻抗匹配及電性互連的矽穿孔結構，其中，該第一導電元件係頓頭錐形柱狀體，且該頂部表面及底部表面為橢圓形表面。
6. 如申請專利範圍第1項所述之用於阻抗匹配及電性互連的矽穿孔結構，係形成於具有相對之第一表面和第二表面的基材中，且該矽穿孔結構之第一導電元件的頂部 表面及底部表面分別外露出該第一表面和第二表面。
7. 如申請專利範圍第6項所述之用於阻抗匹配及電性互連的矽穿孔結構，其中，該基材為矽基材。