FR2970120A1

FR2970120A1 - Via traversant isole

Info

Publication number: FR2970120A1
Application number: FR1061395A
Authority: FR
Inventors: Alexis Farcy; Maxime Rousseau
Original assignee: STMicroelectronics Crolles 2 SAS
Current assignee: STMicroelectronics Crolles 2 SAS
Priority date: 2010-12-31
Filing date: 2010-12-31
Publication date: 2012-07-06
Also published as: WO2012089980A1

Abstract

L'invention concerne un circuit intégré comprenant du côté de sa face supérieure des composants électroniques actifs et au moins un via (30) traversant le substrat (34), dans lequel le via est séparé des composants électroniques actifs adjacents par une tranchée vide (36) s'étendant dans le substrat sur au moins 50% de sa hauteur à partir de ladite face supérieure.

Description

B10394 - 09-GR3-059 1 VIA TRAVERSANT ISOLÉ

Domaine de l'invention La présente invention concerne les circuits intégrés et leurs procédés de fabrication. Plus particulièrement, l'invention concerne les circuits intégrés présentant des liaisons électriques ou vias traversant le substrat semiconducteur. De tels vias traversants sont notamment utilisés pour transmettre des signaux entre circuits intégrés empilés, ce type d'empilement étant connu sous le vocable d'intégration 3D. Exposé de l'art antérieur Une voie connue de longue date pour augmenter, à encombrement égal, les performances et la complexité des circuits intégrés est de miniaturiser les composants électroniques élémentaires (transistors). Une autre voie, plus récente, consiste à réaliser des composants actifs et/ou passifs sur les deux faces d'une même puce et/ou à empiler verticalement de telles puces. Cela nécessite dans les deux cas de prévoir la réalisation de vias traversant le substrat des puces, liaisons bien connues sous le vocable anglo-saxon de Through Silicon Vias (TSV).

Cependant, l'intégration de tels vias traversants soulève des difficultés. En particulier, la présence de tels vias traversants et des signaux électriques qui les parcourent B10394 - 09-GR3-059

2 peut perturber le fonctionnement des composants électroniques voisins. La figure 1 représente de façon très schématique et à titre d'exemple une structure de circuit intégré, comprenant divers composants électroniques. Cette structure comprend, sur un substrat 1, par exemple en silicium faiblement dopé de type P (P-), une zone de caisson 3 dopée de type P (P). On a représenté un transistor MOS 2 à canal N comprenant une région de canal 5, dopée de type P formée dans la zone de caisson 3, une grille 4 par exemple en silicium polycristal-lin, située au dessus de la région de canal 5 et, séparée de celle-ci par un oxyde de grille, une région de source 6 et une région de drain 7, toutes deux fortement dopées de type N (N+). En outre, à côté du transistor, à droite dans la figure, est formée une région de prise de contact 9 fortement dopée de type P (P+), venant contacter la zone de caisson 3 dopée de type P. Cette région permet de prendre un contact ohmique afin de mesurer le potentiel électrique présent dans la zone de caisson 3, notamment au voisinage de la région de canal 5 du transistor 2. Un via 12 traverse toute la structure, ce via étant constitué d'un matériau conducteur formé dans une ouverture gainée d'un matériau isolant 14. De préférence, comme cela est représenté, le via est formé dans une région du circuit intégré comprenant une zone isolante 16, qui est couramment utilisée dans les processus actuels de fabrication de circuits intégrés pour isoler les transistors voisins et qui est souvent désignée par le sigle STI, de l'anglais Shallow Trench isolation. La structure représentée ici est en fait une puce amincie à une épaisseur de l'ordre de 50 à 200 }gym. Des contacts VS, VG, VD, VBODY et VVIA sont respectivement assurés avec la région de source 6, la grille 4, la région de drain 7, et la région de prise de contact 9 et le via 12.

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3 Le via est destiné à transmettre des signaux électriques entre la face supérieure de la puce de circuit intégré et la face inférieure de celle-ci. En supposant que les signaux transmis par le via sont du type illustré en figure 2A, à savoir des signaux en créneaux, ces signaux induisent dans les régions semiconductrices voisines, par couplage capacitif, des impulsions, par exemple telles que celles illustrées en figure 2B. Il est possible en pratique de déterminer l'influence des signaux du via sur le caisson 3 du transistor en relevant la tension VBODY. Ces impulsions de tension sont susceptibles de perturber le fonctionnement de composants disposés au voisinage du via. Par exemple, si l'un de ces composants est un transistor à effet de champ de type MOS, sa tension de seuil ou son courant de saturation pourra être modifié ; et si un tel transistor fait partie d'un point mémoire, l'état mémorisé peut être modifié. Les vias traversants peuvent avoir des diamètres relativement importants compris entre 5 et 100 pm et peuvent être partiellement ou complètement remplis de métal. La masse de métal constituant le via, par exemple du cuivre, est soumise, quand la puce s'échauffe ou quand des courants importants circulent dans le via, à une dilatation thermique qui n'est pas le même que celle du silicium environnant et cela peut entraîner l'apparition de contraintes mécaniques dans les composants situés à côté du via. Il est bien connu que de telles contraintes mécaniques, en modifiant la mobilité des porteurs dans la zone de canal, perturbent le fonctionnement des transis-tors, et notamment en modifiant leur tension de seuil et leur vitesse de commutation.

Diverses structures de protection ont été envisagées pour réduire l'influence des vias traversants sur les composants voisins, comme cela est illustré dans les figures 3 à 6. Dans ces figures, le transistor 2 a été représenté de façon fortement schématique et est encadré d'une région isolante 20.

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4 En figure 3, le via traversant est éloigné du transistor d'une distance de garde d. Ceci réduit l'influence des perturbations électrostatiques générées par le via, symbolisées par les flèches 22. Ceci remédie aussi au problème des perturba- tions mécaniques, mais au prix d'une augmentation sensible de la taille du circuit. En effet, en pratique, pour des circuits intégrés d'architecture CMOS réalisés par exemple en technologie 65 nm, et pour des nias traversant de 3 à 10 }gym de diamètre, la distance de garde d peut atteindre 5 à 15 }gym.

En figure 4, le via traversant est entouré d'une région isolante peu profonde 24 formée en même temps que les régions isolantes 20 (STI) encadrant les divers transistors du circuit. Interposer une telle région diélectrique entre le transistor et la partie supérieure du via traversant ne réduit que partiellement le couplage capacitif entre le via et la région de canal du transistor, car le champ électrostatique continue de se propager jusqu'à la région de canal en passant par le substrat semiconducteur, sous les régions isolantes 20 (STI). En figure 5, on a illustré l'insertion de caissons 26 fortement dopés encadrant le via traversant. Ces caissons 26 sont du même type de conductivité que la région semiconductrice dans laquelle est formé le transistor et sont par exemple connectés à la masse pour modifier les lignes du champ électrostatique induit par le via et diminuer ainsi les perturbations induites sur le canal du transistor. Cette solution donne de meilleurs résultats que les précédentes mais n'est pas encore totalement efficace et notamment, si elle réduit l'influence des problèmes électrostatiques, elle ne résout pas le problème des contraintes mécaniques.

En figure 6, l'épaisseur de l'isolant 14 entourant le via traversant 12 a été fortement augmentée, pour interposer une zone diélectrique épaisse entre les composants électroniques adjacents et le via, sur toute la hauteur de ce dernier. Cette solution est plus efficace que les précédentes du point de vue de la réduction des perturbations électrostatiques, mais ne B10394 - 09-GR3-059

résout pas celui des contraintes mécaniques. De plus, cette solution est difficile à mettre en oeuvre en pratique car elle nécessite de recourir, au cours de la fabrication des circuits intégrés, à une étape de dépôt d'une couche diélectrique épaisse 5 sur toute une face de la plaquette de circuits intégrés. De telles couches sont en général fortement mécaniquement stressées et induisent une courbure importante des plaquettes après dépôt, qui les fragilise et les rend difficiles à manipuler. Toute ces structures de protection permettent de réduire les problèmes posés par la présence de vias traversants mais ne les suppriment pas. Si la distance entre le via et les composants immédiatement voisins est grande, on réduit l'influence des perturbations mécaniques ainsi que des perturbations électriques, mais au prix d'une augmentation inacceptable de la taille du circuit intégré, surtout si celui-ci comporte un grand nombre de vias traversants. Quant aux solutions illustrées en figures 4 à 6, si elles conservent un encombrement acceptable, elles ne remédient que partiellement au problème des perturbations électriques, et que très mal au problème des perturbations mécaniques liées aux dilatations thermiques. En outre, certaines de ces solutions, notamment celle décrite en relation avec la figure 6 entraînent la nécessité de prévoir des étapes de fabrication particulières qui compliquent la fabrication du circuit intégré.

Ainsi, il existe un besoin de prévoir des structures de protection efficaces, peu encombrantes et facilement réalisables pour réduire les influences perturbatrices de vias traversants dans des circuits intégrés. Résumé Un objet de modes de réalisation de la présente invention est de prévoir une structure de protection assurant l'isolement électrique et mécanique d'un via traversant. Un autre objet de modes de réalisation de la présente invention est de prévoir un procédé de fabrication d'une telle structure de protection qui n'implique que des étapes de B10394 - 09-GR3-059

6 fabrication déjà prévues dans la fabrication d'un circuit intégré classique. Un autre objet de modes de réalisation de la présente invention est de prévoir une structure de protection dont la fabrication soit compatible avec les divers modes de fabrication de nias traversants. Un mode de réalisation de la présente invention prévoit un circuit intégré comprenant du côté de sa face supérieure des composants électroniques actifs et au moins un via traversant le substrat, dans lequel le via est séparé des composants électroniques actifs adjacents par une tranchée vide s'étendant dans le substrat sur au moins 50% de sa hauteur à partir de ladite face supérieure. Selon un mode de réalisation de la présente invention, la tranchée vide traverse le substrat sur toute sa hauteur. Selon un mode de réalisation de la présente invention, l'extrémité du via située du côté de la face supérieure se trouve dans le plan du substrat et le via est formé en un matériau comprenant du silicium polycristallin.

Selon un mode de réalisation de la présente invention, l'extrémité du via située du côté de la face supérieure est en contact avec le niveau de métallisation inférieur et le via est en un matériau choisi dans le groupe comprenant le cuivre et l'aluminium.

Selon un mode de réalisation de la présente invention, la section de la tranchée, selon un plan parallèle au substrat, est formée d'un unique élément centré autour dudit via, de forme choisie parmi le cercle, le carré, le rectangle, l'hexagone et l'octogone.

Selon un mode de réalisation de la présente invention, la section de la tranchée, selon un plan parallèle au substrat, est formée d'une pluralité d'éléments centrés autour dudit via, de forme choisie parmi le disque et la bande rectiligne. Un mode de réalisation de la présente invention pré- voit un procédé de réalisation d'un circuit intégré comprenant, B10394 - 09-GR3-059

7 sur la face supérieure du substrat, des composants électroniques actifs et au dessus desdits composants, un empilement de niveaux de métallisation comprenant au moins une première couche isolante en contact avec lesdits composants et au moins un premier niveau de métallisation, et un via traversant le substrat, isolé des composants électroniques actifs par une tranchée vide, comprenant les étapes suivantes : graver dans le substrat, à l'emplacement du via, un trou d'une première largeur et, autour de ce trou, une tranchée d'une deuxième largeur, inférieure à la première largeur ; et déposer une couche de matériau électriquement isolant de sorte que les parois du trou sont revêtues d'une couche isolante et que la tranchée est refermée et contient une cavité vide ; et remplir le trou d'un matériau électriquement conducteur. Selon un mode de réalisation de la présente invention, le via et la tranchée vide sont formés dans la face supérieure du substrat avant la formation des composants électroniques actifs et le procédé comprend une étape d'amincissement du substrat par sa face inférieure de manière à découvrir l'extrémité inférieure du via sans découvrir l'extrémité inférieure de la tranchée. Selon un mode de réalisation de la présente invention, le via et la tranchée vide sont formés dans la face supérieure du substrat après la formation des composants électroniques actifs et de la première couche isolante, et comprenant une étape d'amincissement du substrat par sa face inférieure de manière à découvrir l'extrémité inférieure du via sans découvrir l'extrémité inférieure de la tranchée. Selon un mode de réalisation de la présente invention, le via et la tranchée vide sont formés dans la face inférieure du substrat après les étapes suivantes : former les composants électroniques actifs ; former l'empilement de niveaux de métallisation; et B10394 - 09-GR3-059

8 amincir le substrat par sa face inférieure ; le trou et la tranchée traversant le substrat et le trou traversant ladite première couche isolante et débouchant sur une portion dudit au moins un premier niveau de 5 métallisation. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif 10 en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en coupe d'une partie d'un circuit intégré comprenant un via traversant et un transistor ; les figures 2A et 2B, décrites précédemment, sont des 15 chronogrammes illustrant les perturbations électriques apportées par la présence d'un via traversant ; les figures 3 à 6, décrites précédemment, illustrent divers modes simples de protection de composants d'un circuit intégré par rapport aux perturbations apportées par un via 20 traversant ; la figure 7 est une vue en coupe représentant schématiquement un exemple d'une structure de protection ; les figures 8A, 8B et 8C sont des vues de dessus illustrant un premier type de structures de protection ; 25 la figure 9 est une vue de dessus illustrant un autre mode de protection de nias traversants ; les figures 10A à 10F illustrent un premier mode de fabrication de structure de protection ; les figures 11A à 11F illustrent un deuxième mode de 30 fabrication de structure de protection ; et les figures 12A à 12E illustrent un troisième mode de fabrication de structure de protection. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de 35 plus, comme cela est habituel dans la représentation des B10394 - 09-GR3-059

9 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 7 est une vue en coupe illustrant schémati- quement l'allure générale d'une structure de protection, cette structure de protection étant destinée à assurer la protection de composants disposés au voisinage d'un via par rapport aux divers types de perturbations électriques et mécaniques susceptibles d'être produites par ce via lors du fonctionnement du circuit intégré. Un via 30 entouré d'une région isolante 32 traverse le substrat semiconducteur 34 d'une puce de circuit intégré. Ce via est entouré d'une tranchée 36 qui reste vide (remplie d'un gaz et non pas d'un matériau solide), la partie supérieure de cette tranchée étant occluse par un bouchon 38.

Une telle structure résout complètement les deux problèmes que l'on cherche à résoudre. En ce qui concerne d'éventuelles perturbations électriques, elles sont très forte-ment atténuées par la présence de la tranchée 36 dont la profondeur est, selon les modes de réalisation envisagés, égale à l'épaisseur du substrat de la puce, ou légèrement inférieure à celle-ci. En effet, une telle cavité vide (ou remplie d'un gaz résiduel sous basse pression) représente le matériau diélectrique idéal et procure une excellente isolation électrostatique avec un encombrement réduit. Les problèmes mécaniques sont également résolus puisque toute contrainte résultant d'une dilatation thermique du via est absorbée au niveau de la cavité constituée par la tranchée vide. Les figures 8A, 8B et 8C sont des vues de dessus représentant un premier type de forme de tranchée dans lequel la tranchée entoure le via. On a représenté très schématiquement dans ces figures, un transistor voisin du via par la référence 40. Dans le cas des figures 8A et 8B, la section de la tranchée 36 dans un plan orthogonal à la direction du via entoure complètement le via. Cette section est de forme B10394 - 09-GR3-059

10 circulaire en figure 8A et de forme carrée en figure 8B. L'une ou l'autre de ces formes sera choisie en fonction des impératifs de conception. En figure 8C, on a représenté la tranchée 36 de la figure 8A non pas continue mais constituée d'une succession de trous 42 très voisins les uns des autres. Si ces trous sont suffisamment voisins, les problèmes mécaniques seront très atténués, ainsi que les problèmes électriques. La figure 9 est une vue de dessus illustrant un deuxième type de forme de tranchée 36 adapté au cas où des vias traversant 44 et 45 sont sensiblement alignés et ne comprennent pas entre eux de composants actifs. Dans ce cas, on pourra prévoir seulement deux tranchées parallèles à l'alignement des vias, de part et d'autre de cet alignement, pour protéger des composants 40 voisins de l'influence de ces vias. Il est connu de fabriquer des vias traversants par l'un ou l'autre de trois types de procédés. Selon un premier type de procédé, les vias sont fabriqués avant la réalisation de composants sur un substrat semiconducteur. Selon un deuxième type de procédé, les vias sont réalisés à partir de la face supérieure d'une tranche de circuit intégré dans laquelle on a déjà formé des composants et un premier niveau de connexion destiné à assurer les contacts avec des portions de ces composants. Selon un troisième type de procédé, les vias sont réalisés alors qu'on a déjà complètement formé les composants électroniques et les niveaux de métallisation les revêtant. Les figures 10A à 10F illustrent des étapes successives d'un premier mode de réalisation dans lequel les vias sont formés avant toute réalisation de composants dans un substrat semiconducteur. Comme l'illustre la figure 10A, on part d'une tranche semiconductrice 101 sur laquelle on forme un masque 103 muni de premières ouvertures 105 aux emplacements où on veut former des vias et de deuxièmes ouvertures 106 aux emplacements où on veut B10394 - 09-GR3-059

11 former une tranchée entourante ou plusieurs tranchées, comme cela a été décrit en relation avec les figures 8A-8C et 9. A l'étape illustrée en figure 10B, on a utilisé le masque 103 pour former des ouvertures 110 et 111 dans le substrat. L'ouverture 110 a la profondeur et le diamètre que l'on souhaite avoir pour le via. On notera que par les procédés classiques de gravure anisotrope, une gravure réalisée à travers une ouverture de plus petite dimension latérale aura une profondeur plus faible que la même gravure réalisée simultanément à travers une ouverture ayant une plus grande dimension latérale. En pratique, on note que, si les tranchées latérales ont une dimension latérale qui est au moins trois fois inférieure à celle du via, leur profondeur sera de 5 à 10 % inférieure. A l'étape illustrée en figure 10C, on a déposé une couche isolante 113 sur la face supérieure de l'ensemble de la structure, après enlèvement de la couche de résine 103. On forme ainsi le revêtement isolant 32 du via et des revêtements isolants 115 sur les parois des tranchées. Un tel dépôt peut par exemple être réalisé selon un procédé de dépôt chimique en phase vapeur, de préférence selon une variante en mode sub-atmosphérique, plus adaptée aux nias traversant de profondeur importante. Ces deux procédés étant bien connu sous les vocables anglais respectifs de Chemical Vapour Deposition (CVD) et Sub-Atmospheric Chemical Vapour Deposition (SACVD).

Etant donné que les tranchées sont beaucoup plus étroites que l'ouverture du via, le dépôt de la couche isolante 113 conduit à une obstruction de la partie supérieure des tranchées, en formant des bouchons 38 tels que le sommet de la cavité 36 soit situé sous le plan de la face avant 102 du substrat 101. Bien entendu, l'homme de métier choisira un mode de dépôt de l'isolant qui favorise la formation de tels bouchons et le maintien d'un espace vide dans les tranchées. Pour cela, il pourra choisir, pour la première partie du dépôt, des conditions opératoires conduisant à un dépôt peu conforme, donc favorisant B10394 - 09-GR3-059

12 l'obstruction de la partie supérieure des tranchées, puis, dès que les tranchées seront refermées, des conditions opératoires conduisant à un dépôt le plus conforme possible, afin de finir de tapisser les parois du via d'une épaisseur d'isolant suffi- saute, sur toute la hauteur du via. Le dépôt de l'isolant 113 étant de façon générale réalisé à basse pression, le vide 36 sera rempli à basse pression du mélange de gaz utilisé lors du dépôt de l'isolant, couramment, pour un dépôt d'oxyde de silicium (SiO2), un mélange d'argon, d'oxygène et d'un précurseur de silicium tel que le silane (SiH4) ou le Tétra-Ethyl-Ortho-Silicate (TEOS). En figure 10D, on a déposé sur la structure une couche 119 d'un matériau électriquement conducteur et compatible avec la réalisation ultérieure de composants de circuits intégrés sur le substrat 101, par exemple du silicium polycristallin dopé. A l'étape illustrée en figure 10E, on a procédé à un polissage mécano-chimique pour éliminer de la surface supérieure de la structure les couches 119 et 113. On obtient ainsi un via 30, dont la face supérieure est dans le plan de la face supé- rieure du substrat 101, et des tranchées vides 36 dont la partie supérieure est obstruée par un bouchon 38 dont la face supérieure est également dans le plan de la face supérieure du substrat 101. A l'étape illustrée en figure 10F, on a formé succes- sivement des composants 2 dans la surface supérieure du substrat 101, des contacts 120 dans une couche isolante 121, et des niveaux successifs de métallisation 122, 123, 124, 125 reliés quand il y a lieu par des nias 127 traversant une couche isolante intermédiaire. En même temps que l'on réalise les contacts 120 avec des portions de composants semiconducteurs, on réalise des contacts 130 avec la face supérieure du via 30 pour relier ce via à un niveau de métallisation 132. Le détail des connexions entre niveaux de métallisation n'est pas illustré en figure 10F.

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13 Une fois les composants et les niveaux de métallisation formés, on arase la face arrière de la tranche semiconductrice pour rendre apparente la face inférieure 140 du via 30 et en faire un via traversant. Lors de cette étape, du fait que les tranchées 36 formées à côté du via sont moins profondes que ce via, le vide formé dans ces tranchées n'est pas affecté. Divers moyens sont connus de l'homme de l'art pour réaliser cet arasement de la face arrière d'une tranche semiconductrice. On pourra utiliser un polissage mécano-chimique. De façon courante, avant l'opération de polissage, la face avant de la tranche semiconductrice est montée sur une plaque intermédiaire ou poignée, non représentée ici. Les figures 11A à 11F illustrent des étapes successives d'un deuxième mode de réalisation dans lequel les vias sont formés après que des composants électroniques ont été formés du côté de la face avant de la tranche semiconductrice et que des contacts ont été formés vers des éléments à connecter du circuit intégré à travers une première couche isolante. La figure 11A illustre une tranche semiconductrice 101 sur laquelle des composants électroniques 2 ont été réalisés, dont des portions choisies sont reliées à des contacts 120 traversant une couche isolante 121. De préférence, on a formé dans la face supérieure du substrat 101 une région isolante 200 aux emplacements où l'on souhaite former un via et des tranchées de protection. La région isolante 200 est formée en même temps que les régions isolantes (STI) entourant de façon générale chaque composant électronique. On a déposé sur la structure un masque 202 dans lequel on a formé une ouverture principale 205 à l'emplacement où l'on souhaite former un via et des ouvertures 206 aux emplacements où l'on souhaite former la ou les tranchées. A l'étape illustrée en figure 11B, on a utilisé le masque 202 pour graver successivement la couche isolante 121, la région isolante 200 et le substrat 101, et former des ouvertures 210 et 211. Cet ensemble d'ouvertures du vias et des tranchées B10394 - 09-GR3-059

14 aura les mêmes caractéristiques de pénétration dans le substrat que l'ensemble d'ouvertures 110 et 111 décrit en relation avec la figure 10B. A l'étape illustrée en figure 11C, on a procédé à des étapes similaires à celles décrites en relation avec la figure 10C pour former des régions et couches analogues, portant les mêmes références ou de mêmes références incrémentées d'une centaine. A l'étape illustrée en figure 11D, on a déposé une couche de barrière de diffusion 217 sur la face supérieure de l'ensemble de la structure. Les parois du via sont ainsi revêtues d'une couche de barrière de diffusion 37 déposée sur la couche d'isolant 32. On a ensuite procédé au dépôt sur la face supérieure de l'ensemble de la structure d'une couche épaisse 219 en un matériau électriquement conducteur. Ce matériau remplit complètement l'ouverture 210 du via. La couche barrière de diffusion 217 peut par exemple être un empilement de nitrure de tantale (TaN) et de tantale, déposé selon un procédé de dépôt par pulvérisation, connu sous le vocable anglais de Physical Vapour Deposition (PVD). La couche épaisse conductrice 219 peut par exemple être en cuivre (Cu) déposé selon un procédé électrochimique. Si ce type de procédé est employé, on procèdera au préalable au dépôt sur la couche de barrière 217 d'une couche conductrice d'accroche, non représentée sur la figure, par exemple une couche de cuivre déposé par pulvérisation (PVD). En figure 11E, on a représenté la structure après réalisation des mêmes étapes que celles décrites précédemment en relation avec la figure 10E, portant les mêmes références ou de mêmes références incrémentées d'une centaine. On arrive ainsi à une structure dont la surface supérieure correspond à la surface supérieure de la couche isolante 121. Au niveau de cette surface supérieure, on trouve les bouchons 38 bouchant les évidements 36 de la ou des tranchées et la surface supérieure du via conducteur 30.

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15 En figure 11F, on a représenté la structure après réalisation des mêmes étapes que celles décrites précédemment en relation avec la figure 10F, pour réaliser les niveaux successifs de métallisation puis l'arasement de la face arrière de la tranche semiconductrice pour rendre apparente la face inférieure 240 du via 30 et en faire un via traversant. Les figures 12A à 12E illustrent des étapes successives d'un troisième mode de réalisation d'un procédé de formation de via et de tranchées. Cette fois ci, les nias sont formés après que les composants et tous les niveaux de métallisation ont été formés sur la surface supérieure de la tranche. En figure 12A, on retrouve du côté de la face supérieure les éléments déjà représentés en relation avec la figure 11F désignés par les mêmes références. En outre, la face arrière de la tranche a été meulée et polie pour réduire l'épaisseur de la tranche à l'épaisseur finale que l'on souhaite obtenir. Comme on l'a indiqué précédemment, pendant cette étape et des étapes ultérieures, la partie supérieure de la tranche a été fixée à une tranche support ou poignée, non représentée ici.

Ensuite, comme l'illustre la figure 12B, on revêt la face arrière de la tranche amincie d'une couche de masquage 303 dans laquelle sont formées des ouvertures 305 pour le via et 306 pour les tranchées. On procède au travers de ces ouvertures à une gravure anisotrope, d'abord du silicium 101 du substrat puis de l'oxyde de silicium constituant les couches 200 et 121. On a représenté que l'ouverture du via atteint la couche métallique 132 alors que celles des tranchées s'arrêtent un peu avant. En fait, ceci est sans importance dans ce mode de réalisation et l'on pourrait poursuivre la gravure jusqu'à ce que les tranchées atteignent également la couche métallique 132. A l'étape illustrée en figure 12C, on a procédé à un dépôt d'isolant de façon similaire à ce qui a été décrit en figure 11C, mais cette fois-ci à partir de la face arrière de la tranche.

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16 De même, la figure 12D reprend des étapes similaires à celles décrites en relation avec la figure 11D, mais cette fois-ci également, à partir de la face arrière de la tranche. La figure 12E représente la structure après élimina- tion des couches déposées sur la face arrière. On a décrit ci-dessus trois modes de réalisation d'une structure selon la présente invention. Dans cette description de modes de réalisation particuliers, on a indiqué des natures spécifiques de matériaux et on a donné des exemples particuliers notamment en ce qui concerne l'épaisseur que l'on souhaite laisser en place pour le substrat, et le diamètre des nias. Bien entendu, ces diverses caractéristiques pourront être adaptées par l'homme de l'art pour la réalisation de structures spécifiques. On notera que chacun des trois procédés décrits ci- dessus conduit à l'obtention de la structure illustrée très schématiquement en relation avec la figure 7. De plus, l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive.

Claims

REVENDICATIONS1. Circuit intégré comprenant sur sa face supérieure des composants électroniques actifs et des niveaux de métallisation, dans lequel au moins un via (30) traversant le substrat (34) est séparé des composants électroniques actifs adjacents par une tranchée vide (36) s'étendant dans le substrat sur au moins 50% de sa hauteur à partir de ladite face supérieure.
2. Circuit intégré selon la revendication 1, dans lequel la tranchée vide traverse le substrat sur toute sa 10 hauteur.
3. Circuit intégré selon la revendication 1, dans lequel l'extrémité du via située du coté de la face supérieure se trouve dans le plan du substrat et dans lequel le via est formé en un matériau comprenant du silicium polycristallin.
4. Circuit intégré selon la revendication 1, dans lequel l'extrémité du via située du coté de la face supérieure est en contact avec un niveau de métallisation inférieur et dans lequel le via est en un matériau choisi dans le groupe comprenant le cuivre et l'aluminium.
5. Circuit intégré selon l'une quelconque des revendications 1 à 4, dans lequel la section de la tranchée, selon un plan parallèle au substrat, est formée d'un unique élément centré autour du via, de forme choisie parmi le cercle, le carré, le rectangle, l'hexagone et l'octogone.
6. Circuit intégré selon l'une quelconque des revendications 1 à 4, dans lequel la section de ladite tranchée, selon un plan parallèle au substrat, est formée d'une pluralité d'éléments centrés autour dudit via, de forme choisie parmi le disque et la bande rectiligne.
7. Procédé de réalisation d'un circuit intégré comprenant, sur la face supérieure du substrat, des composants électroniques actifs et au dessus desdits composants, un empilement de niveaux de métallisation comprenant au moins une première couche isolante en contact avec lesdits composants et 15 20 25 30B10394 - 09-GR3-059 18 au moins un premier niveau de métallisation, et un via traversant le substrat, isolé des composants électroniques actifs par une tranchée vide, comprenant les étapes suivantes : graver dans le substrat, à l'emplacement du via, un trou (110) d'une première largeur et, autour de ce trou, une tranchée (111) d'une deuxième largeur, inférieure à la première largeur ; et déposer une couche d'un matériau électriquement isolant (113) de sorte que les parois du trou sont revêtues d'une couche isolante et que la tranchée est refermée ; et remplir le trou d'un matériau électriquement conducteur (30).
8. Procédé selon la revendication 7, dans lequel le via et la tranchée vide sont formés dans la face supérieure du substrat avant la formation des composants électroniques actifs, et comprenant une étape d'amincissement du substrat par sa face inférieure de manière à découvrir l'extrémité inférieure du via sans découvrir l'extrémité inférieure de la tranchée.
9. Procédé selon la revendication 7, dans lequel le via et la tranchée vide sont formés dans la face supérieure du substrat après la formation des composants électroniques actifs et de ladite première couche isolante, et comprenant une étape d'amincissement du substrat par sa face inférieure de manière à découvrir l'extrémité inférieure du via sans découvrir l'extrémité inférieure de la tranchée.
10. Procédé selon la revendication 7, dans lequel le via et la tranchée vide sont formés dans la face inférieure du substrat après les étapes suivantes : former les composants électroniques actifs ; former l'empilement de niveaux de métallisation; et amincir le substrat par sa face inférieure ; le trou et la tranchée traversant le substrat et le trou traversant ladite première couche isolante et débouchant sur une portion dudit au moins un premier niveau de métallisation.