WO2013135999A1 - Procédé de réalisation de plaquettes semi-conductrices - Google Patents

Procédé de réalisation de plaquettes semi-conductrices Download PDF

Info

Publication number
WO2013135999A1
WO2013135999A1 PCT/FR2013/050491 FR2013050491W WO2013135999A1 WO 2013135999 A1 WO2013135999 A1 WO 2013135999A1 FR 2013050491 W FR2013050491 W FR 2013050491W WO 2013135999 A1 WO2013135999 A1 WO 2013135999A1
Authority
WO
WIPO (PCT)
Prior art keywords
recess
vapor deposition
chemical vapor
carried out
deposition
Prior art date
Application number
PCT/FR2013/050491
Other languages
English (en)
Inventor
Julien VITIELLO
Jean-Luc Delcarri
Original Assignee
Altatech Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altatech Semiconductor filed Critical Altatech Semiconductor
Priority to KR1020147028221A priority Critical patent/KR20150013445A/ko
Priority to DE112013001383.5T priority patent/DE112013001383T5/de
Priority to SG11201405664PA priority patent/SG11201405664PA/en
Priority to US14/382,731 priority patent/US20150031202A1/en
Priority to CN201380013617.0A priority patent/CN104247004A/zh
Publication of WO2013135999A1 publication Critical patent/WO2013135999A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Definitions

  • the invention relates to the manufacture of semiconductors with three-dimensional integration.
  • a transistor is generally produced on a monocrystalline silicon substrate of high relative thickness above which relatively thin interconnections insulated by polysilicon or silicon oxide are formed. Interconnections can have multiple levels. The conductive elements of a level can be connected to conductive elements of another neighboring level by a vertical element called via, for example made of copper. An interconnect via often has a diameter less than its depth, see US 5,807,785. The form factor is then said to be less than one. Difficulties filling the via already arose.
  • the document WO 2005/064651 shows in its FIGS. 2A to 3B examples of trench filling, with a risk of partial filling in chemical vapor deposition (CVD) technique, or in chemical vapor deposition technique under pressure under atmospheric (SACVD). This document is suitable for interconnecting vias.
  • CVD chemical vapor deposition
  • SACVD chemical vapor deposition technique under pressure under atmospheric
  • STI shallow trench isolation
  • the invention improves the situation.
  • the invention is part of CVD processes dedicated to the preparation of such vias trans-substrate.
  • the invention relates to a method of producing a semiconductor wafer comprising a conductive via passing from a main surface of the wafer, said via having a form factor greater than 5.
  • the wafer comprises a dielectric layer.
  • the method comprises providing at least one deep-form-through-through recess greater than 5 in the semiconductor wafer.
  • the through recess includes a side surface.
  • the method also comprises forming at least one dielectric layer in the through recess, comprising two treatments in a controlled pressure reactor:
  • a treatment includes a chemical vapor deposition under atmospheric pressure of a dielectric on the lateral surface of the recess, the chemical deposition being carried out at a temperature below 400 ° C. and at a pressure greater than 100 Torr in said reactor,
  • a treatment includes a plasma-assisted chemical vapor deposition of a dielectric on the lateral surface of the recess, the chemical deposition being carried out under a pressure of less than 20 Torr in said reactor.
  • the method also includes filling the recess with a conductive material thereby forming a via. The filling takes place after the formation of the dielectric layer.
  • a trans-substrate via is thus formed having a regular shape from which a low electrical resistance.
  • the dielectric layer formed in two treatments has a high conformity to the lateral surface of the recess.
  • the thickness of the dielectric layer is generally thinner near the bottom of the recess and thicker near the edge of the recess, the ratio between these two thicknesses being greater than 55%. At any point on the lateral surface, the thickness is greater than 30%, preferably 40% of the thickness of the dielectric layer on the main surface 2.
  • the conductive material comprises copper.
  • the dielectric layer comprises silicon dioxide. We benefit from the excellent electrical permittivity of this material.
  • the semiconductor wafer comprises monocrystalline silicon.
  • the dielectric layer has a substantially cylindrical side surface. It tends to obtain a deposition of dielectric said "compliant" on the sidewall of the recess, with values of the order of 30 to 40% and more (relative to the thickness deposited on the upper surface) for temperatures of deposit below 400 ° C.
  • the dielectric layer can smooth out irregularities related to the deep etching process.
  • sub-atmospheric pressure chemical vapor deposition is performed on the semiconductor wafer prior to plasma-enhanced chemical vapor deposition.
  • Plasma-assisted chemical vapor deposition adds a second dielectric underlayer to a first dielectric underlayer obtained by sub-atmospheric pressure chemical vapor deposition.
  • lateral surface of the recess means the free lateral surface during the step or sub-stage considered.
  • sub-atmospheric pressure chemical vapor deposition is performed on the semiconductor wafer after plasma enhanced chemical vapor deposition.
  • Under atmospheric pressure chemical vapor deposition adds a second dielectric underlayer to a first dielectric underlayer obtained by plasma enhanced chemical vapor deposition.
  • at least one treatment is performed with a deposition rate greater than 250 nanometers per minute, preferably 300 nanometers per minute.
  • the method comprises, after formation of the dielectric layer, the formation of a metal layer on the dielectric layer.
  • the metal layer forms a blocking barrier for the diffusion of the conductive material, said metal layer comprising at least one of: Ti, TiN, Ta, TaN, Ru.
  • the step of etching the recess comprises deep etching from said major surface.
  • the invention relates to a method for producing a metallic connection, by successive deposition, in a controlled pressure reactor, on a semiconductor wafer comprising at least one recess substantially perpendicular to a main surface of said wafer semiconductor, the recess having a form factor greater than 5. The method comprises:
  • the recess may comprise a bottom, temporary or definitive according to other subsequent steps provided.
  • the bottom of the recess is generally electrically conductive and connected to the via, where appropriate after polishing.
  • FIG. 1 is a sectional view of a semiconductor device provided with a through recess during manufacture
  • FIG. 2 is a sectional view of the semiconductor device of FIG. 1 at a later stage
  • FIG. 3 is a sectional view of a semiconductor device of FIG. 1 at a later stage.
  • FIG. 4 is a sectional view of a semiconductor device provided with a via via.
  • the intermediate step of depositing the interface is critical because on the one hand the defects of the deep etching step in the silicon must be corrected or covered and on the other hand the diameter of the via must be maintained to allow the filling by a chemical deposition of copper during the third step.
  • This interface has several functions as an electrical insulator, copper diffusion barrier and adhesion promoter between the silicon and the copper pad. It can be composed of a barrier layer to block the diffusion of copper and an electrically insulating Si0 2 layer, thicker than the barrier layer.
  • the insulating layer is an important element for achieving the electrical performance required for vias trans form factor substrate of these vias greater than 5: 1. It has been developed a solution allowing the deposition of a dielectric layer in these holes High form factor via via for the last realized via integration for which the deposition temperature is limited to low values.
  • the LPCVD technique makes it possible to have an insulating layer of excellent quality (dielectric, uniformity) but for a low growth rate and a very high deposition temperature with respect to the intended application (> 500 ° C).
  • the APCVD technique does not provide an insulating layer of good quality for temperatures below 400 ° C, while imposing a low growth rate.
  • the PECVD technique allows to have a high deposition rate, to work at low temperature by the contribution of the plasma but it does not make it possible to satisfactorily fill vias with a form factor higher than 5: 1.
  • the HPCVD deposit is characterized by a very consistent good, compatible with low temperatures but with low dielectric properties.
  • a semiconductor wafer 1 or substrate comprises, in cross section, a main surface 2, an opposite surface 3, and side edges.
  • the side edges are here arbitrarily represented for the purposes of the drawing, without prejudging that the substrate may be wider.
  • a semiconductor wafer is a disk of standardized diameter, for example 200 or 300 mm.
  • the main surface 2 is, here, in the upper position and the opposite surface 3 in the lower position.
  • the main surface 2 is so named because the process is implemented essentially from it.
  • the semiconductor wafer 1 comprises a mono-crystalline silicon base body.
  • Semiconductor devices may be present in the semiconductor wafer 1, obtained by prior manufacturing steps. The reader is referred to the aforementioned article by Ramm. The presence of semiconductor devices imposes a high temperature stress to avoid reactivating their dopants and modify or ruin their characteristics. It is desirable not to impose a temperature above 500 ° C, preferably 400 ° C.
  • the semiconductor wafer 1 has, from the upper surface 2, a bowl 4.
  • the bowl 4 is shallow relative to its high surface.
  • the bowl 4 can be obtained by an etching process.
  • the bowl 4 is optional in general.
  • a recess or hole 5 is formed from the upper surface 2, here in the bowl 4, towards the lower surface 3.
  • the recess 5 is through.
  • the recess 5 is made by a deep etching technique such as dry fluorinated plasma.
  • the recess 5 opens on an underlying conductor element not shown.
  • the underlying conductive element forms the bottom of the recess 5.
  • the underlying conductive element can serve as an etch stop layer.
  • the recess 5 comprises a lateral surface 5a or wall, of circular section (revolution).
  • the lateral surface 5a is substantially cylindrical with possible undulations in the direction of the depth.
  • the recess 5 has a diameter less than the minimum of the length and width of the bowl 4, for example less than 10% of said minimum, for example 5%.
  • a layer of dielectric 6 is deposited, preferably Si0 2 .
  • the deposit includes two treatments. The treatments are carried out in the same reactor, cf. WO2012 / 013869.
  • the dielectric layer 6 is formed on the lateral surface 5a of the recess 5.
  • the dielectric layer 6 can be formed on the bowl 4.
  • the two treatments can deposit chemically identical materials.
  • the two treatments follow each other with pressure maintained between one and the other treatments, in that the pressure remains between the pressure of one and the pressure of the other.
  • the inventors have established that a combination of two of the techniques explained above in the same reactor by linking the two processes: PECVD + HPCVD or HPCVD + PECVD allowed to obtain quality results going well beyond the superposition of two under insulating layers.
  • the choice of the linking sequence is dictated by the type of via to be filled, for example PECVD first if the via is narrowed near the main surface, the surface state after etching, for example HPCVD first if the surface of the recess is rather rough, and the density of the via network on the substrate, for example HPCVD first if the network is dense and PECVD first if the network is wide.
  • the interest in the context of trans-substrate vias is as follows:
  • the PECVD deposited sub-layer improves the dielectric performances of the assembly during the deposition at low temperature, in particular by densifying the prior HPCVD deposit and limiting its moisture uptake;
  • the under layer deposited by HPCVD makes it possible to deposit an oxide on the whole height of the walls of the vias, uniform to guarantee homogeneous dielectric properties. This compliance also reduces the overgrowth effect at the top of vias (overhang) which is a limiting factor for copper filling for subsequent steps (masking effect). This also makes it possible to compensate for the defects induced by the etching, by a smoothing effect of such defects;
  • a treatment comprises a plasma enhanced chemical vapor deposition at a temperature of between 200 and 400 ° C, preferably between 200 and 300 ° C, at a pressure of between 2 and 20 Torr, preferably between 2 and 15 Torr, more preferably between 5 and 10 Torr, with a plasma energy of between 300 and 1200 W, preferably between 500 and 800 W, and with a precursor flow of between 500 and 2000 mg / minute, preferably between 1000 and 1500 mg / minute.
  • the flow of oxygen O 2 and O 3 is between 500 and 1500 sec / minute, preferably between 800 and 1200 sec / min, dry means standard cubic centimeter according to use in microelectronics, with 10 to 18% of 0 3 preferably between 12 to 16% of 0 3 .
  • the plasma is generated by an RF frequency of between 10 and 20 MHz, preferably between 12 and 15 MHz.
  • Another treatment comprises a chemical vapor deposition at sub-atmospheric pressure at a temperature of between 200 and 400 ° C., preferably between 250 and 350 ° C., at a pressure of between 100 and 600 Torr, preferably between 200 and 400 Torr, and with a precursor flow of between 500 and 2000 mg / minute, preferably between 1000 and 1500 mg / minute.
  • the flow of oxygen O 2 and O 3 is between 1000 and 3000 sec / minute, preferably between 1500 and 2000 sec / min, with 10 to 18% of O 3 , preferably between 12 to 16% of O 3 .
  • the chemical vapor deposition at sub-atmospheric pressure at the aforementioned low temperature is effective for good uniformity of the underlayer and electrical insulation.
  • the dielectric layer 6 covers the side wall of the recess 5.
  • the dielectric layer 6 has an ideally cylindrical internal surface, in practice slightly frustoconical, thinner - and near the bottom of the recess 5, which is thicker - e 2 - close to the main surface 2.
  • the dielectric layer 6 is even thicker on the main surface 2 with a thickness e p .
  • the thickness ei can be greater than 30%, preferably 40%, of the thickness e p .
  • the thickness e 2 may be greater than 50%, preferably 60%, of the thickness e p .
  • the ei / e report 2 is an indicator of the compliance of the repository.
  • the ei / e 2 ideal ratio is 1.
  • the ratio ei / e real 2 is greater than 55%>, preferably 65%>.
  • the thickness of the dielectric layer 6 has been greatly exaggerated and the dielectric layer 6 shown is ideal, that is to say cylindrical.
  • the dielectric layer 6 covers the monocrystalline silicon of the wafer body, for example integrally.
  • the semiconductor wafer 1 illustrated in FIG. 2 is then obtained.
  • the dielectric layer 6 has a thickness of between 100 nm and 1000 nm, preferably between 200 and 500 nm, for example 200 nm.
  • the dielectric layer 6 has on the lateral surface 5a a decreasing thickness with the distance from the upper surface 2.
  • the drift that is to say the ratio of variation of the thickness on the form factor, can be less than 16%>; or (Max Thickness - Thickness Min) / Min Thickness / Form Factor ⁇ 16%, preferably 10% or even 6%).
  • the sub-layers provided by said treatments can merge.
  • a barrier layer is deposited on the semiconductor wafer 1.
  • the barrier layer 7 comprises a metal or a metal nitride that is unlikely to diffuse into the mono-crystalline silicon.
  • the barrier layer 7 comprises at least one of the following constituents: titanium, titanium nitride, tantalum, tantalum nitride, ruthenium.
  • the barrier layer 7 may be electrically conductive in the case of titanium, tantalum and ruthenium or electrically insulating in the case of metal nitride.
  • the barrier layer 7 is formed on the side surface 5a.
  • the barrier layer 7 is formed on the cuvette 4.
  • the barrier layer 7 has a thickness of between 1 and 100 nm, preferably between 5 and 15 nm, for example 10 nm. In FIGS. 3 and 4, the thickness of the barrier layer 7 has been considerably exaggerated. In fact, the thickness of the barrier layer 7 is 10 to 100 times less than the thickness of the dielectric layer 6.
  • the barrier layer 7 covers the dielectric layer 6, for example integrally.
  • the semiconductor wafer 1 illustrated in FIG. 3 is then obtained.
  • the thickness of the barrier layer 7 has been greatly exaggerated and the barrier layer 7 represented is ideal, that is to say cylindrical.
  • a conductive material for example copper.
  • the conductive material is deposited by a technique of PVD (Physical Vapor Deposition) uniform and electroplating.
  • the conductive material fills the recess 5 thus forming a via 8.
  • the conductive material fills the cup 4 forming an electrical contact 9 or pad.
  • the opposite surface 3 of the semiconductor wafer 1 can then be polished.
  • the polishing removes the insulator and the barrier material deposited at the bottom of the recess.
  • the polishing releases the end of the conductive material from via. It is thus possible to electrically connect the end of the via flush with the opposite surface 3.
  • the conductive material may be copper or tungsten.
  • the side surface of the recess may be smoother after the formation of the dielectric layer than before.
  • the plasma enhanced chemical vapor deposition can be carried out under a pressure of between 1 and 20 Torr.
  • the invention provides a method of manufacturing a low-temperature via trans substrate, with patterns of a few ⁇ or tens of ⁇ , of high form factor, greater than 5, often greater than 8, with an insulating barrier electrically deposited as closely as possible on the walls of the hole and as little as possible at the bottom of the hole.
  • a semiconductor wafer 1 through via the via having a diameter of between 10 and 50 ⁇ and a length greater than 50 ⁇ , the via comprising a central conductor, a barrier layer having a thickness of between 1 and 100 nm and a continuous insulating layer in the thickness of the wafer body, the insulating layer having a thickness between 100 nm and 1000 nm.
  • the drift is less than 16%.
  • the minimum thickness of the insulating layer around the barrier layer is greater than 30% of the minimum thickness of the insulating layer on the main surface.
  • the inventors have established that for a deposit at a temperature of between 200 and 450 ° C:
  • the PECVD deposit offers less than 30% compliance.
  • a total thickness greater than 6 ⁇ is to be expected for a compliance of 15% and greater than 12 ⁇ for a 7% compliance.
  • the HPCVD repository offers more than 40% compliance. However, since the dielectric properties are lower than previously, the thickness of the insulating layer near the via bottom is clearly greater than 1 ⁇ .
  • the HPCVD deposit followed by the PECVD deposit provides overall compliance greater than 35% and satisfactory dielectric properties.
  • the thickness of insulating layer near the bottom of via may be 1 ⁇ , the post-HPCVD deposition PECVD improving the dielectric properties of the layer obtained by HPCVD deposition.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Procédé de réalisation d'une plaquette semi-conductrice (1) comprenant un via conducteur traversant à partir d'une surface principale (2) de la plaquette, ledit via ayant un facteur de forme supérieur à cinq, ladite plaquette (1) incluant une couche de diélectrique (6), le procédé comprenant: -la réalisation d'au moins un évidement traversant à partir de la surface principale (2) de la plaquette (1) par gravure profonde ayant un facteur de forme supérieur à cinq dans la plaquette semi-conductrice (1), l'évidement comprenant une surface latérale, -la formation d'au moins une couche de diélectrique (6) dans ledit évidement comprenant deux traitements dans un réacteur à pression contrôlée, l'un des traitements incluant un dépôt chimique en phase vapeur à pression sous- atmosphérique de diélectrique sur la surface latérale de l'évidement, le dépôt chimique étant réalisé à une température inférieure à 400°C et sous une pression supérieure à 100 Torr dans ledit réacteur, et un autre desdits traitements incluant un dépôt chimique en phase vapeur assisté par plasma d'un diélectrique sur la surface latérale de l'évidement, le dépôt chimique étant réalisé sous une pression inférieure à 20 Torr dans ledit réacteur, et -le remplissage de l'évidement avec un matériau conducteur (8) formant ainsi un via.

Description

Procédé de réalisation de plaquettes semi-conductrices
L'invention concerne la fabrication de semi conducteurs à intégration tridimensionnelle.
Après avoir recherché l'augmentation du nombre de transistors sur une surface donnée d'une plaquette semi-conductrice, il est maintenant recherché d'empiler les dispositifs semi conducteurs les uns au-dessus des autres afin d'en augmenter le nombre.
Un transistor est généralement réalisé sur un substrat à base de silicium monocristallin de forte épaisseur relative au-dessus duquel sont formées des interconnexions de faible épaisseur relative isolées par du polysilicium ou de l'oxyde de silicium. Les interconnexions peuvent présenter plusieurs niveaux. Les éléments conducteurs d'un niveau peuvent être reliés à des éléments conducteurs d'un autre niveau voisin par un élément vertical appelé via, par exemple réalisé en cuivre. Un via d'interconnexion présente souvent un diamètre inférieur à sa profondeur, voir US 5 807 785. Le facteur de forme est alors dit inférieur à un. Des difficultés de remplissage du via se posaient déjà.
Le document WO 2005/064651 montre en ses figures 2A à 3B des exemples de remplissage de tranchées, avec un risque de remplissage partiel en technique du dépôt chimique en phase vapeur (CVD), ou en technique de dépôt chimique en phase vapeur à pression sous atmosphérique (SACVD). Ce document est adapté à des vias d ' interconnexion .
L'intégration tridimensionnelle des dispositifs semi-conducteurs, par exemple des transistors, rend souhaitable la réalisation de connexions sur des profondeurs considérablement plus élevées et traversant la plaquette dans son épaisseur. Pour des raisons d'encombrements dans le plan de la plaquette, il n'est pas souhaitable de mettre en œuvre des grands diamètres de via. Ces connexions traversant une plaquette sont également appelées « via », même si elles relèvent d'une approche différente et sont confrontées à des obstacles technologiques en cours d'appréhension.
L'une des difficultés est qu'un métal conducteur souvent utilisé, le cuivre, a tendance à diffuser dans le silicium monocristallin du substrat.Une telle diffusion peut nuire au fonctionnement du dispositif semi-conducteur voisin.
Il existe une technique dite « isolation en tranchée profonde » ou STI. Cette technique met en œuvre des isolants disposés dans des tranchées du substrat. La tranchée creusée dans le silicium est remplie d'isolant. Mais les isolants ne tendent pas à diffuser dans le substrat en modifiant ses propriétés électriques. Le remplissage de la tranchée a lieu à haute température avant la fabrication d'un transistor voisin. On ne peut donc appliquer la technique STI aux vias de substrat. Les difficultés qui se posent dans un via de substrat sont autres, en raison de l'aptitude à migrer des matériaux conducteurs, en général du métal, vers le silicium monocristallin du substrat et à le rendre plus conducteur ce qui peut mettre hors service les dispositifs semi-conducteurs voisins, et du besoin de former le via à basse température pour préserver les structures semi-conductrices voisines préexistantes tout en ayant une couche isolante électriquement et dont la variation d'épaisseur soit limitée. On peut se reporter à l'article « Through Silicium Via Technology— Processes and Reliability for Wafer - Level 3D System Intégration » de Messieurs P. Ramm, M.J. Wolf, E. Klumpp, R. Wieland, B. Wunderle et B. Michel, publié dans Electronic Components and Technology Conférence 2008, pages 841 - 846.
Pour un via de substrat selon l'invention, il convient de tapir les flancs d'une couche d'épaisseur la plus uniforme possible, et à basse température.
Le besoin existe de disposer de via trans-substrat, le via étant conducteur, tout en étant électriquement isolé du substrat ainsi que chimiquement isolé pour éviter la pollution de substrat par une espèce conductrice telle que du cuivre. L'invention vient améliorer la situation.
L'invention s'inscrit dans le cadre de procédés CVD dédiés à la préparation de tels vias trans-substrat.
L'invention vise un procédé de réalisation d'une plaquette semi- conductrice comprenant un via conducteur traversant à partir d'une surface principale de la plaquette, ledit via ayant un facteur de forme supérieur à 5. La plaquette comprend une couche de diélectrique. Le procédé comprend la réalisation d'au moins un évidement traversant par gravure profonde de facteur de forme supérieur à 5 dans la plaquette semi-conductrice. L'évidement traversant comprend une surface latérale. Le procédé comprend également la formation d'au moins une couche de diélectrique dans l'évidement traversant, comprenant deux traitements dans un réacteur à pression contrôlée :
- un traitement inclut un dépôt chimique en phase vapeur à pression sous atmosphérique d'un diélectrique sur la surface latérale de l'évidement, le dépôt chimique étant réalisé à une température inférieure à 400°C et sous une pression supérieure à 100 Torr dans ledit réacteur,
- un traitement inclut un dépôt chimique en phase vapeur assisté par plasma d'un diélectrique sur la surface latérale de l'évidement, le dépôt chimique étant réalisé sous une pression inférieure à 20 Torr dans ledit réacteur. Le procédé comprend également le remplissage de l'évidement avec un matériau conducteur formant ainsi un via. Le remplissage a lieu après la formation de la couche de diélectrique. Un via trans-substrat est ainsi formé présentant une forme régulière d'où une faible résistance électrique. La couche de diélectrique formée en deux traitements présente une conformité élevée à la surface latérale de l'évidement. L'épaisseur de la couche de diélectrique est en général plus fine à proximité du fond de l'évidement et plus épaisse à proximité du bord de l'évidement, le rapport entre ces deux épaisseurs étant supérieur à 55%. En un point quelconque de la surface latérale, l'épaisseur est supérieure à 30%, préférablement 40 % de l'épaisseur de la couche de diélectrique sur la surface principale 2.
Dans un mode de réalisation, le matériau conducteur comprend du cuivre.
Dans un mode de réalisation, la couche diélectrique comprend du dioxyde de silicium. On bénéficie de l'excellente permittivité électrique de ce matériau.
Dans un mode de réalisation, la plaquette semi-conductrice comprend du silicium monocristallin.
Dans un mode de réalisation, la couche de diélectrique présente une surface latérale sensiblement cylindrique. On tend à obtenir un dépôt de diélectrique dit « conforme » sur le flanc de l'évidement, avec des valeurs de l'ordre de 30 à 40% et plus (par rapport à l'épaisseur déposée en surface supérieure) pour des températures de dépôt inférieures à 400°C. La couche de diélectrique peut aplanir des irrégularités liées au procédé de gravure à grande profondeur.
Dans un mode de réalisation, le dépôt chimique en phase vapeur à pression sous atmosphérique est mis en œuvre sur la plaquette semi-conductrice avant le dépôt chimique en phase vapeur assisté par plasma. Le dépôt chimique en phase vapeur assisté par plasma vient ajouter une deuxième sous-couche de diélectrique à une première sous- couche de diélectrique obtenue par le dépôt chimique en phase vapeur à pression sous atmosphérique. On entend par surface latérale de l'évidement, la surface latérale libre au cours de l'étape ou de la sous étape considérée.
Dans un mode de réalisation, le dépôt chimique en phase vapeur à pression sous atmosphérique est mis en œuvre sur la plaquette semi-conductrice après le dépôt chimique en phase vapeur assisté par plasma. Le dépôt chimique en phase vapeur à pression sous atmosphérique vient ajouter une deuxième sous-couche de diélectrique à une première sous-couche de diélectrique obtenue par le dépôt chimique en phase vapeur assisté par plasma. Dans un mode de réalisation, au moins un traitement est mis en œuvre avec une vitesse de dépôt supérieure à 250 nano mètres par minute, préférablement à 300 nanomètres par minute.
Dans un mode de réalisation, le procédé comprend, postérieurement à la formation de la couche de diélectrique, la formation d'une couche métallique sur la couche de diélectrique. La couche métallique forme barrière de blocage de la diffusion du matériau conducteur, ladite couche métallique comprenant au moins l'un parmi : Ti, TiN, Ta, TaN, Ru.
Dans un mode de réalisation, l'étape de gravure de l'évidement comprend une gravure profonde à partir de ladite surface principale. Selon un autre aspect, l'invention vise un procédé de réalisation d'une connexion métallique, par dépôt successif, dans un réacteur à pression contrôlée, sur une plaquette semi-conductrice comprenant au moins un évidement sensiblement perpendiculaire à une surface principale de ladite plaquette semi-conductrice, l'évidement ayant un facteur de forme supérieur à 5. Le procédé comprend :
- effectuer un dépôt chimique en phase vapeur à pression sous atmosphérique d'une couche de diélectrique sur une surface intérieure libre de l'évidement, la couche de diélectrique présentant une épaisseur minimale supérieure à 30% de l'épaisseur de la couche de diélectrique sur la surface principale, le dépôt chimique étant réalisé à une température inférieure à 400°C et sous une pression supérieure à 100 Torr dans le réacteur,
- effectuer un dépôt chimique en phase vapeur assisté par plasma d'une couche d'un diélectrique de composition semblable sur une surface intérieure libre de l'évidement, le dépôt chimique en phase vapeur assisté par plasma étant réalisé sous une pression inférieure à 20 Torr dans ledit réacteur, et
- remplir lesdits évidements avec un matériau conducteur. L'évidement peut comprendre un fond, temporaire ou définitif selon d'autres étapes ultérieures prévues. Le fond de l'évidement est en général conducteur électriquement et relié au via, le cas échéant après un polissage. On entend ici par facteur de forme le rapport hauteur sur diamètre.
Un tel procédé peut être réalisé dans un réacteur de dépôt chimique en phase gazeuse tel que décrit dans WO 2012/013869 auquel le lecteur est invité à se reporter. La présente invention sera mieux comprise à l'étude de la description détaillée de quelques modes de réalisation pris à titre d'exemples nullement limitatifs et illustrés par les dessins annexés, sur lesquels :
- La figure 1 est une vue en coupe d'un dispositif semi-conducteur muni d'un évidement traversant en cours de fabrication;
- La figure 2 est une vue en coupe du dispositif semi-conducteur de la figure 1 à une étape postérieure;
- La figure 3 est une vue en coupe d'un dispositif semi-conducteur de la figure 1 à une étape postérieure; et
- La figure 4 est une vue en coupe d'un dispositif semi-conducteur muni d'un via traversant.
Les dessins et la description ci-après contiennent, pour l'essentiel, des éléments de caractère certain. Ils pourront donc non seulement servir à mieux faire comprendre l'invention, mais aussi contribuer à sa définition, le cas échéant.
L'invention ne se limite pas aux exemples de procédé et d'appareil de décrits ci-avant, seulement à titre d'exemple, mais elle englobe toutes les variantes que pourra envisager l'homme de l'art dans le cadre des revendications ci-après. L'intégration 3D dans les technologies CMOS offre des perspectives de réduction des tailles des transistors et d'atteinte de performances en termes de réduction du retard de propagation et de limitation de la consommation en énergie. L'utilisation de vias traversant le silicium (Through Silicon Via, TSV) du substrat dans ces technologies 3D permet d'empiler en haute densité les puces en maintenant des contacts avec une faible résistance électrique. La fabrication est basée sur 3 étapes principales : création du trou, dépôt d'une interface et remplissage du via. L'étape intermédiaire du dépôt de l'interface est critique car d'une part les défauts de l'étape de gravure profonde dans le silicium doivent être corrigés ou recouverts et d'autre part le diamètre du via doit être maintenu pour permettre le remplissage par un dépôt chimique de cuivre lors de la troisième étape. Cet interface a plusieurs fonctions en tant qu'isolant électrique, barrière de diffusion au cuivre et promoteur d'adhésion entre le silicium et le plot en cuivre. Il peut être composé d'une couche barrière pour bloquer la diffusion du cuivre et d'une couche de Si02 isolant électrique, plus épaisse que la couche barrière. La couche isolante est un élément important pour atteindre les performances électriques requises pour les vias trans substrat de facteur de forme de ces vias supérieur à 5 : 1. Il a été mis au point une solution permettant le dépôt d'une couche diélectrique dans ces trous de via à fort facteur de forme pour l'intégration en via réalisé en dernier pour lequel la température de dépôt est limitée à de faibles valeurs.
Chacun de ces critères - isolation, uniformité à fort facteur de forme, basse température - pris séparément peut aujourd'hui être satisfait par une des techniques conventionnelles de dépôt d'oxyde employées dans le semi-conducteur tel que PECVD (Plasma Enhanced), SACVD ou HPCVD à pression sub-atmosphérique, LPCVD (Low Pressure) à basse pression, APCVD (Atmospheric Pressure) à pression atmosphérique... mais sans satisfaire les autres. Selon l'analyse des inventeurs, la technique LPCVD permet d'avoir une couche isolante d'excellente qualité (diélectrique, uniformité) mais pour une vitesse de croissance faible et une température de dépôt très élevée en regard de l'application visée (> 500°C). La technique APCVD ne permet pas d'obtenir une couche isolante de bonne qualité pour des températures inférieures à 400°C, tout en imposant une vitesse de croissance faible. La technique PECVD permet d'avoir une vitesse de dépôt élevée, de travailler à basse température par l'apport du plasma mais il ne permet pas de remplir de manière conforme des vias avec un facteur de forme supérieur à 5 : 1. Enfin, le dépôt HPCVD se caractérise par une conformité très bonne, compatible avec les basses températures mais avec des propriétés diélectriques faibles.
Comme on peut le voir sur la figure 1, une plaquette semi-conductrice 1 ou substrat comprend, en coupe transversale, une surface principale 2, une surface opposée 3, et des bords latéraux. Les bords latéraux sont ici représentés arbitrairement pour les besoins du dessin, sans préjuger de ce que le substrat peut être plus large. En pratique, une plaquette semi-conductrice est un disque de diamètre normalisé par exemple 200 ou 300 mm. La surface principale 2 est, ici, en position supérieure et la surface opposée 3 en position inférieure. La surface principale 2 est ainsi nommée car le procédé est mis en œuvre pour l'essentiel à partir de celle-ci. Dans le cas général, la plaquette semi- conductrice 1 comprend un corps de base en silicium mono-cristallin.
Des dispositifs semi-conducteurs peuvent être présents dans la plaquette semi- conductrice 1, obtenus par des étapes de fabrication préalable. Le lecteur est invité à se reporter à l'article précité de Ramm. La présence de dispositifs semi-conducteurs impose une forte contrainte de température pour éviter de réactiver leurs dopants et modifier, voire ruiner, leurs caractéristiques. Il est souhaitable de ne pas imposer de température supérieure à 500°C, préférablement 400°C.
La plaquette semi-conductrice 1 présente, à partir de la surface supérieure 2, une cuvette 4. La cuvette 4 est de faible profondeur relativement à sa surface élevée. La cuvette 4 peut être obtenue par un procédé de gravure. La cuvette 4 est optionnelle de façon générale. Un évidement ou trou 5 est ménagé à partir de la surface supérieure 2, ici dans la cuvette 4, en direction de la surface inférieure 3. L' évidement 5 est traversant. L' évidement 5 est réalisé par une technique de gravure profonde par exemple sèche à plasma fluoré. L'évidement 5 débouche sur un élément conducteur sous jacent non représenté. L'élément conducteur sous jacent forme le fond de l'évidement 5. L'élément conducteur sous jacent peut servir de couche d'arrêt de gravure. L'évidement 5 comprend une surface latérale 5a ou paroi, de section circulaire (révolution). La surface latérale 5a est sensiblement cylindrique avec d'éventuelles ondulations dans le sens de la profondeur. L'évidement 5 présente un diamètre inférieur au minimum de la longueur et de la largeur de la cuvette 4, par exemple inférieur à 10% dudit minimum, par exemple 5%.
Sur la plaquette semi-conductrice 1, on procède au dépôt d'une couche de diélectrique 6, de préférence du Si02. Le dépôt comprend deux traitements. Les traitements sont effectués dans un même réacteur, cf. WO2012/013869. La couche de diélectrique 6 est formée sur la surface latérale 5a de l'évidement 5. La couche de diélectrique 6 peut être formée sur la cuvette 4. Les deux traitements peuvent déposer des matériaux chimiquement identiques.
Les deux traitements se suivent avec maintien de la pression entre l'un et l'autre traitements, en ce sens que la pression reste comprise entre la pression de l'un et la pression de l'autre. Les inventeurs ont établi qu'une combinaison de deux des techniques explicitées plus haut dans un même réacteur en enchaînant les deux procédés : PECVD + HPCVD ou HPCVD + PECVD permettaient d'obtenir des résultats de qualité allant bien au-delà de la superposition de deux sous couches isolantes. Le choix de l'ordre d'enchaînement est dicté par le type de via à remplir, par exemple PECVD en premier si le via est rétréci près de la surface principale, l'état de surface après gravure, par exemple HPCVD en premier si la surface de l'évidement est plutôt rugueuse, et la densité du réseau de via sur le substrat, par exemple HPCVD en premier si le réseau est dense et PECVD en premier si le réseau est large. L'intérêt dans le cadre des vias trans-substrat est le suivant:
- La sous couche déposée par PECVD améliore les performances diélectriques de l'ensemble lors du dépôt à basse température, notamment en densifïant le dépôt HPCVD préalable et en limitant sa reprise d'humidité ;
- La sous couche déposée par HPCVD permet de déposer un oxyde sur toute la hauteur des parois des vias, uniforme pour garantir des propriétés diélectriques homogènes. Cette conformité permet aussi de réduire l'effet de surcroissance en haut des vias (overhang) qui est un facteur limitant pour le remplissage en cuivre pour les étapes ultérieures (effet de masquage). Cela permet aussi de compenser les défauts induit par la gravure, par un effet de lissage de tels défauts;
- Une vitesse de dépôt global satisfaisante (> 300 nm/min), et une uniformité en ligne avec les besoins de la production.
Un traitement comprend un dépôt chimique en phase vapeur assisté par plasma à température comprise entre 200 et 400°C, préférablement entre 200 et 300°C, sous une pression comprise entre 2 et 20 Torr, préférablement entre 2 et 15 Torr, plus préférablement entre 5 et 10 Torr, avec une énergie de plasma comprise entre 300 et 1200 W, préférablement entre 500 et 800 W, et avec un flux de précurseur compris entre 500 et 2000 mg/minute, préférablement entre 1000 et 1500 mg/minute. Le flux d'oxygène 02 et 03 est compris entre 500 et 1500 sec/minute, préférablement entre 800 et 1200 sec/minute, sec signifiant standard centimètre cube selon l'usage en microélectronique, avec 10 à 18 % d'03, préférablement entre 12 à 16 % d'03. Le plasma est généré par une RF de fréquence comprise entre 10 et 20 MHz, préférablement entre 12 et 15 MHz.
Un autre traitement comprend un dépôt chimique en phase vapeur à pression sub-atmosphérique à température comprise entre 200 et 400°C, préférablement entre 250 et 350°C, sous une pression comprise entre 100 et 600 Torr, préférablement entre 200 et 400 Torr, et avec un flux de précurseur compris entre 500 et 2000 mg/minute, préférablement entre 1000 et 1500 mg/minute. Le flux d'oxygène 02 et 03 est compris entre 1000 et 3000 sec/minute, préférablement entre 1500 et 2000 sec/minute, avec 10 à 18 % d'03, préférablement entre 12 à 16 % d'03. Le dépôt chimique en phase vapeur à pression sub-atmosphérique à la faible température précitée est efficace pour une bonne uniformité de la sous couche et l'isolation électrique.
La couche de diélectrique 6 recouvre la paroi latérale de l'évidement 5. La couche de diélectrique 6 offre une surface intérieure idéalement cylindrique, en pratique légèrement tronconique, plus fine - ei - à proximité du fond de l'évidement 5, plus épaisse - e2 - à proximité de la surface principale 2. La couche de diélectrique 6 est encore plus épaisse sur la surface principale 2 avec une épaisseur ep. L'épaisseur ei peut être supérieure à 30 %, préférablement 40%, de l'épaisseur ep. L'épaisseur e2 peut être supérieure à 50 %, préférablement 60%, de l'épaisseur ep. Le rapport ei/e2 est un indicateur de la conformité du dépôt. Le rapport ei/e2 idéal est 1. Le rapport ei/e2 réel est supérieur à 55 %>, préférablement 65%>. Sur la figure 2, l'épaisseur de la couche de diélectrique 6 a été fortement exagérée et la couche de diélectrique 6 représentée est idéale, c'est-à-dire cylindrique.
La couche de diélectrique 6 recouvre le silicium monocristallin du corps de plaquette, par exemple intégralement.
On obtient alors la plaquette semi-conductrice 1 illustrée sur la figure 2. La couche de diélectrique 6 présente une épaisseur comprise entre 100 nm et 1000 nm, préférablement entre 200 à 500 nm, par exemple 200 nm. La couche de diélectrique 6 présente sur la surface latérale 5a une épaisseur décroissante avec l'éloignement par rapport à la surface supérieure 2. La dérive, c'est à dire le ratio de variation de l'épaisseur sur le facteur de forme, peut être inférieure à 16%> ; soit (Épaisseur Max - Épaisseur Min)/Épaisseur Min/facteur de forme < 16%, préférablement à 10%, voire 6%). Les sous couches fournies par lesdits traitements peuvent fusionner. Sur la plaquette semi-conductrice 1 , on procède au dépôt d'une couche barrière
7. Ce dépôt peut être effectué de façon isotrope, par exemple par CVD, ou de façon dirigée, par exemple par PVD. La couche barrière 7 comprend un métal ou un nitrure métallique peu susceptible de diffuser dans le silicium mono-cristallin. La couche barrière 7 comprend au moins un des constituants suivants : titane, nitrure de titane, tantale, nitrure de tantale, ruthénium. La couche barrière 7 peut être électriquement conductrice dans le cas du titane, du tantale et du ruthénium ou électriquement isolante dans le cas du nitrure métallique. La couche barrière 7 est formée sur la surface latérale 5 a. La couche barrière 7 est formée sur la cuvette 4. La couche barrière 7 présente une épaisseur comprise entre 1 et 100 nm, préférablement entre 5 et 15 nm, par exemple 10 nm. Sur les figures 3 et 4, l'épaisseur de la couche barrière 7 a été considérablement exagérée. En fait, l'épaisseur de la couche barrière 7 est 10 à 100 fois inférieure à l'épaisseur de la couche de diélectrique 6. La couche barrière 7 recouvre la couche de diélectrique 6, par exemple intégralement.
On obtient alors la plaquette semi-conductrice 1 illustrée sur la figure 3. Sur la figure 3, l'épaisseur de la couche barrière 7a été fortement exagérée et la couche barrière 7 représentée est idéale, c'est-à-dire cylindrique.
Sur la plaquette semi-conductrice 1, on procède à l'apport d'un matériau conducteur, par exemple du cuivre. Le matériau conducteur est déposé par une technique de PVD (Physical Vapor Déposition) uniforme puis de dépôt électrolytique (electroplating). Le matériau conducteur remplit l'évidement 5 formant ainsi un via 8. Le matériau conducteur remplit la cuvette 4 formant un contact électrique 9 ou plot. On obtient ainsi un via de grande profondeur, de faible résistance électrique, à faible risque de diffusion dans le corps du substrat, et de forme régulière. On peut ensuite polir la surface opposée 3 de la plaquette semi-conductrice 1. Le polissage enlève l'isolant et le matériau barrière déposés au fond de l'évidement. Le polissage dégage l'extrémité du matériau conducteur du via. On peut ainsi connecter électriquement l'extrémité du via affleurant la surface opposée 3. Le matériau conducteur peut être du cuivre ou du tungstène. La surface latérale de l'évidement peut être plus lisse après la formation de la couche de diélectrique qu'avant. Le dépôt chimique en phase vapeur assisté par plasma peut être réalisé sous une pression comprise entre 1 et 20 Torr.
En d'autres termes, l'invention offre un procédé de fabrication d'un via trans substrat à faible température, avec des motifs de quelques μιη ou dizaines de μιη, de facteur de forme élevé, supérieur à 5, souvent supérieur à 8, avec une barrière isolante électriquement déposée de façon la plus conforme possible sur les parois du trou et le moins possible au fond du trou. On dispose d'une plaquette semi-conductrice 1 à via traversant, le via présentant un diamètre compris entre 10 et 50 μιη et une longueur supérieure à 50 μιη, le via comprenant un conducteur central, une couche barrière d'épaisseur comprise entre 1 et 100 nm et une couche isolante continue dans l'épaisseur du corps de plaquette, la couche isolante étant d'épaisseur comprise entre 100 nm et 1000 nm. La dérive est inférieure à 16%. L'épaisseur minimale de la couche isolante autour de la couche barrière est supérieure à 30% de l'épaisseur minimale de la couche isolante sur la surface principale. A titre comparatif, les inventeurs ont établi que pour un dépôt à une température comprise entre 200 et 450°C :
Le dépôt PECVD offre une conformité inférieure à 30%. Pour une épaisseur de couche isolante de 1 μιη à proximité du fond de via, une épaisseur totale supérieure à 6 μιη est à prévoir pour une conformité de 15% et supérieure à 12 μιη pour une conformité de 7%.
Le dépôt HPCVD offre une conformité supérieure à 40%. Mais les propriétés diélectriques étant plus faibles que précédemment, l'épaisseur de couche isolante à proximité du fond de via est nettement supérieure à 1 μιη.
Le dépôt HPCVD suivi du dépôt PECVD offre une conformité globale supérieure à 35% et des propriétés diélectriques satisfaisantes. L'épaisseur de couche isolante à proximité du fond de via peut être de 1 μιη, le dépôt PECVD postérieur au dépôt HPCVD améliorant les propriétés diélectriques de la couche obtenue par dépôt HPCVD.

Claims

Revendications
Procédé de réalisation d'une plaquette semi-conductrice (1) comprenant un via conducteur traversant à partir d'une surface principale (2) de la plaquette, ledit via ayant un facteur de forme supérieur à cinq, ladite plaquette (1) incluant une couche de diélectrique (6), le procédé comprenant :
- la réalisation d'au moins un évidement (5) traversant à partir de la surface principale (2) de la plaquette (1) par gravure profonde ayant un facteur de forme supérieur à cinq dans la plaquette semi- conductrice (1), l'évidement comprenant une surface latérale (5 a),
- la formation d'au moins une couche de diélectrique (6) dans ledit évidement (5) comprenant deux traitements dans un réacteur à pression contrôlée, l'un des traitements incluant un dépôt chimique en phase vapeur à pression sous- atmosphérique de diélectrique sur la surface latérale (5a) de l'évidement (5), le dépôt chimique étant réalisé à une température inférieure à 400°C et sous une pression supérieure à 100 Torr dans ledit réacteur, et un autre desdits traitements incluant un dépôt chimique en phase vapeur assisté par plasma d'un diélectrique sur la surface latérale (5a) de l'évidement (5), le dépôt chimique étant réalisé sous une pression inférieure à 20 Torr dans ledit réacteur, et
- le remplissage de l'évidement avec un matériau conducteur (8) formant ainsi un via.
Procédé selon la revendication 1 , dans lequel le matériau conducteur (8) comprend du cuivre ou du tungstène, le diélectrique comprend du dioxyde de silicium, et la plaquette semi-conductrice (1) comprend du silicium monocristallin.
Procédé selon l'une des revendications précédentes, dans lequel la couche de diélectrique (6) présentant une surface latérale sensiblement cylindrique à 40% près.
Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique est mis en œuvre sur la plaquette semi-conductrice (1) avant le dépôt chimique en phase vapeur assisté par plasma.
5. Procédé selon l'une des revendications précédentes, dans lequel l'un au moins des deux traitements est mis en œuvre avec une vitesse de dépôt supérieure à 250 nanomètres par minute, préférablement à 300 nanomètres par minute.
6. Procédé selon l'une des revendications précédentes, comprenant, postérieurement à la formation de la couche de diélectrique (6), la formation d'une couche métallique
(7) sur la couche de diélectrique (6), la couche métallique (7) formant barrière de blocage de la diffusion du matériau conducteur (8), ladite couche métallique comprenant au moins l'un parmi : Ti, Ti , Ta, TaN, Ru.
7. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique est réalisé à une température comprise entre 200 et 400°C, préférablement entre 250 et 350°C.
8. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique est réalisé sous une pression comprise entre 100 et 600 Torr, préférablement entre 200 et 400 Torr.
9. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique et/ou le dépôt chimique en phase vapeur assisté par plasma est réalisé sous un flux de précurseur compris entre 500 et 2000 mg/min, préférablement entre 1000 et 1500 mg/min.
10. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique est réalisé sous un flux d'02/03 compris entre 1000 et 3000 scc/min, préférablement entre 1500 et 2000 scc/min.
11. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma est réalisé à une température comprise entre 200 et 400°C, préférablement entre 200 et 300°C.
12. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma est réalisé sous une pression comprise entre 1 et 20 Torr, préférablement entre 5 et 10 Torr.
13. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma est réalisé avec un plasma de puissance comprise entre 300 et 1200 W, préférablement entre 500 et 800 W.
14. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma est réalisé sous un flux d'02/03 compris entre 500 et 1500 scc/min, préférablement entre 800 et 1200 scc/min.
15. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma et/ou le dépôt chimique en phase vapeur à pression sous-atmosphérique est réalisé sous un flux d'02/03 avec 10 à 18 % d'03, préférablement entre 12 à 16 % d'03.
16. Procédé selon l'une des revendications précédentes, dans lequel le via présente un diamètre compris entre 10 et 50 μιη et une longueur supérieure à 50 μιη.
17. Procédé selon l'une des revendications précédentes, dans lequel la surface latérale (5 a) de l'évidement est plus lisse après la formation de la couche de diélectrique qu'avant.
PCT/FR2013/050491 2012-03-12 2013-03-08 Procédé de réalisation de plaquettes semi-conductrices WO2013135999A1 (fr)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020147028221A KR20150013445A (ko) 2012-03-12 2013-03-08 반도체 웨이퍼들을 제조하기 위한 방법
DE112013001383.5T DE112013001383T5 (de) 2012-03-12 2013-03-08 Verfahren zur Herstellung von Halbleiterwafern
SG11201405664PA SG11201405664PA (en) 2012-03-12 2013-03-08 Method for manufacturing semiconductor wafers
US14/382,731 US20150031202A1 (en) 2012-03-12 2013-03-08 Method for manufacturing semiconductor wafers
CN201380013617.0A CN104247004A (zh) 2012-03-12 2013-03-08 半导体晶片的制作方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1200753 2012-03-12
FR1200753A FR2987937B1 (fr) 2012-03-12 2012-03-12 Procede de realisation de plaquettes semi-conductrices

Publications (1)

Publication Number Publication Date
WO2013135999A1 true WO2013135999A1 (fr) 2013-09-19

Family

ID=47002907

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2013/050491 WO2013135999A1 (fr) 2012-03-12 2013-03-08 Procédé de réalisation de plaquettes semi-conductrices

Country Status (7)

Country Link
US (1) US20150031202A1 (fr)
KR (1) KR20150013445A (fr)
CN (1) CN104247004A (fr)
DE (1) DE112013001383T5 (fr)
FR (1) FR2987937B1 (fr)
SG (1) SG11201405664PA (fr)
WO (1) WO2013135999A1 (fr)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105140267A (zh) * 2015-07-29 2015-12-09 浙江大学 半导体衬底及选择性生长半导体的方法
US10096516B1 (en) * 2017-08-18 2018-10-09 Applied Materials, Inc. Method of forming a barrier layer for through via applications
US11289370B2 (en) 2020-03-02 2022-03-29 Nanya Technology Corporation Liner for through-silicon via

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807785A (en) 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
US20050136684A1 (en) * 2003-12-23 2005-06-23 Applied Materials, Inc. Gap-fill techniques
US20060024966A1 (en) * 2004-07-16 2006-02-02 Sanyo Electric Co., Ltd Manufacturing method of semiconductor device
US20080286899A1 (en) * 2007-05-18 2008-11-20 Oh-Jin Jung Method for manufacturing semiconductor device and method for manufacturing system-in-package using the same
WO2012013869A1 (fr) 2010-07-26 2012-02-02 Altatech Semiconductor Réacteur de dépôt chimique en phase gazeuse amélioré
US20120261827A1 (en) * 2011-04-13 2012-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114216A (en) * 1996-11-13 2000-09-05 Applied Materials, Inc. Methods for shallow trench isolation
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
JP2010515275A (ja) * 2006-12-29 2010-05-06 キューファー アセット リミテッド． エル．エル．シー． スルーチップ接続を有するフロントエンドプロセス済ウェハ
CN101728283A (zh) * 2008-10-16 2010-06-09 上海华虹Nec电子有限公司 芯片互联工艺中芯片互联通孔的制备方法
CN102054752A (zh) * 2009-11-03 2011-05-11 中芯国际集成电路制造(上海)有限公司 硅通孔制作方法
US20120015113A1 (en) * 2010-07-13 2012-01-19 Applied Materials, Inc. Methods for forming low stress dielectric films

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807785A (en) 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
US20050136684A1 (en) * 2003-12-23 2005-06-23 Applied Materials, Inc. Gap-fill techniques
WO2005064651A2 (fr) 2003-12-23 2005-07-14 Applied Materials, Inc. Techniques de remplissage d'intervalle ameliorees
US20060024966A1 (en) * 2004-07-16 2006-02-02 Sanyo Electric Co., Ltd Manufacturing method of semiconductor device
US20080286899A1 (en) * 2007-05-18 2008-11-20 Oh-Jin Jung Method for manufacturing semiconductor device and method for manufacturing system-in-package using the same
WO2012013869A1 (fr) 2010-07-26 2012-02-02 Altatech Semiconductor Réacteur de dépôt chimique en phase gazeuse amélioré
US20120261827A1 (en) * 2011-04-13 2012-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MESSIEURS P. RAMM; M.J. WOLF; E. KLUMPP; R. WIELAND; B. WUNDERLE; B. MICHEL: "Through Silicium Via Technology - Processes and Reliability for Wafer - Level 3D System Integration", ELECTRONIC COMPONENTS AND TECHNOLOGY CONFERENCE, 2008, pages 841 - 846, XP031276294
RAMM P ET AL: "Through silicon via technology â processes and reliability for wafer-level 3D system integration", 58TH ELECTRONIC COMPONENTS AND TECHNOLOGY CONFERENCE - 27-30 MAY 2008 - LAKE BUENA VISTA, FL, USA, IEEE, PISCATAWAY, NJ, USA, 27 May 2008 (2008-05-27), pages 841 - 846, XP031276294, ISBN: 978-1-4244-2230-2 *

Also Published As

Publication number Publication date
US20150031202A1 (en) 2015-01-29
CN104247004A (zh) 2014-12-24
DE112013001383T5 (de) 2014-11-27
KR20150013445A (ko) 2015-02-05
FR2987937B1 (fr) 2014-03-28
SG11201405664PA (en) 2014-10-30
FR2987937A1 (fr) 2013-09-13

Similar Documents

Publication Publication Date Title
US9536834B2 (en) Reverse damascene process
US8178950B2 (en) Multilayered through a via
FR2802336A1 (fr) Structure d&#39;interconnexions de type damascene et son procede de realisation
CN101060108A (zh) 锚接金属镶嵌结构
EP1365444A1 (fr) Condensateur en tranchées dans un substrat avec deux électrodes flottantes et indépendantes du substrat
FR2764734A1 (fr) Procede de formation de plots de contact d&#39;un dispositif a semiconducteur
FR2911432A1 (fr) Interconnexions d&#39;un circuit electronique integre
EP2878002B1 (fr) Procédé pour la réalisation d&#39;une capacité
FR2957717A1 (fr) Procede de formation d&#39;une structure de type metal-isolant-metal tridimensionnelle
EP1243024A1 (fr) Structure d&#39;interconnexions dont l&#39;isolant inclut des cavites
WO2013135999A1 (fr) Procédé de réalisation de plaquettes semi-conductrices
FR2754391A1 (fr) Structure de contact a facteur de forme eleve pour circuits integres
FR2962595A1 (fr) Dispositif microélectronique a niveaux métalliques d&#39;interconnexion connectes par des vias programmables
FR2763424A1 (fr) Processus de damasquinage double
WO2012089980A1 (fr) Via traversant isole
EP0975018A1 (fr) Procédé de formation d&#39;une capacité sur un circuit intégré
EP4222783A1 (fr) Dispositif optoelectronique
EP3832707A1 (fr) Structure d&#39;interconnexion d&#39;un circuit intégré
FR2976401A1 (fr) Composant electronique comportant un ensemble de transistors mosfet et procede de fabrication
FR3009128A1 (fr) Procede de realisation d&#39;un plot conducteur sur un element conducteur
EP3309830A1 (fr) Puce de circuit intégré renforcée contre des attaques face avant
FR2958076A1 (fr) Procede de formation de vias electriques
WO2023194318A1 (fr) Substrat comprenant des vias et procédés de fabrication associés
WO2023194142A1 (fr) Substrat comprenant des vias et procédés de fabrication associés
WO2024133682A1 (fr) Substrat comprenant des tranchées et procédés de fabrication associés

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13715284

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14382731

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112013001383

Country of ref document: DE

Ref document number: 1120130013835

Country of ref document: DE

ENP Entry into the national phase

Ref document number: 20147028221

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 13715284

Country of ref document: EP

Kind code of ref document: A1