CN105140267A - 半导体衬底及选择性生长半导体的方法 - Google Patents

半导体衬底及选择性生长半导体的方法 Download PDF

Info

Publication number
CN105140267A
CN105140267A CN201510454436.2A CN201510454436A CN105140267A CN 105140267 A CN105140267 A CN 105140267A CN 201510454436 A CN201510454436 A CN 201510454436A CN 105140267 A CN105140267 A CN 105140267A
Authority
CN
China
Prior art keywords
hole
chamber
substrate
semiconductor
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510454436.2A
Other languages
English (en)
Inventor
王安琦
程志渊
陈韬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang University ZJU
Original Assignee
Zhejiang University ZJU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang University ZJU filed Critical Zhejiang University ZJU
Priority to CN201510454436.2A priority Critical patent/CN105140267A/zh
Publication of CN105140267A publication Critical patent/CN105140267A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明公开了一种半导体衬底及选择性生长半导体的方法，所述半导体衬底包含一个用于半导体材料生长的孔和一个促使半导体材料横向生长的腔，孔的底面是晶体生长面，孔的侧壁和腔的内表面均是用于限制半导体材料生长的介质层。通过上述衬底可实现半导体材料的选择性生长，最终形成大面积的半导体薄膜材料。本发明的特殊衬底结构结合选择性生长，可以有效抑制半导体材料生长过程中的位错等缺陷的传播，从而显著提升半导体材料质量。

Description

半导体衬底及选择性生长半导体的方法
技术领域
本发明涉及微电子技术领域，特别是涉及一种半导体衬底及选择性生长半导体的方法。
背景技术
III族氮化物半导体材料，尤其是氮化镓及其掺杂物半导体正在引起越来越大的关注，其与SiC一起被称为第三代宽禁带半导体，其优异的性能可以用于制造各种性能优越的半导体器件，并广泛应用于电力电子器件、发光二极管、激光二极管、微波器件、高频器件等领域。然而许多半导体材料的本征衬底难以获得，只能生长在其他材料的单晶基底上。以GaN为例，由于GaN本征衬底难以获得，GaN通常生长在其他材料衬底上，如蓝宝石、SiC、硅等。其中，硅衬底已经在CMOS工艺中使用多年，其单晶片制造技术相对成熟，可以获得大尺寸高质量的单晶硅片，价格低廉，且与之配套的CMOS工艺也十分成熟。因此，在硅衬底上制备GaN是降低GaN器件成本的最优选择。
上述在一种单晶材料的表面生长另一种不同单晶材料的过程称为异质外延，通常情况下，所有半导体材料的异质外延都存在两个问题，即不同半导体材料之间的晶格失配和热失配，上述晶格失配和热失配对半导体外延层的质量有十分重要的影响，严重时可能导致外延层质量过低而无法制作半导体器件。以GaN在Si表面外延为例，由于GaN与Si之间存在较大的晶格失配和热失配，在制备和降温过程中产生很大的应力。这些应力会在晶体中造成大量的缺陷，严重时会使外延膜开裂。同时，应力引起的衬底翘曲使得后续光刻等工艺无法进行。而高密度缺陷会影响器件的性能，比如目前在Si上制备的GaN基LED器件出光率远小于在蓝宝石上制备的GaN基LED器件。为了避免这种情况，通常的方法是使用图形化衬底以及横向外延，该方法在Si衬底上沉积一层介质层，在介质层上开出窗口，然后通过选择性生长在窗口中生长GaN，最后通过在介质层上的横向外延形成连续薄膜。这种方法的缺点是在横向外延形成连续薄膜时，薄膜合并处的缺陷密度非常高，这些区域的GaN无法用于器件制备，另外，在连续薄膜形成后，薄膜继续生长时没有介质层阻挡，位错会随着薄膜生长继续传播，并不能进一步降低缺陷密度。
其它异质外延也存在同样问题，比如在Si上生长III-族化合物半导体（GaAs等），在Si上生长IV族半导体（Ge等）。
因此，针对上述问题及改进方法，有必要提出一种新型衬底结构与半导体制造方法。
发明内容
本发明的目的在于针对现有技术的不足，提供一种半导体衬底和使用该衬底选择性生长低缺陷密度的半导体的方法。
本发明的目的是通过以下技术方案实现的：一种半导体衬底，所述衬底包括孔和腔，腔位于孔的顶部，且与孔相通；孔的底面为晶体生长面，侧壁为介质层表面；所述腔的内表面均为介质层表面；所述腔的顶面为平面，腔的顶面面积与孔的底面面积之比大于3：1，腔开有开口；所述晶体生长面含有一个由单晶构成的单晶面。
进一步地，所述孔的深宽比大于1:1；所述孔的底面的外接圆的直径小于100μm，优选为小于1μm，进一步优选为小于100nm。
进一步地，所述孔的底面、腔的顶面以及孔与腔的连接面相互平行，所述孔的侧壁和腔的侧壁与孔的底面垂直。
进一步地，所述孔的底面还可以含有一个或多个介质层表面。
进一步地，所述单晶选自Si、SiGe、Ge、GaN、GaAs、InP、InN、AlGaAs、AlGaN、InPGaN等。
进一步地，所述介质层表面由SiO2或SiN中的一种或多种构成。
选择性生长半导体的方法，该方法采用上述衬底，通过MOCVD、MBE或HVPE实现选择性生长。
进一步地，所述选择性生长过程中使用前驱体，所述前躯体为TMGa、TEGa、NH3、AsH3、PH3、SiH4、GeH4、SiH2Cl2、TMAl或TBAs。
进一步地，所述选择性生长采用刻蚀气体，所述刻蚀气体为Cl2或HCl。
进一步地，所述选择性生长方法所生长的半导体材料为Si、SiGe、Ge、GaN、GaAs、InP、InN、AlGaAs、AlGaN或InPGaN。
本发明的有益效果在于，首先，用于诱导半导体材料生长的单晶表面尺寸非常小，有文献表明，小尺寸的外延生长面有助于降低缺陷密度，本发明中的小尺寸单晶表面可以在材料生长初期就减少缺陷的产生，从而降低缺陷密度。其次，由于生长面在孔的底部，孔的侧壁均为介质层，孔在一定程度上对位错具有过滤作用，半导体材料中的位错在传播到孔的侧壁时终止，无法继续传播，从而降低缺陷密度。当孔具有一定的深度以后，会将底部生长产生的缺陷全部过滤，最终形成无缺陷的半导体晶体。同时，所述孔上方的空腔会促使半导体材料横向的生长，限制纵向生长，并且空腔的横向尺寸远远大于孔的横向尺寸，最终形成大面积的半导体薄膜材料。最后，本发明中所用生长半导体材料的方法为选择性生长，使用这种生长方法时，半导体材料只能在晶体表面生长而无法在介质层表面生长，结合上述衬底的结构，实现在小尺寸单晶表面以及深孔中的生长。在这种方法时，介质层的主要作用在于限制半导体材料在某个方向上的生长，或者支撑衬底的结构。
附图说明
图1为一种微纳加工衬底孔和腔的45度仰视示意图。
图2为圆柱体的微纳加工衬底的剖面图。
图3为立方体的微纳加工衬底的轴侧图。
图4为一种孔的底面的外接圆示意图，图中阴影部分表示孔的底面。
图5为一种底面中包含介质层表面的底面的示意图。
图6为一种具有不规则孔和腔的微纳加工衬底的剖面图。
图7为一种具有不垂直于腔底面的孔的微纳加工衬底的剖面图。
图8为一种具有梯形剖面的孔的微纳加工衬底的剖面图。
图9为侧壁为直线互相平行，侧壁垂直于基底，孔底面平行于基底的深宽比示意图。
图10为侧壁为直线互相平行，侧壁不垂直于基底，孔底面平行于基底的深宽比示意图。
图11为侧壁不为直线互相平行，侧壁不垂直于基底，孔底面平行于基底的深宽比示意图。
图12为侧壁不全为直线互相不平行，侧壁不垂直于基底，孔底面平行于基底的深宽比示意图。
图13为侧壁不全为直线互相不平行，侧壁不垂直于基底，孔底面不平行于基底的深宽比示意图。
图中，1为孔，11为晶体生长面，12为介质层表面；2为腔，21为腔上的开口；d为孔底面外接圆的直径；h为孔的深度；h1为孔的较大深度，h2为孔的较小深度。
具体实施方式
本发明中所用术语“介质层表面”特指在半导体选择性生长时，半导体材料无法在其上生长的表面，为本领域常用的技术术语。介质层材料的性能比较特殊，半导体材料无法在其表面形核或生长，或者形核速率和生长速率十分缓慢，与半导体材料在单晶表面的形核速率和生长速率相比可以忽略。通常情况下，介质层材料为非晶态的绝缘体材料，如SiO2，SiN，HfO等。
在半导体材料生长过程中，半导体材料会通过形成位错等缺陷来降低整个半导体材料中的能量，上述位错具有一定的方向，在产生后，会随着半导体材料的生长沿着固定的方向传播，当半导体材料在一个特殊结构的衬底上选择性生长时，如果位错在传播方向上遇到阻挡介质层，位错就会停止传播，从而显著提升半导体材料的质量。
基于以上原理，本发明一种微纳加工衬底，如图1所示，一种微纳加工衬底，包括位于基底上的孔1和腔2，腔2位于孔1的顶部，且与孔1相通；孔1的底面为晶体生长面11；孔1的侧壁以及腔2的内表面均为介质层表面；所述腔2的顶面为平面，腔2的顶面面积与孔1的底面面积之比大于3：1，用于阻断位错的向上延伸，促使半导体材料的横向生长，最终形成大面积的半导体薄膜材料。腔2开有开口21，用于通入晶体生长的前驱体；所述晶体生长面含有一个由单晶构成的单晶面。
所述晶体生长面可以由一种单晶构成，即整个晶体生长面都是由一种单晶构成，也可以包含一个单晶表面以及多个介质层表面。
为了保证衬底的使用寿命和方便度，衬底的外形可以制备成立方体或圆柱体结构等，如图2和3所述，立方体结构的衬底中包含孔1和腔2。孔1的底面为晶体生长面11，其余的面均为由氧化硅构成介质层表面，腔2开有开口21。
上述的孔1的底面为方形，在实际应用中，可以为圆形、三角形或任意多边形。底面的尺寸会影响半导体材料在外延初期的缺陷密度，通常情况下，单晶表面越小越好，本发明中所述孔1的底面的外接圆的直径（如图4所示）小于100μm，优选为小于1μm，进一步优选为小于100nm。
上述孔1的底面不仅可以包含晶体生长面11，还可以含有一个或多个介质层表面12（如图5中，有两种介质层表面12）。外接圆则为晶体生长面11与介质层表面12的整体外界圆。
单晶表面的取向会影响半导体材料的质量，不同的晶体取向具有不同的热膨胀系数和和对称性，选取合适的晶面可以提高与所生长的半导体材料的匹配度，从而提升晶体质量，以Si上外延GaN为例，最适合的Si晶面为Si（111）。
在实际应用中，所述孔1的底面、腔2的顶面以及孔1与腔2的连接面相互平行，所述孔1的侧壁和腔的侧壁与孔1的底面垂直。但本发明不限于此，如图6、图7所示的衬底结构也属于本发明保护的范畴。
上述衬底，孔的深宽比定义分为两种情况：(a)侧壁互相平行，如图9、10、11所示，深宽比为h：d；(b)侧壁互相不平行，或者侧壁的高度不同，如图12、13所示，则深度取其中较大的一个，即h1：d。
采用上述衬底上可制备低缺陷密度的半导体材料，生长方法为选择性生长，包括MOCVD、HVPE、MBE等。生长的材料包括Si、SiGe、Ge、GaN、GaAs、InP、AlN、AlGaN、AlGaAs等半导体材料。生长采用的晶体生长面、介质层表面以及生长的材料如表1所示。
生长的材料 晶体生长面 介质层表面 特殊工艺
Si Si（111） SiO2或SiN
SiGe Si（111） SiO2或SiN
Ge Si（111） SiO2或SiN
GaN Si（111） SiO2或SiN 无buffer layer直接生长
GaAs Si（111） SiO2或SiN
InP Si（111） SiO2或SiN
AlN Si（111） SiO2或SiN 无buffer layer直接生长
AlGaN Si（111） SiO2或SiN 无buffer layer直接生长
AlGaAs Si（111） SiO2或SiN
实施例1:
将如图2和3所示的衬底（晶体生长面为Si，晶面（111）面，介质层表面为SiO2），置于MOCVD设备中，利用选择性生长工艺生长半导体材料。上述MOCVD温度为970-1050摄氏度，压力为30-400托，所用前驱体为：氨气1340-312500微摩尔/分钟，TMGa134-3100微摩尔/分钟。可用于生长高质量GaN。
实施例2:
将如图6所示的衬底（晶体生长面为Si，晶面（111）面，介质层表面为SiN），置于MOCVD设备中，利用选择性生长工艺生长半导体材料。上述MOCVD温度为970-1050摄氏度，压力为30-400托，所用前驱体为：氨气1340-312500微摩尔/分钟，TMGa134-3100微摩尔/分钟。可用于生长高质量GaN。
实施例3:
将如图7所示的衬底（晶体生长面为Si，晶面（111）面，介质层表面为SiO2），置于MOCVD设备中，利用选择性生长工艺生长半导体材料。上述MOCVD温度为970-1050摄氏度，压力为30-400托，所用前驱体为：氨气1340-312500微摩尔/分钟，TMGa134-3100微摩尔/分钟。可用于生长高质量GaN。
实施例4:
将如图8所示的衬底（晶体生长面为Si，晶面（111）面，介质层表面为SiN），置于MOCVD设备中，利用选择性生长工艺生长半导体材料。上述MOCVD温度为970-1050摄氏度，压力为30-400托，所用前驱体为：氨气1340-312500微摩尔/分钟，TMGa134-3100微摩尔/分钟。可用于生长高质量GaN。
以下结合实施例和说明书附图进一步说明本发明。实施例内容的目的在于进一步阐明本发明的思路并提供一种可行的实现方法，其并不对本发明进行限定，本领域内的技术人员以本发明中的实施例为根据做的结构、方法、或功能上的调整均在本发明的保护范围内。

Claims (10)

1.一种半导体衬底，其特征在于，所述衬底包括孔（1）和腔（2），腔（2）位于孔（1）的顶部，且与孔（1）相通；孔（1）的底面为晶体生长面（11），侧壁为介质层表面；所述腔（2）的内表面均为介质层表面；所述腔（2）的顶面为平面，腔（2）的顶面面积与孔（1）的底面面积之比大于3：1，腔（2）开有开口（21）；所述晶体生长面含有一个由单晶构成的单晶面。
2.根据权利要求1所述的衬底，其特征在于，所述孔的深宽比大于1:1；所述孔（1）的底面的外接圆的直径小于100μm，优选为小于1μm，进一步优选为小于100nm。
3.根据权利要求1所述的衬底，其特征在于，所述孔（1）的底面、腔（2）的顶面以及孔（1）与腔（2）的连接面相互平行，所述孔（1）的侧壁和腔（2）的侧壁与孔（1）的底面垂直。
4.根据权利要求1所述的衬底，其特征在于，所述孔（1）的底面还可以含有一个或多个介质层表面（12）。
5.根据权利要求1所述的衬底，其特征在于，所述单晶选自Si、SiGe、Ge、GaN、GaAs、InP、InN、AlGaAs、AlGaN、InPGaN等。
6.根据权利要求1、3或4所述的衬底，其特征在于，所述介质层表面（12）由SiO2或SiN中的一种或多种构成。
7.一种选择性生长半导体的方法，其特征在于，该方法采用权利要求1所述的衬底，通过MOCVD、MBE或HVPE实现选择性生长。
8.根据权利要求7所述的方法，其特征在于，所述选择性生长过程中使用前驱体，所述前躯体为TMGa、TEGa、NH3、AsH3、PH3、SiH4、GeH4、SiH2Cl2、TMAl或TBAs。
9.根据权利要求7所述的方法，其特征在于，所述选择性生长采用刻蚀气体，所述刻蚀气体为Cl2或HCl。
10.根据权利要求7所述的方法，其特征在于，所述选择性生长方法所生长的半导体材料为Si、SiGe、Ge、GaN、GaAs、InP、InN、AlGaAs、AlGaN或InPGaN。
CN201510454436.2A 2015-07-29 2015-07-29 半导体衬底及选择性生长半导体的方法 Pending CN105140267A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510454436.2A CN105140267A (zh) 2015-07-29 2015-07-29 半导体衬底及选择性生长半导体的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510454436.2A CN105140267A (zh) 2015-07-29 2015-07-29 半导体衬底及选择性生长半导体的方法

Publications (1)

Publication Number Publication Date
CN105140267A true CN105140267A (zh) 2015-12-09

Family

ID=54725557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510454436.2A Pending CN105140267A (zh) 2015-07-29 2015-07-29 半导体衬底及选择性生长半导体的方法

Country Status (1)

Country Link
CN (1) CN105140267A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4948456A (en) * 1989-06-09 1990-08-14 Delco Electronics Corporation Confined lateral selective epitaxial growth
US5360754A (en) * 1992-04-02 1994-11-01 Thomson-Csf Method for the making heteroepitaxial thin layers and electronic devices
CN101944538A (zh) * 2009-07-01 2011-01-12 国际商业机器公司 半导体结构及其制造方法
CN104247004A (zh) * 2012-03-12 2014-12-24 阿尔塔科技半导体公司 半导体晶片的制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4948456A (en) * 1989-06-09 1990-08-14 Delco Electronics Corporation Confined lateral selective epitaxial growth
US5360754A (en) * 1992-04-02 1994-11-01 Thomson-Csf Method for the making heteroepitaxial thin layers and electronic devices
CN101944538A (zh) * 2009-07-01 2011-01-12 国际商业机器公司 半导体结构及其制造方法
CN104247004A (zh) * 2012-03-12 2014-12-24 阿尔塔科技半导体公司 半导体晶片的制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
WEI ZHANG,ETAL: "dislocation reduction through nucleation and growth selectivity of metal-organic chemical vapor deposition GaN", 《JOURNAL OF APOLIED PHYSICS》 *

Similar Documents

Publication Publication Date Title
US7368763B2 (en) Semiconductor device and manufacturing method thereof
US7915698B2 (en) Nitride semiconductor substrate having a base substrate with parallel trenches
US20020022287A1 (en) Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts, and gallium nitride semiconductor structures fabricated thereby
CN100592470C (zh) 硅基氮化物单晶薄膜的外延生长方法
JP6704387B2 (ja) 窒化物半導体成長用基板及びその製造方法、並びに半導体デバイス及びその製造方法
CN103415915A (zh) 使用氨预流在硅基材上使氮化铝形核的方法
JP2012503340A (ja) エピタキシャル層の成長によるデバイス形成
CN102851734B (zh) 半导体外延结构及其生长方法
KR102071034B1 (ko) 질화물 기판 제조 방법
JP5979547B2 (ja) エピタキシャルウェハ及びその製造方法
JP2013207257A (ja) Ｇａを含むＩＩＩ族窒化物半導体の製造方法
CN103137434B (zh) 硅基GaN薄膜的制造方法
JP2005244202A (ja) Ｉｉｉ族窒化物半導体積層物
TWI725418B (zh) 磊晶於異質基板之結構及其製備方法
JP2008141005A (ja) 半導体基板、半導体装置およびその製造方法
JP2003282551A (ja) 単結晶サファイア基板とその製造方法
CN103855264A (zh) 单晶氮化镓基板及其制造方法
CN106887487B (zh) 一种半导体发光器件及其制备方法
CN105140267A (zh) 半导体衬底及选择性生长半导体的方法
CN106910807A (zh) 一种用于生长外延片的复合衬底及其制备方法
JP2013151388A (ja) 窒化物半導体基板の製造方法
KR100454907B1 (ko) 질화물 반도체 기판 및 그의 제조 방법
CN111628061A (zh) 一种氮化镓外延芯片及其制备方法
CN105140103A (zh) 一种半导体衬底及选择性生长半导体材料的方法
KR20040036381A (ko) 질화갈륨 기판 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20151209

RJ01 Rejection of invention patent application after publication