FR2754391A1 - Structure de contact a facteur de forme eleve pour circuits integres - Google Patents
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Abstract
L'invention concerne un circuit intégré comprenant au moins une partie d'une première couche horizontale conductrice ou semi-conductrice (6, 9) recouverte d'une première couche électriquement isolante (12), un premier élément conducteur (46) étant prévu verticalement à travers la première couche électriquement isolante en contact électrique avec ladite première couche horizontale. Le premier élément conducteur comprend une partie inférieure sensiblement cylindrique et une partie supérieure à tête élargie, la surface supérieure (44) de la partie supérieure étant sensiblement coplanaire avec la surface supérieure (48) de la première couche électriquement isolante.
Description
STRUCTURE DE CONTACT À FACTEUR DE FORME ELEVE
POUR CIRCUITS INTèGRES
La présente invention concerne des motifs d'interconnexion formés dans des circuits à haute intégration. Plus particulièrement, elle concerne des procédés et des structures pour former de tels motifs d'interconnexion dans des plans parallèles.
POUR CIRCUITS INTèGRES
La présente invention concerne des motifs d'interconnexion formés dans des circuits à haute intégration. Plus particulièrement, elle concerne des procédés et des structures pour former de tels motifs d'interconnexion dans des plans parallèles.
Dans le domaine de la fabrication des circuits intégrés, on tente en permanence de créer des structures de circuits de plus en plus petites et de plus en plus denses. Dans de telles structures denses, il est essentiel de prévoir des niveaux d'interconnexion multiples. Il est de pratique courante de former une succession de plans parallèles de matériau conducteur et de réaliser des connexions entre ces plans parallèles par des vias.
Les circuits intégrés sont souvent commandés à de très hautes vitesses d'horloge. Des vitesses de l'ordre de la dizaine à la centaine de mégahertz sont courantes. La vitesse de fonctionnement maximale que l'on peut obtenir pour un circuit particulier est en grande partie limitée par les capacités parasites de la structure.
Pour réduire la capacité parasite entre des niveaux multiples d'interconnexion, il faut que les plans parallèles de matériau conducteur soient suffisamment espacés. Ceci signifie que des couches épaisses de matériau isolant doivent être utili sées entre les plans parallèles de matériau conducteur et que les vias doivent être profonds.
De plus la recherche d'une densité croissante des circuits impose que de tels vias aient un diamètre (ou une largeur) aussi petit que possible. Les structures de vias doivent donc présenter un facteur de forme (rapport hauteur/diamètre ou hauteur/largeur) très élevé. Le facteur de forme maximum que l'on peut obtenir dépend des performances des machines de gravure utilisées pour graver les trous de contact et des procédés pour remplir ensuite ces trous de contact par un matériau conducteur.
Ces trous de contact peuvent couramment être obtenus avec un facteur de forme de 4 à 5.
Le diamètre minimum que l'on peut atteindre pour des vias dépend beaucoup du facteur de forme maximum plutôt que de la valeur absolue du diamètre du via. Ainsi, il est possible de réaliser un via de plus petit diamètre dans une couche diélectrique plus mince que dans une couche plus épaisse. La détermination du facteur de forme d'un trou de contact doit également tenir compte de l'épaisseur de toute couche de masquage photosensible utilisée pour définir les emplacements dans lesquels les trous de contact doivent être gravés. Dans certains cas, l'épaisseur de la couche de masquage doit être similaire à l'épaisseur de la couche diélectrique sous-jacente. Ainsi, si le rapport maximum hauteur/diamètre de la gravure du trou de contact est de 5, le facteur de forme final du contact dans le diélectrique sera plus proche de 2,5.
Quand les contacts ont un facteur de forme maximum, les objectifs associés de réduction de la capacité parasite par augmentation de l'épaisseur de la couche diélectrique et d'augmentation de la densité du circuit par réduction du diamètre des contacts sont incompatibles.
Des contacts ayant un facteur de forme élevé peuvent être obtenus en utilisant un procédé en deux étapes. Une première couche diélectrique est gravée pour y former des trous de contact et est ensuite remplie de matériau conducteur selon un processus approprié pour former une première couche de contacts. Une deuxième couche diélectrique est alors formée sur la première couche diélectrique et la première couche de contacts. Cette deuxième couche diélectrique est gravée selon le même motif que la première couche diélectrique. Un second ensemble de trous de contact est formé et rempli de matériau conducteur selon un procédé approprié pour former une seconde couche de contacts.
L'effet d'ensemble de ce procédé en deux étapes est de doubler le facteur de forme effectif maximum. Ceci permet alors un doublement de l'écart entre des plans parallèles successifs de matériau conducteur, réduisant ainsi la capacité parasite ou divisant par 2 le diamètre minimum des contacts. Des compromis peuvent bien sûr être utilisés pour augmenter 1espacement entre les plans parallèles successifs et réduire le diamètre minimum des contacts.
Les figures 1 à 3 représentent des variantes de cette technique de l'art antérieur pour souligner leurs inconvénients respectifs.
La figure 1 représente une structure 2 de l'art antérieur telle que décrite ci-dessus. Un substrat 4 contient des circuits 6 tels qu'un transistor MOS 8. Une ligne de silicium polycristallin 9 est représentée sur une région d'isolement de champ 10. Des espaceurs 11 peuvent être prévus ou non, au voisinage de la ligne de silicium polycristallin et de la grille du transistor 8. Une première couche diélectrique 12 est représentée et comprend des premiers contacts 13. Au-dessus de la première couche diélectrique est formée une deuxième couche diélectrique 16 contenant des seconds contacts 18. Chaque second contact est sensiblement aligné avec un premier contact correspondant. Une première couche de métallisation est alors formée sur toute la surface supérieure résultante et est gravée par photolithographie pour former des conducteurs d'interconnexion 20 s'étendant dans le plan du dessin et des conducteurs d'interconnexion 21 s'étendant perpendiculairement au plan du dessin. Dans chaque couche de contacts 13, 18, la séparation entre des contacts adjacents est déterminée par les règles de dessins définies pour un processus particulier. La règle de dessin de séparation minimum entre contacts peut être déterminée par la résolution possible de l'appareil de photolithographie ou par l'efficacité de l'appareil de gravure utilisé. Les séparations minimales sont habituellement exprimées en terme de pas : la distance entre deux caractéristiques correspondantes sur des contacts adjacents avec une séparation minimale. En figure 1, les pas minimaux pour la règle de dessin sont représentés pour la première couche de contacts (dl) et la deuxième couche de contacts (d2).
Lors de deux étapes de photolithographie successives, il est pratiquement impossible d'aligner à la perfection les masques successifs. Pour cette raison, les seconds contacts 18, présentent un léger défaut d'alignement par rapport aux premiers contacts 13. Dans la figure, les seconds contacts 18 sont légèrement décalés vers la droite. Quand la deuxième couche diélectrique 16 est gravée, toute portion de la première couche diélectrique 12 exposée par suite du défaut d'alignement des deux couches de contact 13, 18 est également gravée. Quand les seconds contacts 18 sont formés, des ouvertures 23 se forment dans la première couche diélectrique 12. Si la gravure de la deuxième couche 16 continue suffisamment longtemps, les ouvertures 23 peuvent atteindre le circuit sous-jacent 6, 8, 9. Ceci peut provoquer des lacunes, étant donné que le matériau conducteur est peu susceptible de remplir complètement les ouvertures 23 ainsi formées. En outre, les règles de dessin peuvent être violées en ce que l'écart minimum d3 entre contacts adjacents est inférieur à ce qui est permis.
La figure 2 représente une structure de l'art antérieur qui résout ces problèmes. Une couche de métallisation intermédiaire est déposée sur la première couche de contacts 13 et gravée pour laisser en place seulement de petits plots 30 recouvrant chacun des premiers contacts 13. Ces plots 30 sont plus larges que les premiers contacts 13, leur dimension étant suffisante pour que tout défaut d'alignement des seconds contacts 18 n'entraîne pas que la gravure des seconds contacts attaque la première couche diélectrique 12. Les inconvénients de cette structure sont que, pour former les plots 30, on introduit une séquence supplémentaire de dépôt de métal, de photolithographie et de gravure. La séparation minimum entre contacts adjacents peut maintenant être définie par la séparation minimum possible d4 des plots adjacents 30. En raison de la formation des plots 30, la deuxième couche diélectrique 16 sera déposée avec une surface supérieure inégale. Une étape de planarisation - un polissage ou un dépôt et une regravure d'une couche sacrificielle sera nécessaire, ce qui ajoute des étapes au processus de fabrication et augmente sa durée et son coût.
La figure 3 représente une structure qui tente d'éviter les inconvénients de la structure de la figure 2. Une couche d'arrêt de gravure 34, gravable sélectivement par rapport au matériau de la deuxième couche diélectrique 16 est formée sur la première couche diélectrique 12 avant la gravure des premiers trous de contact 13. Quand la deuxième couche diélectrique 16 est gravée pour former la deuxième couche de contact 18, tout défaut d'alignement entre les première et deuxième couches de contacts n'amènera pas la première couche diélectrique 12 à être gravée étant donné que la gravure s'arrêtera sur la couche d'arrêt de gravure 34. Cette structure présente les inconvénients d'ajouter un dépôt d'une couche supplémentaire 34 et tout défaut d'alignement entre des premier et second contacts correspondants 18, 13 entraînera qu'il existera une surface réduite et donc une résistance accrue au niveau de l'interface 36 entre ces contacts.
Egalement, on risque d'augmenter en ce point la densité de courant et le phénomène d'électromigration.
En raison de ce qui précède, un objet de la présente invention est de prévoir des contacts empilés de plus faible diamètre à travers des couches diélectriques épaisses sans risque de pénétrer une couche diélectrique inférieure pendant la gravure d'une couche diélectrique ultérieure.
Un autre objet de la présente invention est de prévoir un procédé de formation de contacts empilés qui ne nécessite pas l'addition de couches dans le dispositif semiconducteur.
Un autre objet de la présente invention est de prévoir un procédé de formation de contacts empilés qui ne nécessite pas d'étapes photolithographiques supplémentaires.
Ainsi, la présente invention prévoit un circuit intégré comprenant au moins une partie d'une première couche horizontale conductrice ou semiconductrice recouverte d'une première couche électriquement isolante, un premier élément conducteur étant prévu verticalement à travers la première couche électriquement isolante en contact électrique avec ladite première couche horizontale, dans lequel le premier élément conducteur comprend une partie inférieure sensiblement cylindrique et une partie supérieure à tête élargie, la surface supérieure de la partie supérieure étant sensiblement coplanaire avec la surface supérieure de la première couche électriquement isolante.
Selon un mode de réalisation de la présente invention, le circuit intégré comprend en outre une partie d'une seconde couche conductrice horizontale en contact électrique avec la surface supérieure de la partie supérieure du premier élément conducteur.
Selon un mode de réalisation de la présente invention, le circuit intégré comprend en outre une seconde couche électriquement isolante déposée sur la surface supérieure de la partie supérieure du premier élément conducteur et la surface supérieure de la première couche électriquement isolante, un second élément conducteur étant prévu à travers la seconde couche électriquement isolante, et une extrémité inférieure du second élément conducteur est en contact électrique sur toute sa section avec la surface supérieure de la partie supérieure du premier élément conducteur.
Selon un mode de réalisation de la présente invention, le second élément conducteur comprend une partie inférieure sensiblement cylindrique et une partie supérieure à tête élargie, la surface supérieure de la partie supérieure du second élément conducteur étant sensiblement coplanaire à la surface supérieure de la seconde couche électriquement isolante.
La présente invention prévoit aussi un procédé de fabrication de structures de contact dans un circuit intégré comprenant les étapes suivantes
a) prévoir au moins une partie d'une première couche horizontale conductrice ou semiconductrice
b) prévoir une première couche électriquement isolante sur ladite première couche horizontale
c) prévoir un trou de contact à travers la première couche électriquement isolante pour exposer ladite partie de première couche horizontale à un emplacement choisi pour la formation d'une structure de contact ; et
d) remplir le trou de contact d'un matériau conducteur pour fournir un premier élément conducteur en contact électrique avec la partie de ladite première couche horizontale et ayant une surface supérieure sensiblement coplanaire avec la surface supérieure de la première couche électriquement isolante dans lequel l'étape c) comprend les étapes suivantes
- graver de façon isotrope la première couche électriquement isolante pour former une excavation d'un premier diamètre pénétrant seulement dans une partie supérieure de la première couche électriquement isolante ; et
- graver de façon anisotrope, de façon concentrique à l'excavation, un trou sensiblement vertical d'un second diamètre à travers la première couche électriquement isolante pour exposer une partie de ladite première couche horizontale, le second diamètre étant inférieur au premier diamètre.
a) prévoir au moins une partie d'une première couche horizontale conductrice ou semiconductrice
b) prévoir une première couche électriquement isolante sur ladite première couche horizontale
c) prévoir un trou de contact à travers la première couche électriquement isolante pour exposer ladite partie de première couche horizontale à un emplacement choisi pour la formation d'une structure de contact ; et
d) remplir le trou de contact d'un matériau conducteur pour fournir un premier élément conducteur en contact électrique avec la partie de ladite première couche horizontale et ayant une surface supérieure sensiblement coplanaire avec la surface supérieure de la première couche électriquement isolante dans lequel l'étape c) comprend les étapes suivantes
- graver de façon isotrope la première couche électriquement isolante pour former une excavation d'un premier diamètre pénétrant seulement dans une partie supérieure de la première couche électriquement isolante ; et
- graver de façon anisotrope, de façon concentrique à l'excavation, un trou sensiblement vertical d'un second diamètre à travers la première couche électriquement isolante pour exposer une partie de ladite première couche horizontale, le second diamètre étant inférieur au premier diamètre.
Selon un mode de réalisation de la présente invention, l'étape c) comprend en outre les étapes suivantes
- appliquer un matériau photosensible sur la surface supérieure de la première couche électriquement isolante
- définir par photolithographie au moins une ouverture dans le matériau photosensible exposant une partie de la première couche électriquement isolante à un emplacement où le trou de contact doit être formé
- maintenir le matériau photosensible avec son ouverture après l'étape de gravure isotrope pour l'utiliser pour définir un trou sensiblement vertical pendant l'étape de gravure anisotrope ; et
enlever le matériau photosensible.
- appliquer un matériau photosensible sur la surface supérieure de la première couche électriquement isolante
- définir par photolithographie au moins une ouverture dans le matériau photosensible exposant une partie de la première couche électriquement isolante à un emplacement où le trou de contact doit être formé
- maintenir le matériau photosensible avec son ouverture après l'étape de gravure isotrope pour l'utiliser pour définir un trou sensiblement vertical pendant l'étape de gravure anisotrope ; et
enlever le matériau photosensible.
Selon un mode de réalisation de la présente invention, l'étape d) comprend les étapes suivantes
- remplir le trou de contact incluant l'excavation et recouvrir la surface supérieure adjacente de la première couche électriquement isolante d'un matériau électriquement conducteur sur une épaisseur suffisante pour assurer que l'excavation est remplie au moins jusqu'au niveau de la surface supérieure de la première couche électriquement isolante ; et
- appliquer une étape de polissage pour enlever le matériau conducteur au-dessus du niveau de la surface supérieure adjacente de la première couche électriquement isolante, de sorte que les surfaces supérieures des premiers éléments conducteurs soient sensiblement coplanaires à la surface supérieure adjacente de la première couche électriquement isolante.
- remplir le trou de contact incluant l'excavation et recouvrir la surface supérieure adjacente de la première couche électriquement isolante d'un matériau électriquement conducteur sur une épaisseur suffisante pour assurer que l'excavation est remplie au moins jusqu'au niveau de la surface supérieure de la première couche électriquement isolante ; et
- appliquer une étape de polissage pour enlever le matériau conducteur au-dessus du niveau de la surface supérieure adjacente de la première couche électriquement isolante, de sorte que les surfaces supérieures des premiers éléments conducteurs soient sensiblement coplanaires à la surface supérieure adjacente de la première couche électriquement isolante.
Selon un mode de réalisation de la présente invention, le procédé comprend en outre les étapes suivantes
e) appliquer une seconde couche électriquement isolante sur les surfaces supérieures du premier élément conducteur et de la première couche électriquement isolante
g) graver de façon anisotrope un trou sensiblement vertical d'un troisième diamètre à travers la seconde couche électriquement isolante pour exposer une partie de la surface supérieure du premier élément conducteur ; et
h) remplir le trou sensiblement vertical à travers la seconde couche électriquement isolante d'un matériau conducteur pour former un second élément conducteur dans celui-ci.
e) appliquer une seconde couche électriquement isolante sur les surfaces supérieures du premier élément conducteur et de la première couche électriquement isolante
g) graver de façon anisotrope un trou sensiblement vertical d'un troisième diamètre à travers la seconde couche électriquement isolante pour exposer une partie de la surface supérieure du premier élément conducteur ; et
h) remplir le trou sensiblement vertical à travers la seconde couche électriquement isolante d'un matériau conducteur pour former un second élément conducteur dans celui-ci.
Selon un mode de réalisation de la présente invention, le procédé comprend en outre, entre les étapes e) et g), une étape f) consistant à graver de façon isotrope la seconde couche électriquement isolante pour former une excavation d'un quatrième diamètre pénétrant seulement sur la partie supérieure de la seconde couche électriquement isolante, le quatrième diamètre étant supérieur au troisième diamètre.
Selon un mode de réalisation de la présente invention, le procédé comprend en outre l'étape consistant à prévoir une partie d'une seconde couche horizontale électriquement conductrice en contact électrique avec une surface supérieure du second élément conducteur.
Un mode de réalisation de la présente invention va maintenant être décrit à titre d'exemple en faisant référence aux dessins joints parmi lesquels
la figure 1, déjà décrite, représente une structure à contacts empilés selon l'art antérieur
la figure 2, déjà décrite, représente une structure à contacts empilés selon l'art antérieur
la figure 3, déjà décrite, représente une structure à contacts empilés selon l'art antérieur
les figures 4A à 4H représentent des étapes à fabrication d'une partie d'un circuit intégré contenant une structure de contact selon la présente invention, entre une première couche de métallisation et un substrat semiconducteur ; et
les figures 5 à 8 représentent des parties de circuit intégré incorporant des structures à contacts empilés selon divers modes de mise en oeuvre de la présente invention.
la figure 1, déjà décrite, représente une structure à contacts empilés selon l'art antérieur
la figure 2, déjà décrite, représente une structure à contacts empilés selon l'art antérieur
la figure 3, déjà décrite, représente une structure à contacts empilés selon l'art antérieur
les figures 4A à 4H représentent des étapes à fabrication d'une partie d'un circuit intégré contenant une structure de contact selon la présente invention, entre une première couche de métallisation et un substrat semiconducteur ; et
les figures 5 à 8 représentent des parties de circuit intégré incorporant des structures à contacts empilés selon divers modes de mise en oeuvre de la présente invention.
Dans les figures, comme cela est classique dans le domaine de la représentation des circuits intégrés, les dimensions verticales de certaines caractéristiques sont exagérées par souci de clarté.
La figure 4A représente une étape préliminaire de fabrication d'une structure à contacts empilés selon la présente invention. Les caractéristiques communes avec celles des figures antérieures portent les mêmes références.
Il est formé un transistor 8 et une ligne de silicium polycristallin 9 au-dessus d'une couche d'isolement de champ 10.
La couche d'isolement de champ 10 peut être un oxyde LOCOS ou un oxyde dans une tranchée enterrée dans un substrat 4. Des espaceurs 11 peuvent être prévus ou non au voisinage de la ligne de silicium polycristallin 9 et de la grille du transistor 8. Une première couche diélectrique 12 a été déposée sur la surface de la structure à une épaisseur environ moitié de l'épaisseur finale requise du diélectrique sous le premier niveau de conducteurs d'interconnexion. La première couche diélectrique 12 peut être constituée d'un verre à base d'oxyde de silicium tel que TEOS,
BPSG, PSG ou autre, déposé sur une épaisseur de 800 à 1500 nm et planarisé par des techniques convenables, telles qu'un polissage mécano-chimique ou le dépôt et l'enlèvement d'une couche sacrificielle.
BPSG, PSG ou autre, déposé sur une épaisseur de 800 à 1500 nm et planarisé par des techniques convenables, telles qu'un polissage mécano-chimique ou le dépôt et l'enlèvement d'une couche sacrificielle.
La figure 4B représente la structure après qu'elle a été soumise à une gravure "d'élargissement de têtes de contacts" selon un aspect de l'invention. Une étape photolithographique définit un masque de matériau photosensible comprenant des ouvertures 39 correspondant à la position de chaque trou de contact requis.
Une gravure isotrope est d'abord effectuée à travers les ouvertures 39. Si la couche diélectrique est constituée d'un matériau vitreux à base de silicium, la gravure isotrope peut être réalisée sous plasma en présence de fluor, par exemple en utilisant un plasma de NF3 dans un réacteur de type haute pression. Dans un tel réacteur, le plasma et la structure à graver sont maintenus au même potentiel électrique. Le plasma attaque la couche diélectrique 12 par voie chimique de façon isotrope pour former une excavation 40, sous-gravant les parties du matériau photosensible entourant l'ouverture 39. Cette gravure à tête de contact élargie se continue pendant une durée prédéterminée propre à graver des excavations 40 de dimensions requises.
La dimension et le facteur de forme des excavations 40 produites peuvent être fixés en faisant varier le type et la pression du plasma utilisé. Une telle commande modifie les vitesses de gravure horizontale et verticale. Des excavations 40 peuvent s'étendre au-delà du diamètre des ouvertures 39 d'environ 0,15 à 0,3 ym, par exemple. L'augmentation de diamètre est égale à 2r où r est l'augmentation de rayon de l'excavation 40 par rapport à l'ouverture 39.
Comme le représente la figure 4C, après achèvement de l'attaque isotrope, une attaque anisotrope est effectuée à travers les mêmes ouvertures 39 du masque 38 de matériau photosensible que celles utilisées pour la gravure isotrope pour exposer les composants sous-jacents requis 9, 8.
Un trou de contact à parois parallèles 42 est gravé, de façon concentrique à l'excavation 40 sur toute l'épaisseur restante de la première couche diélectrique 12. Ceci peut être réalisé par toute gravure de contact anisotrope appropriée. Si la couche diélectrique est constituée d'un matériau vitreux à base d'oxyde de silicium, l'attaque anisotrope peut être réalisée par gravure plasma dans un mélange à base de fluor. On peut, par exemple, utiliser un plasma de CF4 ou de CHF3 dans un réacteur "diode" dans lequel une haute tension à haute fréquence est appliquée entre la structure en cours de gravure et le plasma. La gravure est essentiellement due au bombardement physique de la structure par des ions du plasma. Cette gravure est très directionnelle. D'autres types de réacteurs et d'autres procédés de gravure anisotrope peuvent bien sûr être utilisés.
La figure 4D représente la structure après que les trous de contacts 40, 42 ont été remplis d'un matériau conducteur. Ceci peut être réalisé par tout procédé connu approprié, selon les matériaux utilisés pour former les contacts. Une couche de tungstène peut être uniformément déposée sur toutes les surfaces exposées, à l'intérieur des trous de contact 42, 40 et sur la surface de la couche diélectrique 12, puis regravée pour laisser du matériau conducteur seulement dans les trous de contact ; un dépôt sélectif de tungstène ou d'un autre métal peut être réalisé sur les surfaces de silicium exposées 9, 6 au fond des trous de contact 42, le tungstène ou autre métal étant alors déposé seulement dans les trous de contact ; de l'aluminium liquide peut être amené à s'écouler dans les trous de contact avec ou sans dépôt préalable d'une couche d'adhérence en titane ou en nitrure de titane. Une couche de silicium polycristallin peut également être déposée en phase vapeur pour remplir les contacts. De nombreux autres procédés connus de formation de contact peuvent être adoptés.
En tout cas, le matériau conducteur peut être déposé sur une épaisseur suffisante pour assurer que les excavations 40 sont complètement remplies au moins jusqu'au niveau de la surface supérieure 48 de la première couche diélectrique 12. Une étape de polissage mécano-chimique ou mécanique est alors mise en oeuvre sur la surface résultante pour enlever le matériau conducteur de la surface 48 et pour produire des contacts 46 à têtes élargies remplissant les excavations, dont les surfaces supérieures 44 sont sensiblement coplanaires à la surface supérieure 48 de la couche diélectrique 12.
La figure 4E représente la structure à une étape ultérieure du procédé de fabrication. Une deuxième couche diélectrique 16 a été déposée sur les surfaces supérieures 48, 44 de la première couche diélectrique 12 et des contacts 46. L'épaisseur totale des deux couches diélectriques 16, 12 est l'épaisseur totale de diélectrique requise sous la première couche de conducteurs d'interconnexion à former ultérieurement.
Comme le représente la figure 4F, une gravure anisotrope classique est utilisée pour ouvrir des seconds trous de contact 49 dans la couche diélectrique 16. Tout procédé de gravure approprié peut être utilisé, pourvu qu'il soit sélectif par rapport au matériau des contacts 46. Par exemple, si les contacts 46 sont en tungstène et que la deuxième couche diélectrique 16 est en un matériau vitreux à base d'oxyde de silicium, la gravure utilisée peut être à base de fluor, réalisée dans un réacteur diode, comme cela a été décrit en relation avec la figure 4C, ou être toute autre gravure anisotrope appropriée.
La figure 4G représente la structure à une étape ultérieure du procédé. Les seconds trous de contact 49 ont été remplis d'un matériau conducteur pour former des seconds contacts 18. Comme cela a été décrit pour les premiers contacts, cette opération peut être réalisée par l'un quelconque de plusieurs procédés possibles connus, selon le matériau utilisé pour les seconds contacts 18. Une couche de tungstène peut être uniformément déposée sur toutes les surfaces exposées, à l'intérieur des trous de contact 49 et sur la surface de la couche diélectrique 16, puis regravée pour laisser du matériau conducteur 18 seule ment dans les trous de contact ; un dépôt sélectif de tungstène ou d'un autre métal peut être réalisé sur la surface exposée 44 au fond des trous de contact, le tungstène ou autre métal étant alors déposé seulement dans les trous de contact ; de l'aluminium liquide peut être amené à s'écouler dans les trous de contact avec ou sans dépôt préalable d'une couche d'adhérence en titane ou en nitrure de titane. Une couche de silicium polycristallin peut également être déposée en phase vapeur pour remplir les contacts. De nombreux autres procédés connus de formation de contact peuvent être adoptés.
Les seconds contacts 18 sont en contact électrique avec les premiers contacts correspondants 46 sur toute la section des seconds contacts. Dans l'exemple illustré en figure 4G, les seconds contacts 18 sont parfaitement alignés avec les premiers contacts correspondants 46.
Etant donné que les premiers contacts 46 ont des têtes élargies, on peut tolérer un certain défaut d'alignement des seconds contacts 18 par rapport aux premiers contacts. Le défaut d'alignement permis est égal à la différence de rayon r entre le second contact 18 et la surface 44 de la tête élargie du premier contact 46.
La figure 4H représente une structure comparable à celle de la figure 4G mais avec un défaut d'alignement maximum permis r entre les premiers contacts 46 et les seconds contacts 18. Ce défaut d'alignement est notablement plus grand que ce qui serait permis dans un procédé dans lequel on n'aurait pas prévu de têtes élargies des premiers contacts. Les seconds contacts 18 sont en contact électrique avec les premiers contacts correspondants 46 sur toute la section des seconds contacts.
En déterminant convenablement la durée de gravure, la composition chimique et les conditions de la gravure anisotrope appliquées pour former l'excavation 40 de la figure 4B, la dimension r peut être fixée à une valeur suffisante pour tenir compte de la variation maximum de défaut d'alignement de masques entre les première et seconde couches de contacts.
En créant des contacts "empilés" 18, 46 selon la présente invention, le facteur de forme effectif du contact d'ensemble peut être augmenté, environ d'un facteur 2. Cette amélioration du facteur de forme peut également signifier que les couches diélectriques 16, 12 se trouvant sous le premier niveau d'interconnexion 20, 21 peuvent être environ deux fois plus épaisses que le maximum possible dans les procédés n'utilisant pas de contacts empilés. Sinon, si l'épaisseur des couches diélectriques 16, 12 n'est pas augmentée, le diamètre des contacts 18, 46 formés peut être sensiblement divisé par deux. En ce cas, le diélectrique gravé à chaque étape de gravure est aminci. En conséquence, l'épaisseur du masque photosensible peut être réduite, ce qui a pour effet de rendre maximum le facteur de forme effectif, c'est-à-dire le facteur de forme du contact finalement formé dans le diélectrique.
La figure 5 représente une structure selon un autre mode de réalisation de l'invention. Au lieu de former un contact empilé dans deux couches diélectriques sous la première couche d'interconnexion, ici une couche de contacts empilés est formée entre deux couches d'interconnexion.
Une première couche diélectrique 12 est présente audessus du substrat 4 et des circuits 6, 8, 9 qui y sont formés.
Des contacts classiques à parois parallèles 13 ont été formés dans cette couche. Un premier niveau de conducteurs d'interconnexion 20, 21 a été formé sur la première couche diélectrique et les premiers contacts 13. Au dessus de la première couche de conducteurs d'interconnexion, une première couche diélectrique interniveau 50 a été formée. Ceci peut être réalisé par tout procédé approprié, par exemple par dépôt de dioxyde de silicium par réaction chimique de silane SiH4 avec de l'oxygène, ou par dépôt de TEOS ou autre matériau vitreux à base d'oxyde de silicium ou par dépôt de tout autre matériau diélectrique approprié, suivi d'un processus de planarisation, par exemple par polissage mécanique ou mécano-chimique, ou bien par dépôt et gravure d'une couche sacrificielle. Des premiers vias 52 à têtes élargies 54 sont alors formés dans la première couche diélectrique interniveau 50 par le procédé décrit en relation avec les premiers contacts 46 des figures 4B à 4D.
Une deuxième couche diélectrique interniveau 56 est alors déposée, à nouveau par tout procédé approprié. Des seconds vias 58 sont alors formés dans la deuxième couche diélectrique interniveau par tout procédé approprié. Une couche de tungstène peut être uniformément déposée sur toutes les surfaces exposées, à l'intérieur des trous de contact et sur la surface de la couche diélectrique 56, puis regravée pour laisser du matériau conducteur seulement dans les trous de contact ; un dépôt sélectif de tungstène ou d'un autre métal peut être réalisé sur les surfaces exposées des premiers vias 52-54, le tungstène ou autre métal étant alors déposé seulement dans les trous de
Cette structure est utile dans le cas où la capacité parasite entre les deux couches d'interconnexion 20, 21 ; 60, 62 est un paramètre important. Une tolérance d'alignement r est autorisée entre le premier via 52 et le second via 58.
La figure 6 représente une structure selon un autre mode de réalisation de l'invention. Ici, les structures des figures 4G et 5 sont combinées pour fournir une structure qui bénéficie des avantages de ces deux modes de réalisation. Une tolérance d'alignement r est autorisée entre les premiers contacts 46 et les seconds contacts 18 et entre le premier via 52 et le second via 58.
La figure 7 représente un autre mode de réalisation de l'invention. Ici, des seconds contacts 64 sont munis de têtes élargies 66. Ceci permet aux conducteurs d'interconnexion 68, 70 d'avoir une dimension réduite. Le conducteur 68 s'étend dans le plan du dessin tandis que le conducteur 70 s'étend perpendiculairement au plan du dessin. En prévoyant pour les conducteurs d'interconnexion 68, 70 une largeur W égale à seulement la dimension de la gravure de contact anisotrope principale (42 en figure 4C), mais une prévoyant une tête élargie 66 pour assurer que toute la largeur W du conducteur d'interconnexion 70 est en contact électrique avec le second contact 64, la largeur du conducteur peut être réduite et il n'est plus nécessaire de prévoir des élargissements localisés des conducteurs d'interconnexion au niveau des zones de contact.
Si aucun conducteur d'interconnexion 70 n'était nécessaire dans la structure du circuit intégré à fabriquer, un via dans une couche diélectrique interniveau pourrait être placé directement sur le second contact 66 sans qu'il soit besoin de prévoir un plot métallique dans la couche d'interconnexion.
La figure 8 représente un autre mode de réalisation de l'invention. Ici, seuls les avantages concernant la réduction de largeur des conducteurs d'interconnexion 68, 70 sont mis à profit. Une couche diélectrique unique 12 et une couche unique de contacts 46 sont formées, avant dépôt et définition de la première couche de conducteurs d'interconnexion 68, 70.
A titre d' exemple, un ensemble typique de règles de dessins pour les couches susmentionnées est
- diamètre du contact 13,46 : 0,4 ym (bien que ceci dépende du
facteur de forme de l'ouverture de contact),
- séparation minimum entre les contacts 13,46 : 0,5 ym,
- largeur minimum du conducteur d'interconnexion 21 du premier
plan : 0,6 ym,
- écart minimum entre des conducteurs d'interconnexion 20, 21 du
premier plan : 0,6 4m,
- recouvrement minimum des conducteurs sur un contact sous
jacent : 0,15 îjm,
- largeur minimum du conducteur d'interconnexion 70 du second
plan : 0,7 m,
- écart minimum entre conducteurs d'interconnexion 20, 21 dans
un second plan : 0,7 ,um, et
- recouvrement minimum des conducteurs du second plan sur un via
sous-jacent : 0,15 ,am.
- diamètre du contact 13,46 : 0,4 ym (bien que ceci dépende du
facteur de forme de l'ouverture de contact),
- séparation minimum entre les contacts 13,46 : 0,5 ym,
- largeur minimum du conducteur d'interconnexion 21 du premier
plan : 0,6 ym,
- écart minimum entre des conducteurs d'interconnexion 20, 21 du
premier plan : 0,6 4m,
- recouvrement minimum des conducteurs sur un contact sous
jacent : 0,15 îjm,
- largeur minimum du conducteur d'interconnexion 70 du second
plan : 0,7 m,
- écart minimum entre conducteurs d'interconnexion 20, 21 dans
un second plan : 0,7 ,um, et
- recouvrement minimum des conducteurs du second plan sur un via
sous-jacent : 0,15 ,am.
La tolérance maximale entre niveaux de masquage permise dans cette technologie est en conséquence de 0,15 ym, mise en évidence par la dimension donnée pour un recouvrement minimum entre un conducteur métallique et un contact. En conséquence, l'augmentation de valeur du rayon d'un contact ou via des têtes élargies selon l'invention doit être de 0,15 ,um. Ceci pourrait réduire l'écart entre contacts adjacents à leurs extrémités supérieures de 0,3 ,um. Ceci n'est pas un problème. Etant donné que la distance minimum entre lignes métalliques est au moins de 0,6 4m, avec un recouvrement d'au moins 0,15 m de chaque côté, ceci signifie que l'écart minimal entre contacts non-associés d'une même couche est en réalité de 0,9 m. La réduction de cette dimension à 0,6 m par les têtes élargies de l'invention n'implique aucun risque électrique puisque 1' écart minimum entre contacts de 0,5 ym est respecté. Bien que deux contacts espacés de façon minimale puissent être placés à 0,5 m l'un de l'autre, et que la dimension soit réduite à 0,2 ,um par les têtes élargies selon l'invention, toute paire de contacts très proches est nécessairement connectée à un même conducteur 20, 21 ; 68, 70 étant donné que leur séparation est inférieure à la séparation minimale entre conducteurs.
Etant donné que l'élargissement des têtes des contacts 46, 64 est autoaligné avec les contacts eux-mêmes, il n'est pas nécessaire de prévoir une quelconque tolérance d'alignement pour la formation de ces têtes élargies.
Dans tous les modes de réalisation de l'invention, les têtes élargies 40, 44, 54 des contacts ou vias sont formées par une première gravure isotrope à travers un masque 38 de produit photosensible pour graver des têtes de contact élargies dans la couche diélectrique sous-jacente pour produire l'augmentation requise r de rayon de découpe de contact, puis en appliquant une gravure anisotrope par le même masque de produit photosensible 38 pendant une durée appropriée pour pénétrer l'épaisseur restante de la couche diélectrique sous-jacente pour exposer des parties requises des circuits sous-jacents.
Bien que l'invention ait été décrite en faisant référence à un nombre limité de modes de réalisation particuliers, diverses modifications et améliorations apparaîtront à l'homme de l'art et tombent dans le domaine de la présente invention. En particulier, plus de deux couches diélectriques peuvent être utilisées entre le substrat et la première couche d'interconnexion ou entre des couches d'interconnexion successives. Au moins une, et de préférence toutes sauf la dernière de cette série de couches diélectriques auront des contacts ou vias à têtes élargies. La formation des têtes élargies dans la couche diélectrique finale présenterait les avantages exposés en relation avec les figures 7 et 8. Les couches diélectriques successives pourront avoir des épaisseurs différentes et les vias qui y sont formés des diamètres distincts.
Claims (10)
1. Circuit intégré comprenant au moins une partie d'une première couche horizontale conductrice ou semiconductrice (6, 9 ; 20, 21) recouverte d'une première couche électriquement isolante (12 ; 50), un premier élément conducteur (46 ; 52) étant prévu verticalement à travers la première couche électriquement isolante en contact électrique avec ladite première couche horizontale, caractérisé en ce que le premier élément conducteur comprend une partie inférieure sensiblement cylindrique (42) et une partie supérieure à tête élargie (40 ; 54), la surface supérieure (44) de la partie supérieure étant sensiblement coplanaire avec la surface supérieure (48) de la première couche électriquement isolante.
2. Circuit intégré selon la revendication 1, comprenant en outre une partie d'une seconde couche conductrice horizontale (20, 21 ; 62, 60) en contact électrique avec la surface supérieure (44) de la partie supérieure du premier élément conducteur.
3. Circuit intégré selon la revendication 1, comprenant en outre une seconde couche électriquement isolante (16 ; 56) déposée sur la surface supérieure (44) de la partie supérieure (40) du premier élément conducteur (46 ; 52) et la surface supérieure (48) de la première couche électriquement isolante (12), un second élément conducteur (18 ; 58 ; 64) étant prévu à travers la seconde couche électriquement isolante, et caractérisé en outre en ce qu'une extrémité inférieure du second élément conducteur est en contact électrique sur toute sa section avec la surface supérieure (44) de la partie supérieure du premier élément conducteur.
4. Circuit intégré selon la revendication 3, caractérisé en outre en ce que le second élément conducteur comprend une partie inférieure sensiblement cylindrique (64) et une partie supérieure à tête élargie (66), la surface supérieure de la partie supérieure du second élément conducteur étant sensiblement coplanaire à la surface supérieure de la seconde couche électriquement isolante (16).
5. Procédé de fabrication de structures de contact dans un circuit intégré comprenant les étapes suivantes
a) prévoir au moins une partie d'une première couche horizontale conductrice ou semiconductrice (6, 9 ; 20 ; 21)
b) prévoir une première couche électriquement isolante (12 ; 50) sur ladite première couche horizontale
c) prévoir un trou de contact à travers la première couche électriquement isolante pour exposer ladite partie de première couche horizontale à un emplacement choisi pour la formation d'une structure de contact ; et
d) remplir le trou de contact d'un matériau conducteur (46 ; 52) pour fournir un premier élément conducteur en contact électrique avec la partie de ladite première couche horizontale et ayant une surface supérieure sensiblement coplanaire avec la surface supérieure de la première couche électriquement isolante (12 ; 50) caractérisé en ce que l'étape c) comprend les étapes suivantes
- graver de façon isotrope la première couche électriquement isolante pour former une excavation (40, 54) d'un premier diamètre pénétrant seulement dans une partie supérieure de la première couche électriquement isolante ; et
- graver de façon anisotrope, de façon concentrique à l'excavation, un trou sensiblement vertical (42) d'un second diamètre à travers la première couche électriquement isolante pour exposer une partie de ladite première couche horizontale, le second diamètre étant inférieur (2r) au premier diamètre.
6. Procédé selon la revendication 5, dans lequel l'étape c) comprend en outre les étapes suivantes
- appliquer un matériau photosensible (38) sur la surface supérieure de la première couche électriquement isolante (12, 50)
- définir par photolithographie au moins une ouverture (39) dans le matériau photosensible exposant une partie de la première couche électriquement isolante à un emplacement où le trou de contact (40) doit être formé
- maintenir le matériau photosensible (38) avec son ouverture (39) après l'étape de gravure isotrope pour l'utiliser pour définir un trou sensiblement vertical pendant l'étape de gravure anisotrope ; et
enlever le matériau photosensible (38).
7. Procédé selon la revendication 5, dans lequel l'étape d) comprend les étapes suivantes
- remplir le trou de contact (40) incluant l'excavation (40, 54) et recouvrir la surface supérieure adjacente de la première couche électriquement isolante (12, 50) d'un matériau électriquement conducteur sur une épaisseur suffisante pour assurer que l'excavation (40, 54) est remplie au moins jusqu'au niveau de la surface supérieure (48) de la première couche électriquement isolante (12, 50) ; et
- appliquer une étape de polissage pour enlever le matériau conducteur au-dessus du niveau de la surface supérieure adjacente (48) de la première couche électriquement isolante, de sorte que les surfaces supérieures (44) des premiers éléments conducteurs (46, 52) soient sensiblement coplanaires à la surface supérieure adjacente de la première couche électriquement isolante.
8. Procédé selon l'une quelconque des revendications 5 à 7, comprenant en outre les étapes suivantes
e) appliquer une seconde couche électriquement isolante (16, 56) sur les surfaces supérieures du premier élément conducteur (46, 52) et de la première couche électriquement isolante (12, 50)
g) graver de façon anisotrope un trou sensiblement vertical d'un troisième diamètre à travers la seconde couche électriquement isolante pour exposer une partie de la surface supérieure du premier élément conducteur (46, 52) ; et
h) remplir le trou sensiblement vertical à travers la seconde couche électriquement isolante d'un matériau conducteur pour former un second élément conducteur (18 ; 58 ; 64) dans celui-ci.
9. Procédé selon la revendication 8, comprenant en outre, entre les étapes e) et g), l'étape f) consistant à graver de façon isotrope la seconde couche électriquement isolante pour former une excavation d'un quatrième diamètre pénétrant seulement sur la partie supérieure de la seconde couche électriquement isolante, le quatrième diamètre étant supérieur au troisième diamètre.
10. Procédé selon la revendication 8 ou 9, comprenant en outre l'étape consistant à prévoir une partie (20, 21 ; 68, 70) d'une seconde couche horizontale électriquement conductrice en contact électrique avec une surface supérieure du second élément conducteur (18, 58, 64).
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0989609A1 (fr) * | 1998-09-25 | 2000-03-29 | STMicroelectronics S.r.l. | Structure d'interconnexion à plusieurs niveaux |
| GB2371146A (en) * | 2000-08-31 | 2002-07-17 | Agere Syst Guardian Corp | Dual damascene interconnect between conducting layers of integrated circuit |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197525A (ja) * | 1997-09-19 | 1999-04-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US6727170B2 (en) * | 1998-02-16 | 2004-04-27 | Renesas Technology Corp. | Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof |
| JP3418615B2 (ja) * | 2001-06-12 | 2003-06-23 | 沖電気工業株式会社 | 半導体素子およびその製造方法 |
| JP3977246B2 (ja) * | 2002-12-27 | 2007-09-19 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US7018917B2 (en) * | 2003-11-20 | 2006-03-28 | Asm International N.V. | Multilayer metallization |
| US7262495B2 (en) * | 2004-10-07 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | 3D interconnect with protruding contacts |
| US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
| US20070020794A1 (en) * | 2005-07-22 | 2007-01-25 | Debar Michael J | Method of strengthening a microscale chamber formed over a sacrificial layer |
| US7323410B2 (en) * | 2005-08-08 | 2008-01-29 | International Business Machines Corporation | Dry etchback of interconnect contacts |
| US7709367B2 (en) * | 2006-06-30 | 2010-05-04 | Hynix Semiconductor Inc. | Method for fabricating storage node contact in semiconductor device |
| US7737554B2 (en) * | 2007-06-25 | 2010-06-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pitch by splitting bottom metallization layer |
| CN102903698B (zh) * | 2012-10-25 | 2017-02-08 | 上海华虹宏力半导体制造有限公司 | 半导体器件及集成电路 |
| US9012278B2 (en) | 2013-10-03 | 2015-04-21 | Asm Ip Holding B.V. | Method of making a wire-based semiconductor device |
| KR20210133524A (ko) * | 2020-04-29 | 2021-11-08 | 삼성전자주식회사 | 배선 구조체 및 이를 포함하는 반도체 패키지 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380327A2 (fr) * | 1989-01-25 | 1990-08-01 | Nec Corporation | Structure de dispositif semi-conducteur comprenant une connexion entre niveaux en forme d'entonnoir |
| EP0488628A2 (fr) * | 1990-11-30 | 1992-06-03 | STMicroelectronics, Inc. | Méthode de fabrication d'un trou de liaison/contact empilées en aluminium pour des interconnexions à multi-couches |
| WO1996012297A2 (fr) * | 1994-10-11 | 1996-04-25 | Advanced Micro Devices, Inc. | Procede simplifie de double damasquinage servant a effectuer une metallisation a des niveaux multiples et a realiser une structure d'interconnexion |
| EP0720227A2 (fr) * | 1994-12-29 | 1996-07-03 | STMicroelectronics, Inc. | Structure de connexion électrique sur un dispositif de circuit intégré comprenant un bouchon à tête agrandie |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0168338B1 (ko) * | 1995-05-31 | 1998-12-15 | 김광호 | 랜딩 패드를 갖는 반도체 메모리 장치의 제조방법 |
-
1996
- 1996-10-08 FR FR9612413A patent/FR2754391B1/fr not_active Expired - Fee Related
-
1997
- 1997-10-08 US US08/947,126 patent/US6239025B1/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380327A2 (fr) * | 1989-01-25 | 1990-08-01 | Nec Corporation | Structure de dispositif semi-conducteur comprenant une connexion entre niveaux en forme d'entonnoir |
| EP0488628A2 (fr) * | 1990-11-30 | 1992-06-03 | STMicroelectronics, Inc. | Méthode de fabrication d'un trou de liaison/contact empilées en aluminium pour des interconnexions à multi-couches |
| WO1996012297A2 (fr) * | 1994-10-11 | 1996-04-25 | Advanced Micro Devices, Inc. | Procede simplifie de double damasquinage servant a effectuer une metallisation a des niveaux multiples et a realiser une structure d'interconnexion |
| EP0720227A2 (fr) * | 1994-12-29 | 1996-07-03 | STMicroelectronics, Inc. | Structure de connexion électrique sur un dispositif de circuit intégré comprenant un bouchon à tête agrandie |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0989609A1 (fr) * | 1998-09-25 | 2000-03-29 | STMicroelectronics S.r.l. | Structure d'interconnexion à plusieurs niveaux |
| US6815328B2 (en) | 1998-09-25 | 2004-11-09 | Stmicroelectronics S.R.L. | Method of manufacturing an integrated semiconductor device having a plurality of connection levels |
| GB2371146A (en) * | 2000-08-31 | 2002-07-17 | Agere Syst Guardian Corp | Dual damascene interconnect between conducting layers of integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2754391B1 (fr) | 1999-04-16 |
| US6239025B1 (en) | 2001-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20090630 |