FR2987937A1 - Procede de realisation de plaquettes semi-conductrices - Google Patents

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Abstract

Procédé de réalisation d'une plaquette semi-conductrice (1) comprenant un via conducteur traversant à partir d'une surface principale (2) de la plaquette, ledit via ayant un facteur de forme supérieur à cinq, ladite plaquette (1) incluant une couche de diélectrique (6), le procédé comprenant : - la réalisation d'au moins un évidement traversant à partir de la surface principale (2) de la plaquette (1) par gravure profonde ayant un facteur de forme supérieur à cinq dans la plaquette semi-conductrice (1), l'évidement comprenant une surface latérale, - la formation d'au moins une couche de diélectrique (6) dans ledit évidement comprenant deux traitements dans un réacteur à pression contrôlée, l'un des traitements incluant un dépôt chimique en phase vapeur à pression sous-atmosphérique de diélectrique sur la surface latérale de l'évidement, le dépôt chimique étant réalisé à une température inférieure à 400°C et sous une pression supérieure à 100 Torr dans ledit réacteur, et un autre desdits traitements incluant un dépôt chimique en phase vapeur assisté par plasma d'un diélectrique sur la surface latérale de l'évidement, le dépôt chimique étant réalisé sous une pression inférieure à 20 Torr dans ledit réacteur, et - le remplissage de l'évidement avec un matériau conducteur (8) formant ainsi un via.

Description

ALTATECH 12.FRD 1 Procédé de réalisation de plaquettes semi-conductrices L'invention concerne la fabrication de semi conducteurs à intégration 5 tridimensionnelle. Après avoir recherché l'augmentation du nombre de transistors sur une surface donnée d'une plaquette semi-conductrice, il est maintenant recherché d'empiler les dispositifs semi conducteurs les uns au-dessus des autres afin d'en augmenter le 10 nombre. Un transistor est généralement réalisé sur un substrat à base de silicium monocristallin de forte épaisseur relative au-dessus duquel sont formées des interconnexions de faible épaisseur relative isolées par du polysilicium. Les 15 interconnexions peuvent présenter plusieurs niveaux. Les éléments conducteurs d'un niveau peuvent être reliés à des éléments conducteurs d'un autre niveau voisin par un élément vertical appelé via, par exemple réalisé en cuivre. Un via d'interconnexion présente souvent un diamètre inférieur à sa profondeur, voir US 5 807 785. Le facteur de forme est alors dit inférieur à un. Des difficultés de remplissage du via se posaient 20 déjà. Le document WO 2005/064651 montre en ses figures 2A à 3B des exemples de remplissage de tranchées, avec un risque de remplissage partiel en technique du dépôt chimique en phase vapeur (CVD), ou en technique de dépôt chimique en phase vapeur à 25 pression sous atmosphérique (SACVD). Ce document est adapté à des vias d'interconnexion. L'intégration tridimensionnelle des dispositifs semi-conducteurs, par exemple des transistors, rend souhaitable la réalisation de connexions sur des profondeurs 30 considérablement plus élevées et traversant la plaquette dans son épaisseur. Pour des raisons d'encombrements dans le plan de la plaquette, il n'est pas souhaitable de mettre en oeuvre des grands diamètres de via. Ces connexions traversant une plaquette sont également appelées « via », même si elles relèvent d'une approche différente et sont confrontées à des obstacles technologiques en cours d'appréhension. L'une des difficultés est qu'un métal conducteur souvent utilisé, le cuivre, a 5 tendance à diffuser dans le silicium monocristallin du substrat, ce qui n'est pas le cas dans le polysilicium. Une telle diffusion peut nuire au fonctionnement du dispositif semi-conducteur voisin. Il existe une technique dite « isolation en tranchée profonde » ou STI. Cette 10 technique met en oeuvre des isolants disposés dans des tranchées du substrat. La tranchée creusée dans le silicium est remplie d'isolant. Mais les isolants ne tendent pas à diffuser dans le substrat en modifiant ses propriétés électriques. Le remplissage de la tranchée a lieu à haute température avant la fabrication d'un transistor voisin. On ne peut donc appliquer la technique STI aux vias de substrat. 15 Les difficultés qui se posent dans un via de substrat sont autres, en raison de l'aptitude à migrer des matériaux conducteurs, en général du métal, vers le silicium monocristallin du substrat et à le rendre plus conducteur ce qui peut mettre hors service les dispositifs semi-conducteurs voisins, et du besoin de former le via à basse 20 température pour préserver les structures semi-conductrices voisines préexistantes tout en ayant une couche isolante électriquement et dont la variation d'épaisseur soit limitée. On peut se reporter à l'article « Through Silicium Via Technology - Processes and Reliability for Wafer - Level 3D System Integration » de Messieurs P. Ramm, M.J. Wolf, E. Klumpp, R. Wieland, B. Wunderle et B. Michel, publié dans Electronic 25 Components and Technology Conference 2008, pages 841 - 846. Pour un via de substrat selon l'invention, il convient de tapir les flancs d'une couche d'épaisseur la plus uniforme possible, et à basse température. 30 Le besoin existe de disposer de via trans-substrat, le via étant conducteur, tout en étant électriquement isolé du substrat ainsi que chimiquement isolé pour éviter la pollution de substrat par une espèce conductrice telle que du cuivre.
L'invention vient améliorer la situation. L'invention s'inscrit dans le cadre de procédés CVD dédiés à la préparation de 5 tels vias trans-substrat. L'invention vise un procédé de réalisation d'une plaquette semi-conductrice comprenant un via conducteur traversant à partir d'une surface principale de la plaquette, ledit via ayant un facteur de forme supérieur à 5. La plaquette comprend une 10 couche de diélectrique. Le procédé comprend la réalisation d'au moins un évidement traversant par gravure profonde de facteur de forme supérieur à 5 dans la plaquette semi-conductrice. L'évidement traversant comprend une surface latérale. Le procédé comprend également la formation d'au moins une couche de diélectrique dans l'évidement traversant, comprenant deux traitements dans un réacteur à pression 15 contrôlée : - un traitement inclut un dépôt chimique en phase vapeur à pression sous atmosphérique d'un diélectrique sur la surface latérale de l'évidement, le dépôt chimique étant réalisé à une température inférieure à 400°C et sous une pression supérieure à 100 Torr dans ledit réacteur, 20 - un traitement inclut un dépôt chimique en phase vapeur assisté par plasma d'un diélectrique sur la surface latérale de l'évidement, le dépôt chimique étant réalisé sous une pression inférieure à 20 Torr dans ledit réacteur. Le procédé comprend également le remplissage de l'évidement avec un matériau conducteur formant ainsi un via. 25 Le remplissage a lieu après la formation de la couche de diélectrique. Un via trans-substrat est ainsi formé présentant une forme régulière d'où une faible résistance électrique. La couche de diélectrique formée en deux traitements présente une conformité élevée à la surface latérale de l'évidement. L'épaisseur de la couche de 30 diélectrique est en général plus fine à proximité du fond de l'évidement et plus épaisse à proximité du bord de l'évidement, le rapport entre ces deux épaisseurs étant supérieur à 55%. En un point quelconque de la surface latérale, l'épaisseur est supérieure à 30%, préférablement 40 % de l'épaisseur de la couche de diélectrique sur la surface principale 2. Dans un mode de réalisation, le matériau conducteur comprend du cuivre.
Dans un mode de réalisation, la couche diélectrique comprend du dioxyde de silicium. On bénéficie de l'excellente permittivité électrique de ce matériau. Dans un mode de réalisation, la plaquette semi-conductrice comprend du 10 silicium monocristallin. Dans un mode de réalisation, la couche de diélectrique présente une surface latérale sensiblement cylindrique. On tend à obtenir un dépôt de diélectrique dit « conforme » sur le flanc de l'évidement, avec des valeurs de l'ordre de 30 à 40% et 15 plus (par rapport à l'épaisseur déposée en surface supérieure) pour des températures de dépôt inférieures à 400°C. La couche de diélectrique peut aplanir des irrégularités liées au procédé de gravure à grande profondeur. Dans un mode de réalisation, le dépôt chimique en phase vapeur à pression 20 sous atmosphérique est mis en oeuvre sur la plaquette semi-conductrice avant le dépôt chimique en phase vapeur assisté par plasma. Le dépôt chimique en phase vapeur assisté par plasma vient ajouter une deuxième sous-couche de diélectrique à une première sous-couche de diélectrique obtenue par le dépôt chimique en phase vapeur à pression sous atmosphérique. On entend par surface latérale de l'évidement, la surface latérale libre au 25 cours de l'étape ou de la sous étape considérée. Dans un mode de réalisation, le dépôt chimique en phase vapeur à pression sous atmosphérique est mis en oeuvre sur la plaquette semi-conductrice après le dépôt chimique en phase vapeur assisté par plasma. Le dépôt chimique en phase vapeur à 30 pression sous atmosphérique vient ajouter une deuxième sous-couche de diélectrique à une première sous-couche de diélectrique obtenue par le dépôt chimique en phase vapeur assisté par plasma.
Dans un mode de réalisation, au moins un traitement est mis en oeuvre avec une vitesse de dépôt supérieure à 250 nanomètres par minute, préférablement à 300 nanomètres par minute.
Dans un mode de réalisation, le procédé comprend, postérieurement à la formation de la couche de diélectrique, la formation d'une couche métallique sur la couche de diélectrique. La couche métallique forme barrière de blocage de la diffusion du matériau conducteur, ladite couche métallique comprenant au moins l'un parmi : Ti, TiN, Ta, TaN, Ru. Dans un mode de réalisation, l'étape de gravure de l'évidement comprend une gravure profonde à partir de ladite surface principale.
Selon un autre aspect, l'invention vise un procédé de réalisation d'une connexion métallique, par dépôt successif, dans un réacteur à pression contrôlée, sur une plaquette semi-conductrice comprenant au moins un évidement sensiblement perpendiculaire à une surface principale de ladite plaquette semi-conductrice, l'évidement ayant un facteur de forme supérieur à 5. Le procédé comprend : - effectuer un dépôt chimique en phase vapeur à pression sous atmosphérique d'une couche de diélectrique sur une surface intérieure libre de l'évidement, la couche de diélectrique présentant une épaisseur minimale supérieure à 30% de l'épaisseur de la couche de diélectrique sur la surface principale, le dépôt chimique étant réalisé à une température inférieure à 400°C et sous une pression supérieure à 100 TOIT dans le réacteur, - effectuer un dépôt chimique en phase vapeur assisté par plasma d'une couche d'un diélectrique de composition semblable sur une surface intérieure libre de l'évidement, le dépôt chimique en phase vapeur assisté par plasma étant réalisé sous une pression inférieure à 20 TOIT dans ledit réacteur, et - remplir lesdits évidements avec un matériau conducteur.
L'évidement peut comprendre un fond, temporaire ou définitif selon d'autres étapes ultérieures prévues. Le fond de l'évidement est en général conducteur électriquement et relié au via, le cas échéant après un polissage.
On entend ici par facteur de forme le rapport hauteur sur diamètre. Un tel procédé peut être réalisé dans un réacteur de dépôt chimique en phase gazeuse tel que décrit dans WO 2012/013869 auquel le lecteur est invité à se reporter.
La présente invention sera mieux comprise à l'étude de la description détaillée de quelques modes de réalisation pris à titre d'exemples nullement limitatifs et illustrés par les dessins annexés, sur lesquels : - La figure 1 est une vue en coupe d'un dispositif semi-conducteur muni d'un évidement traversant en cours de fabrication; - La figure 2 est une vue en coupe du dispositif semi-conducteur de la figure 1 à une étape postérieure; - La figure 3 est une vue en coupe d'un dispositif semi-conducteur de la figure 1 à une étape postérieure; et - La figure 4 est une vue en coupe d'un dispositif semi-conducteur muni d'un via 20 traversant. Les dessins et la description ci-après contiennent, pour l'essentiel, des éléments de caractère certain. Ils pourront donc non seulement servir à mieux faire comprendre l'invention, mais aussi contribuer à sa définition, le cas échéant. 25 L'invention ne se limite pas aux exemples de procédé et d'appareil de décrits ci-avant, seulement à titre d'exemple, mais elle englobe toutes les variantes que pourra envisager l'homme de l'art dans le cadre des revendications ci-après. 30 L'intégration 3D dans les technologies CMOS offre des perspectives de réduction des tailles des transistors et d'atteinte de performances en termes de réduction du retard de propagation et de limitation de la consommation en énergie. L'utilisation de vias traversant le silicium (Through Silicon Via, TSV) du substrat dans ces technologies 3D permet d'empiler en haute densité les puces en maintenant des contacts avec une faible résistance électrique. La fabrication est basée sur 3 étapes principales : création du trou, dépôt d'un interface et remplissage du via. L'étape intermédiaire du dépôt de l'interface est critique car d'une part les défauts de l'étape de gravure profonde dans le silicium doivent être corrigés ou recouverts et d'autre part le diamètre du via doit être maintenu pour permettre le remplissage par un dépôt chimique de cuivre lors de la troisième étape. Cet interface a plusieurs fonctions en tant qu'isolant électrique, barrière de diffusion au cuivre et promoteur d'adhésion entre le silicium et le plot en cuivre. Il peut être composé d'une couche barrière pour bloquer la diffusion du cuivre et d'une couche de SiO2 isolant électrique, plus épaisse que la couche barrière. La couche isolante est un élément important pour atteindre les performances électriques requises pour les vias trans substrat de facteur de forme de ces vias supérieur à 5:1. Il a été mis au point une solution permettant le dépôt d'une couche diélectrique dans ces trous de via à fort facteur de forme pour l'intégration en via réalisé en dernier pour lequel la température de dépôt est limitée à de faibles valeurs. Chacun de ces critères - isolation, uniformité à fort facteur de forme, basse température - pris séparément peut aujourd'hui être satisfait par une des techniques 20 conventionnelles de dépôt d'oxyde employées dans le semi-conducteur tel que PECVD (Plasma Enhanced), SACVD ou HPCVD à pression sub-atmosphérique, LPCVD (Low Pressure) à basse pression, APCVD (Atmospheric Pressure) à pression atmosphérique... mais sans satisfaire les autres. Selon l'analyse des inventeurs, la technique LPCVD permet d'avoir une couche isolante d'excellente qualité (diélectrique, 25 uniformité) mais pour une vitesse de croissance faible et une température de dépôt très élevée en regard de l'application visée (> 500°C). La technique APCVD ne permet pas d'obtenir une couche isolante de bonne qualité pour des températures inférieures à 400°C, tout en imposant une vitesse de croissance faible. La technique PECVD permet d'avoir une vitesse de dépôt élevée, de travailler à basse température par l'apport du 30 plasma mais il ne permet pas de remplir de manière conforme des vias avec un facteur de forme supérieur à 5:1. Enfin, le dépôt HPCVD se caractérise par une conformité très bonne, compatible avec les basses températures mais avec des propriétés diélectriques faibles. Comme on peut le voir sur la figure 1, une plaquette semi-conductrice 1 ou 5 substrat comprend, en coupe transversale, une surface principale 2, une surface opposée 3, et des bords latéraux. Les bords latéraux sont ici représentés arbitrairement pour les besoins du dessin, sans préjuger de ce que le substrat peut être plus large. En pratique, une plaquette semi-conductrice est un disque de diamètre normalisé par exemple 200 ou 300 mm. La surface principale 2 est, ici, en position supérieure et la surface opposée 3 10 en position inférieure. La surface principale 2 est ainsi nommée car le procédé est mis en oeuvre pour l'essentiel à partir de celle-ci. Dans le cas général, la plaquette semiconductrice 1 comprend un corps de base en silicium mono-cristallin. Des dispositifs semi-conducteurs peuvent être présents dans la plaquette semi- 15 conductrice 1, obtenus par des étapes de fabrication préalable. Le lecteur est invité à se reporter à l'article précité de Ramm. La présence de dispositifs semi-conducteurs impose une forte contrainte de température pour éviter de réactiver leurs dopants et modifier, voire ruiner, leurs caractéristiques. Il est souhaitable de ne pas imposer de température supérieure à 500°C, préférablement 400°C. 20 La plaquette semi-conductrice 1 présente, à partir de la surface supérieure 2, une cuvette 4. La cuvette 4 est de faible profondeur relativement à sa surface élevée. La cuvette 4 peut être obtenue par un procédé de gravure. La cuvette 4 est optionnelle de façon générale. Un évidement ou trou 5 est ménagé à partir de la surface supérieure 2, 25 ici dans la cuvette 4, en direction de la surface inférieure 3. L'évidement 5 est traversant. L'évidement 5 est réalisé par une technique de gravure profonde par exemple sèche à plasma fluoré. L'évidement 5 débouche sur un élément conducteur sous jacent non représenté. L'élément conducteur sous jacent forme le fond de l'évidement 5. L'élément conducteur sous jacent peut servir de couche d'arrêt de gravure. L'évidement 30 5 comprend une surface latérale 5a ou paroi, de section circulaire (révolution). La surface latérale 5a est sensiblement cylindrique avec d'éventuelles ondulations dans le sens de la profondeur. L'évidement 5 présente un diamètre inférieur au minimum de la longueur et de la largeur de la cuvette 4, par exemple inférieur à 10% dudit minimum, par exemple 5%. Sur la plaquette semi-conductrice 1, on procède au dépôt d'une couche de diélectrique 6, de préférence du SiO2. Le dépôt comprend deux traitements. Les traitements sont effectués dans un même réacteur, cf. W02012/013869. La couche de diélectrique 6 est formée sur la surface latérale 5a de l'évidement 5. La couche de diélectrique 6 peut être formée sur la cuvette 4.
Les deux traitements peuvent déposer des matériaux chimiquement identiques. Les deux traitements se suivent avec maintien de la pression entre l'un et l'autre traitements, en ce sens que la pression reste comprise entre la pression de l'un et la pression de l'autre.
Les inventeurs ont établi qu'une combinaison de deux des techniques explicitées plus haut dans un même réacteur en enchaînant les deux procédés : PECVD + HPCVD ou HPCVD + PECVD permettaient d'obtenir des résultats de qualité allant bien au-delà de la superposition de deux sous couches isolantes. Le choix de l'ordre d'enchaînement est dicté par le type de via à remplir, par exemple PECVD en premier si le via est rétréci près de la surface principale, l'état de surface après gravure, par exemple HPCVD en premier si la surface de l'évidement est plutôt rugueuse, et la densité du réseau de via sur le substrat, par exemple HPCVD en premier si le réseau est dense et PECVD en premier si le réseau est large.
L'intérêt dans le cadre des vias trans-substrat est le suivant: - La sous couche déposée par PECVD améliore les performances diélectriques de l'ensemble lors du dépôt à basse température, notamment en densifiant le dépôt HPCVD préalable et en limitant sa reprise d'humidité ; - La sous couche déposée par HPCVD permet de déposer un oxyde sur toute la 30 hauteur des parois des vias, uniforme pour garantir des propriétés diélectriques homogènes. Cette conformité permet aussi de réduire l'effet de surcroissance en haut des vias (overhang) qui est un facteur limitant pour le remplissage en cuivre pour les étapes ultérieures (effet de masquage). Cela permet aussi de compenser les défauts induit par la gravure, par un effet de lissage de tels défauts; - Une vitesse de dépôt global satisfaisante (> 300 nm/min), et une uniformité en ligne avec les besoins de la production.
Un traitement comprend un dépôt chimique en phase vapeur assisté par plasma à température comprise entre 200 et 400°C, préférablement entre 200 et 300°C, sous une pression comprise entre 2 et 20 Ton, préférablement entre 2 et 15 TOIT, plus préférablement entre 5 et 10 TOIT, avec une énergie de plasma comprise entre 300 et 1200 W, préférablement entre 500 et 800 W, et avec un flux de précurseur compris entre 500 et 2000 mg/minute, préférablement entre 1000 et 1500 mg/minute. Le flux d'oxygène 02 et 03 est compris entre 500 et 1500 scc/minute, préférablement entre 800 et 1200 scc/minute, scc signifiant standard centimètre cube selon l'usage en microélectronique, avec 10 à 18 % d'03, préférablement entre 12 à 16 % d'03. Le plasma est généré par une RF de fréquence comprise entre 10 et 20 MHz, préférablement entre 12 et 15 MHz. Un autre traitement comprend un dépôt chimique en phase vapeur à pression sub-atmosphérique à température comprise entre 200 et 400°C, préférablement entre 250 et 350°C, sous une pression comprise entre 100 et 600 TOIT, préférablement entre 200 et 400 Ton, et avec un flux de précurseur compris entre 500 et 2000 mg/minute, préférablement entre 1000 et 1500 mg/minute. Le flux d'oxygène 02 et 03 est compris entre 1000 et 3000 scc/minute, préférablement entre 1500 et 2000 scc/minute, avec 10 à 18 % d'03, préférablement entre 12 à 16 % d'03. Le dépôt chimique en phase vapeur à pression sub-atmosphérique à la faible température précitée efficace pour une bonne uniformité de la sous couche et l'isolation électrique. La couche de diélectrique 6 recouvre la paroi latérale de l'évidement 5. La couche de diélectrique 6 offre une surface intérieure idéalement cylindrique, en pratique 30 légèrement tronconique, plus fine - el - à proximité du fond de l'évidement 5, plus épaisse - e2 - à proximité de la surface principale 2. La couche de diélectrique 6 est encore plus épaisse sur la surface principale 2 avec une épaisseur ep. L'épaisseur el peut être supérieure à 30 %, préférablement 40%, de l'épaisseur ep. L'épaisseur e2 peut être supérieure à 50 %, préférablement 60%, de l'épaisseur ep. Le rapport et/e2 est un indicateur de la conformité du dépôt. Le rapport et/e2 idéal est 1. Le rapport et/e2 réel est supérieur à 55 %, préférablement 65%. Sur la figure 2, l'épaisseur de la couche de diélectrique 6 a été fortement exagérée et la couche de diélectrique 6 représentée est idéale, c'est-à-dire cylindrique. La couche de diélectrique 6 recouvre le silicium monocristallin du corps de plaquette, par exemple intégralement.
On obtient alors la plaquette semi-conductrice 1 illustrée sur la figure 2. La couche de diélectrique 6 présente une épaisseur comprise entre 100 nm et 1000 nm, préférablement entre 200 à 500 nm, par exemple 200 nm. La couche de diélectrique 6 présente sur la surface latérale 5a une épaisseur décroissante avec l'éloignement par rapport à la surface supérieure 2. La dérive, c'est à dire le ratio de variation de l'épaisseur sur le facteur de forme, peut être inférieure à 16% ; soit (Épaisseur Max Épaisseur Min)/Épaisseur Min/facteur de forme < 16%, préférablement à 10%, voire 6%. Les sous couches fournies par lesdits traitements peuvent fusionner.
Sur la plaquette semi-conductrice 1, on procède au dépôt d'une couche barrière 7. Ce dépôt peut être effectué de façon isotrope, par exemple par CVD, ou de façon dirigée, par exemple par PVD. La couche barrière 7 comprend un métal ou un nitrure métallique peu susceptible de diffuser dans le silicium mono-cristallin. La couche barrière 7 comprend au moins un des constituants suivants : titane, nitrure de titane, 25 tantale, nitrure de tantale, ruthénium. La couche barrière 7 peut être électriquement conductrice dans le cas du titane, du tantale et du ruthénium ou électriquement isolante dans le cas du nitrure métallique. La couche barrière 7 est formée sur la surface latérale 5a. La couche barrière 7 est formée sur la cuvette 4. La couche barrière 7 présente une épaisseur comprise entre 1 et 100 nm, préférablement entre 5 et 15 nm, par exemple 10 30 nm. Sur les figures 3 et 4, l'épaisseur de la couche barrière 7 a été considérablement exagérée. En fait, l'épaisseur de la couche barrière 7 est 10 à 100 fois inférieure à l'épaisseur de la couche de diélectrique 6. La couche barrière 7 recouvre la couche de diélectrique 6, par exemple intégralement. On obtient alors la plaquette semi-conductrice 1 illustrée sur la figure 3. Sur la 5 figure 3, l'épaisseur de la couche barrière 7a été fortement exagérée et la couche barrière 7 représentée est idéale, c'est-à-dire cylindrique. Sur la plaquette semi-conductrice 1, on procède à l'apport d'un matériau conducteur, par exemple du cuivre. Le matériau conducteur est déposé par une 10 technique de PVD (Physical Vapor Deposition) uniforme puis de dépôt électrique (electroplating). Le matériau conducteur remplit l'évidement 5 formant ainsi un via 8. Le matériau conducteur remplit la cuvette 4 formant un contact électrique 9 ou plot. On obtient ainsi un via de grande profondeur, de faible résistance électrique, à faible risque de diffusion dans le corps du substrat, et de forme régulière. On peut ensuite polir la 15 surface opposée 3 de la plaquette semi-conductrice 1. Le polissage enlève l'isolant et le matériau barrière déposés au fond de l'évidement. Le polissage dégage l'extrémité du matériau conducteur du via. On peut ainsi connecter électriquement l'extrémité du via affleurant la surface opposée 3. Le matériau conducteur peut être du cuivre ou du tungstène. La surface latérale de l'évidement peut être plus lisse après la formation de la 20 couche de diélectrique qu'avant. Le dépôt chimique en phase vapeur assisté par plasma peut être réalisé sous une pression comprise entre 1 et 20 Ton. En d'autres termes, l'invention offre un procédé de fabrication d'un via trans substrat à faible température, avec des motifs de quelques ptin ou dizaines de gm, de 25 facteur de forme élevé, supérieur à 5, souvent supérieur à 8, avec une barrière isolante électriquement déposée de façon la plus conforme possible sur les parois du trou et le moins possible au fond du trou. On dispose d'une plaquette semi-conductrice 1 à via traversant, le via présentant un diamètre compris entre 10 et 50 iim et une longueur supérieure à 50 Fini, le via comprenant un conducteur central, une couche barrière 30 d'épaisseur comprise entre 1 et 100 nm et une couche isolante continue dans l'épaisseur du corps de plaquette, la couche isolante étant d'épaisseur comprise entre 100 nm et 1000 nm. La dérive est inférieure à 16%. L'épaisseur minimale de la couche isolante autour de la couche barrière est supérieure à 30% de l'épaisseur minimale de la couche isolante sur la surface principale. 35

Claims (17)

  1. REVENDICATIONS1. Procédé de réalisation d'une plaquette semi-conductrice (1) comprenant un via conducteur traversant à partir d'une surface principale (2) de la plaquette, ledit via ayant un facteur de forme supérieur à cinq, ladite plaquette (1) incluant une couche de diélectrique (6), le procédé comprenant : - la réalisation d'au moins un évidement (5) traversant à partir de la surface principale (2) de la plaquette (1) par gravure profonde ayant un facteur de forme supérieur à cinq dans la plaquette semi-conductrice (1), l'évidement comprenant une surface latérale (5a), - la formation d'au moins une couche de diélectrique (6) dans ledit évidement (5) comprenant deux traitements dans un réacteur à pression contrôlée, l'un des traitements incluant un dépôt chimique en phase vapeur à pression sous- atmosphérique de diélectrique sur la surface latérale (5a) de l'évidement (5), le dépôt chimique étant réalisé à une température inférieure à 400°C et sous une pression supérieure à 100 Torr dans ledit réacteur, et un autre desdits traitements incluant un dépôt chimique en phase vapeur assisté par plasma d'un diélectrique sur la surface latérale (5a) de l'évidement (5), le dépôt chimique étant réalisé sous une pression inférieure à 20 TOIT dans ledit réacteur, et - le remplissage de l'évidement avec un matériau conducteur (8) formant ainsi un via.
  2. 2. Procédé selon la revendication 1, dans lequel le matériau conducteur (8) comprend du cuivre ou du tungstène, le diélectrique comprend du dioxyde de silicium, et la plaquette semi-conductrice (1) comprend du silicium monocristallin.
  3. 3. Procédé selon l'une des revendications précédentes, dans lequel la couche de diélectrique (6) présentant une surface latérale sensiblement cylindrique à 40% près.
  4. 4. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique est mis en oeuvre sur la plaquette semi-conductrice (1) avant le dépôt chimique en phase vapeur assisté par plasma.
  5. 5. Procédé selon l'une des revendications précédentes, dans lequel l'un au moins des deux traitements est mis en oeuvre avec une vitesse de dépôt supérieure à 250 nanomètres par minute, préférablement à 300 nanomètres par minute.
  6. 6. Procédé selon l'une des revendications précédentes, comprenant, postérieurement à la formation de la couche de diélectrique (6), la formation d'une couche métallique (7) sur la couche de diélectrique (6), la couche métallique (7) formant barrière de blocage de la diffusion du matériau conducteur (8), ladite couche métallique comprenant au moins l'un parmi : Ti, TiN, Ta, TaN, Ru.
  7. 7. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique est réalisé à une température comprise entre 200 et 400°C, préférablement entre 250 et 350°C.
  8. 8. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique est réalisé sous une pression comprise entre 100 et 600 Ton, préférablement entre 200 et 400 Ton.
  9. 9. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique et/ou le dépôt chimique en phase vapeur assisté par plasma est réalisé sous un flux de précurseur compris entre 500 et 2000 mg/min, préférablement entre 1000 et 1500 mg/min.
  10. 10. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur à pression sous-atmosphérique est réalisé sous un flux d'02/03 compris entre 1000 et 3000 scc/min, préférablement entre 1500 et 2000 scc/min.
  11. 11. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma est réalisé à une température comprise entre 200 et 400°C, préférablement entre 200 et 300°C.
  12. 12. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma est réalisé sous une pression comprise entre 1 et 20 Ton, préférablement entre 5 et 10 Torr.
  13. 13. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma est réalisé avec un plasma de puissance comprise entre 300 et 1200 W, préférablement entre 500 et 800 W. 2 98 793 7 15
  14. 14. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique en phase vapeur assisté par plasma est réalisé sous un flux d'02/03 compris entre 500 et 1500 scc/min, préférablement entre 800 et 1200 scc/min.
  15. 15. Procédé selon l'une des revendications précédentes, dans lequel le dépôt chimique 5 en phase vapeur assisté par plasma et/ou le dépôt chimique en phase vapeur à pression sous-atmosphérique est réalisé sous un flux d'02/03 avec 10 à 18 % d'03, préférablement entre 12 à 16 % d'03.
  16. 16. Procédé selon l'une des revendications précédentes, dans lequel le via présente un diamètre compris entre 10 et 50 jam et une longueur supérieure à 50 pun. 10
  17. 17. Procédé selon l'une des revendications précédentes, dans lequel la surface latérale (5a) de l'évidement est plus lisse après la formation de la couche de diélectrique qu'avant.
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