KR20150013445A - 반도체 웨이퍼들을 제조하기 위한 방법 - Google Patents

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줄리앙 비티엘로
장-뤽 델카리
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알따떼크 세미컨덕터
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Abstract

본 발명은 웨이퍼의 주면(2)으로부터 연장하는 전도성 비어를 포함하는 반도체 웨이퍼(1)를 제조하기 위한 방법에 관한 것으로서, 상기 비어는 5보다 큰 형상 팩터를 가지며, 상기 웨이퍼(1)는 유전체층(6)을 포함하고, 이 방법은 딥 에칭(deep etching)에 의해 반도체 웨이퍼(10)에 적어도 하나의 오목부를 생성하는 단계로서, 상기 오목부는 웨이퍼(1)의 주면(2)으로부터 연장하고 5보다 높은 형상 팩터를 가지며, 오목부는 측면을 포함하는, 상기 적어도 하나의 오목부를 생성하는 단계; 제어된 압력 리액터에서 2가지 처리들을 포함하여, 상기 오목부에 적어도 하나의 유전체층(6)을 형성하는 단계로서, 상기 처리들 중 하나는 오목부의 측면에 유전체의, 저압에서의 화학적 기상 증착을 포함하고, 화학적 증착은 상기 리액터에서 400℃보다 낮은 온도에서 및 100 토르보다 높은 온도에서 행해지고, 상기 처리들 중 다른 하나는 오목부에의 유전체의 플라즈마-증강 화학적 기상 증착을 포함하고, 화학적 증착은 상기 리액터에서 20 토르보다 낮은 압력에서 행해지는, 상기 적어도 하나의 유전체층(6)을 형성하는 단계; 및 오목부를 전도성 재료로 충전하여, 비어를 형성하는 단계를 포함한다.

Description

반도체 웨이퍼들을 제조하기 위한 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR WAFERS}
본 발명은 3차원 집적에 의한 반도체 웨이퍼들의 제조에 관한 것이다.
반도체 웨이퍼의 주어진 표면 상에 트랜지스터들의 수를 증가시키는 것을 시도한 후, 그것의 수를 증가시키기 위해 반도체 장치들을 겹쳐 적층하는 것이 시도되고 있다.
트랜지스터는 상호접속물들(interconnects)이 폴리실리콘 또는 실리콘 산화물에 의해 절연되는 상대적으로 좁은 두께로 형성되는 상대적으로 큰 두께의 단결정 실리콘의 기판 위에 일반적으로 형성된다. 상호접속물들은 수개의 레벨들을 가질 수 있다. 하나의 레벨의 전도성 요소들은 예를 들어 구리에 비어로 불리는 수직 요소를 통해 다른 인접한 레벨의 전도성 요소들에 접속될 수 있다. 상호접속 비어는 종종 그것의 깊이보다 작은 직경을 가진다(US 5　807　785 참조). 폼 팩터는 이후 1보다 작은 것으로 말하여 진다. 비어 충전 곤란성은 이미 문제들을 야기했다.
도　2a 내지 3b의 문헌 WO 2005/064651은 화학적 기상 증착(chemical vapour deposit: CVD) 또는 저압 화학적 기상 증착(SACVD)을 이용하여 부분 충전할 위험을 갖는 트렌치 충전(trench filling)의 예들을 보인다. 이 문헌은 상호접속 비어들에 적응된다.
반도체 장치들 예컨대 트랜지스터들의 3차원 집적을 위해, 웨이퍼의 두께를 통과하는, 상당히 깊은 깊이들에 걸친 접속들을 형성하는 것은 바람직하지 않다. 웨이퍼의 평면에 따른 공간-관련 이유들 때문에, 큰 비어 직경들을 가지는 것은 바람직하지 않다. 비록 비어들은 상이한 접근방법을 사용하지만 웨이퍼를 통과하는 이들 접속들은 또한 "비어(vias)"로 불리고 현재 연구되고 있는 기술적 장애들에 부딪힌다.
어려움들 중 하나는 종종 사용되는 금속 전도체, 구리가 기판의 단결정 실리콘으로 확산하는 경향이 있다는 것이다. 이와 같은 확산은 인접 반도체 장치의 기능을 손상시킬 수 있다.
"얕은 트렌치 격리(Shallow Trench Isolation)" 또는 STI로서 알려진 기술이 존재한다. 이 기술은 기판의 트렌치들에 배열되는 절연체들(isolator)을 사용한다. 실리콘에 오목한 트렌치는 절연체로 충전된다. 절연체들은 그것의 전기 특성들을 변화시키는 기판으로 확산하는 경향은 없다. 트렌치 충전은 인접 트랜지스터를 제조하기 전 고온에서 수행된다. 그러므로 STI 기술은 웨이퍼 비어들에 적용될 수 없다.
웨이퍼 비어들에 대해 야기된 어려움들은 웨이퍼의 단결정 실리콘을 향해 이동시켜 그것에 더 많은 전도성을 갖게 하기 위한 전도성 재료들, 일반적으로 금속의 역할(capability)로 인해 상이하고, 이것은 인접한 반도체 장치들이 작동하지 않게 하고, 두께의 변동이 제한된 전기 절연 층을 얻으면서 사전에 존재하는 인접 반도체 구조들을 보호하기 위해 낮은 온도에서 비어 형성이 수행되게 할 필요성을 있게 한다. P. Ramm, M.J. Wolf, E. Klumpp, R. Wieland, B. Wunderle 및 B. Michel에 의한 논문 "Through Silicium Via Technology - Processes 및 Reliability for Wafer - Level 3D System Integration"("Electronic Components and Technology Conference 2008, pages 841-846"에 공개됨)이 참조될 수 있다.
본 발명에 따른 웨이퍼 비어에 있어서, 측벽들은 낮은 온도에서 그리고 최상의 가능한 두께 균일성을 가지는 층으로 덧대어져야 한다.
구리와 같은 전도성 종들(conductive species)에 의한 웨이퍼의 오염을 방지하기 위해 웨이퍼로부터 전기적으로 절연되고 화학적으로 고립되는(chemically isolated) 전도성인 관통 웨이퍼 비어에 대한 요구가 있다.
본 발명은 상황에 대한 향상을 가져온다.
본 발명은 이와 같은 관통 웨이퍼 비어들의 준비에 전용되는 CVD 프로세스들 내에 있다.
본 발명은 웨이퍼의 주면으로부터 연장하고, 5보다 높은 폼 팩터를 가지는 전도성 관통 비어를 포함하는 반도체 웨이퍼를 제조하기 위한 방법에 관한 것이다. 웨이퍼는 유전체층을 포함한다. 이 방법은 딥 에칭에 의해 반도체 웨이퍼에 5보다 높은 폼 팩터를 가지는 적어도 하나의 관통 구멍을 형성하는 것을 포함한다. 관통 구멍은 측면을 포함한다. 이 방법은 또한 제어된 압력 하에서 2가지 처리들:
-　구멍의 측면 위에의 유전체의 저압 화학적 기상 증착을 포함하는 하나의 처리 - 화학적 증착은 400℃보다 낮은 온도 및 상기 리액터에서 100 토르(Torr)보다 높은 압력에서 실행됨;
-　구멍의 측면 위의 유전체의 플라즈마-증강 화학적 기상 증착을 포함하는 하나의 처리 - 화학적 증착은 상기 리액터에서 20 토르보다 낮은 압력에서 실행됨 - 을 포함하여 관통 구멍에 적어도 하나의 유전체층을 형성하는 것을 포함한다. 이 방법은 또한 전도성 재료로 구멍을 충전하여 비어를 형성하는 것을 포함한다.
충전은 유전체층의 형성 후 일어난다. 따라서, 관통 웨이퍼 비어는 규칙적인 형상으로 형성되고 그러므로 저 전기 저항으로 형성된다. 2가지 처리들로 형성된 유전체층은 구멍의 측면과 높은 정합을 가진다. 유전체의 두께는 일반적으로 구멍의 바닥 가까이에서 얇고 구멍의 에지 근방에서 더 두껍고, 이들 2개의 두께들 간의 비율은 55%보다 크다. 측면의 임의의 지점에서, 두께는 주면(2) 위의 유전체층의 두께보다 30%, 바람직하게는 40%이상 크다.
일 실시예에서 전도성 재료는 구리를 포함한다.
일 실시예에서, 유전체층은 이산화 실리콘을 포함한다. 이점은 이러한 재료의 우수한 유전율에서 얻는다.
일 실시예에서 반도체 웨이퍼는 단결정 실리콘을 포함한다.
일 실시예에서, 유전체층은 실질적으로 원통형 측면을 가진다. 400℃보다 낮은 증착 온도들에서 (상면 위에 증착되는 두께와 비교하여) 30 내지 40% 정도 및 그 이상의 값들을 갖는 구멍의 측벽 위에 소위 "컨포밍(conforming)" 유전체 증착을 획득하는 경향이 있다. 유전체층은 딥 에칭 프로세스와 관련된 요철들을 평활하게 할 수 있다.
일 실시예에서, 저압 화학적 기상 증착은 플라즈마-증강 화학적 기상 증착 전에 반도체 웨이퍼에 대해 수행된다. 플라즈마-증강 화학적 기상 증착은 저압 화학적 기상 증착에 의해 획득되는 제 1 유전체 서브-층에 제 2 유전체 서브-층을 부가한다. 구멍의 측면은 고려 중인 단계 또는 서브-단계 중 자유 측면을 의미한다.
일 실시예에서 저압 화학적 기상 증착은 플라즈마-증강 화학적 기상 증착 후 반도체 웨이퍼에 대해 수행된다. 저압 화학적 기상 증착은 플라즈마-증강 화학적 기상 증착에 의해 획득된 제 1 유전체 서브-층에 제 2 유전체 서브-층을 부가한다.
일 실시예에서, 적어도 하나의 처리는 분 당 250 나노미터, 바람직하게는 분당 300 나노미터보다 빠른 증착 속도로 실시된다.
일 실시예에서, 유전체층의 형성 후, 이 방법은 유전체층 위에의 금속층의 형성을 포함한다. 금속층은 전도성 재료의 확산을 차단하는 배리어를 형성하고, 상기 금속층은 Ti, TiN, Ta, TaN, Ru 중 적어도 하나를 포함한다.
일 실시예에서, 구멍의 에칭 단계는 상기 주면에서 시작하는 딥 에칭을 포함한다.
다른 양상에 따르면, 본 발명은 상기 반도체 웨이퍼의 주면에 실질적으로 수직이고 5보다 큰 폼 팩터를 가지는 적어도 하나의 구멍을 포함하는 반도체 웨이퍼 위에, 제어된 압력 하에서 리액터에서 금속 연결 비어 연속 증착을 준비하기 위한 방법에 관한 것이다. 이 방법은:
-　구멍의 자유 내면 위에 유전체층의 저압 화학적 기상 증착을 실행하는 단계 - 유전체층은 주면 위의 유전체층의 두께보다 30%이상 더 큰 최소 두께를 가지며, 화학적 증착은 리액터에서 400℃보다 낮은 온도 및 100　토르보다 높은 압력에서 수행됨 -;
-　구멍의 자유 내면 위에 유사한 조성의 유전체층의 플라즈마-증강 화학적 기상 증착을 실행하는 단계 - 플라즈마-증강 화학적 기상 증착은 보조 리액터에서 20 토르보다 낮은 압력에서 수행됨 -; 및
-　상기 구멍들을 전도성 재료로 충전하는 단계를 포함한다.
구멍은 다른 의도된 후속 단계들에 의존하여 임시 또는 최종 저부를 가질 수 있다. 오목부의 저부는 일반적으로 전기 전도성이고 선택적으로 폴리싱 후 비어에 접속된다.
여기서는 폼 팩터는 직경에 대한 높이의 비율을 의미한다.
상기 방법은 예를 들어 독자가 참조하도록 초대되는 WO 2012/013869에 기재된 것과 같은 화학적 가스 증착 리액터에서 실행될 수 있다.
본 발명은 첨부 도면들에 의해 도시되고 결코 한정하는 것이 아닌 예들로서 취해지는 몇몇 실시예들의 상세한 설명을 심사 시 더 잘 이해될 것이다.
도　1은 제조의 진행에서 관통 구멍이 형성되는 반도체 장치의 단면도이고;
도　2는 나중 단계에서의 도 1의 반도체 장치의 단면도이고;
도　3은 나중 단계에서의 도 1의 반도체 장치의 단면도이고;
도　4는 관통 비어가 제공되는 반도체 장치의 단면도이다.
이하의 도면들 및 설명들은 확실한 특징(definite nature)의 요소들을 주로 포함한다. 그러므로, 이들은 본 발명의 더 나은 이해를 줄 뿐만 아니라 필요할 때 그것의 정의에 기여할 수 있다.
본 발명은 예들로서만 본원에 주어져서 기재된 방법 및 장치들의 예들에 한정되지 않지만, 그것의 청구항들의 범위 내에서 이 기술에서 숙련된 사람에 의해 생각될 수 있는 모든 변형예들을 포함한다.
CMOS 기술들에서의 3D 집적은 트랜지스터들의 크기들을 감소시키고 감소된 전달 지연 및 제한된 에너지 소모의 면에서 성능에 도달할 가능성들을 제공한다. 이들 3D 기술들에 의해 기판에의 관통 실리콘 비어들(Through Silicon Vias: TSVs)의 사용은 저 전기 저항을 갖는 접촉들을 계속 가지면서 칩들의 고밀도 적층을 허용한다. 제조는 3개의 주요 단계들: 구멍의 형성, 인터페이스의 증착 및 비어의 충전에 기초한다. 인터페이스 증착의 중간 단계는 중요한데 그 이유는 첫째 실리콘에서의 딥 에칭 단계의 결함들이 보정되거나 덮여야 하고 둘째 비어의 직경이 제 3 단계에서 화학적 증착에 의해 구리로 충전하는 것을 허용하기 위해 유지되어야 하기 때문이다. 이러한 인터페이스는 전기 절연체, 구리 확산 배리어 및 실리콘과 구리 패드 간의 접착 촉진제로서 수개의 기능들을 가진다. 그것은 배리어 층보다 두꺼운 전기 절연 SiO2 층의 구리의 확산을 차단하기 위해 배리어 층으로 구성될 수 있다. 절연층은 5:1보다 큰 폼 팩터를 가지는 관통 웨이퍼 비어들의 필요한 전기 성능을 얻기 위한 중요한 요소이다. 해결 방법은 비어 집적을 위해 높은 폼 팩터를 갖는 이들 비어 구멍들에 유전체층의 증착을 허용하여 개발되어 왔고, 증착은 최종 동작이고 낮은 값들로 제한된 증착 온도에서 실행된다.
단독으로 취해지는 기준들 각각 - 절연, 높은 폼 팩터를 갖는 균일성, 낮은 온도 - 은 반도체들에 대해 적용되는 통상의 산화물 증착 기술들 중 하나, 예컨대 PECVD(Plasma Enhanced CVD), SACVD(sub-atmospheric pressure CVD), HPCVD(High pressure CVD), LPCVD(Low pressure CVD), APCVD(Atmospheric pressure CVD) 등을 이용하여 현재 충족될 수 있지만, 다른 기준들은 충족되지 않는다. 발명자들에 의해 이루어진 분석에 따르면, LPCVD 기술은 우수한 품질의 절연층(유전체, 균일성)이 얻어지게 하지만 의도된 응용에 관해 낮은 성장 속도 및 매우 높은 증착 온도(> 500℃)에서 얻어지게 한다. APCVD 기술은 낮은 성장 속도를 부여하면서 양호한 품질의 절연층이 400℃보다 낮은 온도들에서 얻어지게 하지 않는다. PECVD 기술은 플라즈마를 사용을 통해 고속 증착 속도, 낮은 온도에서의 동작을 허용하지만, 그것은 5:1보다 높은 애스펙트 비(aspect ratio)를 갖는 균일한 비어 충전들을 허용하지 않는다. 끝으로 HPCVD 증착은 낮은 온도이지만 낮은 유전 특성에 비해 매우 양호한 정합을 특징으로 한다.
도 1에서 알 수 있는 것과 같이, 단면도에서 반도체 웨이퍼(1) 또는 기판은 주면(2), 대향면(3) 및 측면 에지들을 포함한다. 측면 에지들은 설명 요구들을 위해 여기서는 임의로 도시되었지만 웨이퍼는 더 넓을 수 있다는 사실을 배제하지 않는다. 실제로 반도체 웨이퍼는 정규화된 직경 예컨대 200 또는 300 mm의 디스크이다. 주면(2)은 여기서 상부 위치에 있고 대향면(3)은 하부 위치에 있다. 주면(2)은 그렇게 불리는데 그 이유는 그 방법은 기본적으로 이러한 표면으로부터 시작해서 수행되기 때문이다. 일반적으로 반도체 웨이퍼(1)는 단결정 실리콘에 기본 본체를 포함한다.
반도체 장치들은 이전의 제조 단계들에서 얻어진 반도체 웨이퍼(1)에 제공될 수 있다. 독자는 램(Ramm)에 의한 위에서 언급한 논문을 언급하도록 초대된다. 반도체 장치들의 존재는 그것의 도펀트들의 재활성화 및 변형 및 심지어 이들의 특성들의 파괴를 방지하기 위해 강한 온도 제한들을 도입한다. 500℃ 바람직하게는 400℃보다 높은 온도를 적용하지 않는 것이 바람직하지 않다.
상면(2)으로부터 시작해서 반도체 웨이퍼(1)는 배신(basin; 4)을 가진다. 배신(4)은 그것의 큰 표면에 비해 얕다. 배신(4)은 에치 기술을 이용하여 획득될 수 있다. 일반적으로 배신(4)은 선택적이다. 구멍(5)은 상면(2)으로부터 시작해서, 여기서는 배신(4)에서, 저면(3)의 방향에서 만들어진다. 구멍(5)은 관통 구멍이다. 구멍(5)은 딥 에칭 기술 예컨대 플루오르화 플라즈마 드라이 에칭(fluorinated plasma dry etching)을 이용하여 형성된다. 구멍(5)은 도시되지 않은 하부 전도성 요소로 개방된다. 하부 전도성 요소는 구멍(5)의 바닥을 형성한다. 하부 전도성 요소는 에치 정지층으로서 작용할 수 있다. 구멍(5)은 원형 단면(revolution)의 벽 또는 측면(5a)을 포함한다. 측면(5a)은 가능한 주름들의 깊이 방향(corrugations depth-wise)을 갖는 실질적으로 원통형이다. 구멍(5)의 직경은 배신(4)의 폭 및 최소 길이보다 작고, 예를 들어 이러한 최소치보다 10% 작고, 예를 들어 5% 작다.
반도체 웨이퍼(1) 위에는, 유전체층(6)이, 바람직하게는 SiO2가 증착된다. 증착은 2가지 처리들을 포함한다. 처리들은 동일한 리액터에서 수행된다(WO2012/013869 참조). 유전체층(6)은 구멍(5)의 측면(5a) 위에 형성된다. 유전체층(6)은 배신(4) 위에 형성될 수 있다.
2가지 처리들은 동일한 재료들을 화학적으로 증착할 수 있다. 2가지 처리들은 각각의 처리 사이에서 압력을 서로 유지한 후 추종하고, 즉, 압력은 하나의 압력과 다른 것의 압력 사이에서 유지한다.
발명자들은 순차로 하나의 동일한 리액터에서 2개의 프로세스들: PECVD + HPCVD 또는 HPCVD + PECVD을 수행하는 위에서 언급한 기술들 중 2개의 조합이 품질 결과들을 2개의 절연 서브-층들(sub-layers)의 중첩(superimposing)의 멀리 위에서 얻어지게 한다는 것을 발견했다. 시퀀스 순서의 선택은 충전될 비어의 유형에 의해 - 예컨대 비어가 주면에 가까이에서 좁으면 PECVD가 먼저, 에칭 후 표면 조건, 예컨대 구멍의 표면이 오히려 거칠다면 HPCVD가 먼저 행해짐 -, 및 기판 위에서의 비어 네트워크(via network)의 밀도에 의해 - 예를 들어 네트워크가 밀하면(dense) HPCVD가 먼저 그리고 만약 네트워크가 넓으면 PECVD가 먼저 행해짐 - 좌우된다.
관통 웨이퍼 비어들의 이점은 다음과 같다:
- PECVD에 의해 증착된 서브-층은 특히 사전 HPCVD 증착의 밀도를 높이고 그것의 수분 흡수를 제한함으로써, 낮은 온도 증착으로 조립체의 유전체 성능을 향상시키고;
- HPCVD에 의해 증착된 서브-층은 균질의 유전 특성들을 보장하기 위해 균일한 비어 벽들의 전체 높이에 걸친 산화물의 증착을 허용한다. 이러한 정합은 또한 비어의 상부에서의 오버행 효과(overhang effect)의 감소를 허용하고, 이것은 후속 단계들에서의 구리 충전에 대한 제한 요인(마스킹 효과)이다. 그것은 또한 이와 같은 결함들을 평활하게 함으로써 에치-유도 결함들의 오프셋팅을 허용하고;
- 제조 수요에 따른 전체의 만족스러운 증착 속도(> 300 nm/분), 및 균일성.
하나의 처리는 200과 400℃ 사이의, 바람직하게는 200과 300℃ 사이의 온도에서, 2와 20 토르 사이의, 바람직하게는 2와 15 토르 사이의, 더욱 바람직하게는 5와 10 토르 사이의 압력에서, 300과 1200 W 사이의, 바람직하게는 500과 800 W 사이의 플라즈마 에너지에 의한 플라즈마-증강 화학적 기상 증착, 및 500과 2000 mg/분 사이에서의, 바람직하게는 1000과 1500 mg/분 사이에서의 프리커서 유동을 포함한다. O2 및 O3 산소 유동은 500과 1500 scc/분 사이, 바람직하게는 800과 1200 scc/분 사이에 있고, scc는 10 내지 18% O3, 바람직하게는 12 및 16% O3 사이의 마이크로일렉트로닉스에서 사용되는 표준 세제곱 센티미터를 나타낸다. 플라즈마는 주파수 10과 20 MHz 사이의, 바람직하게는 12와 15 MHz 사이의 주파수에서 RF에 의해 발생된다.
다른 처리는 온도 200과 400℃ 사이의, 바람직하게는 250과 350℃ 사이의 온도에서, 100과 600 토르 사이의, 바람직하게는 200과 400 토르 사이의 압력에서의 저압 화학적 기상 증착(sub-atmospheric chemical vapour deposit), 및 500과 2000 mg/분 사이에서의, 바람직하게는 1000과 1500 mg/분 사이에서의 프리커서 유동을 포함한다. 산소 유동 O2 및 O3은 1000과 3000 scc/분 사이, 바람직하게는 1500과 2000 scc/분 사이에 있고, 10 내지 18% O3, 바람직하게는 12 내지 16% O3을 갖는다. 위에서 언급한 저압 화학적 기상 증착은 서브-층의 양호한 균일성 및 전기 절연을 위해 효과적이다.
유전체층(6)은 구멍(5)의 측벽을 덮는다. 유전체층(6)은 구멍(5)의 바닥 가까이에서 실제로 약간 테이퍼져서 더 얇고 - e1 -, 및 주면(2) 가까이에서 더 얇은 - e2 - 이상적으로 원통형의 내면을 제공한다. 유전체층(6)은 주면(2) 위에서 훨씬 두껍고 두께 ep을 가진다. 두께 e1은 두께 ep보다 30%, 바람직하게는 40% 더 두꺼울 수 있다. 두께 e2는 두께 ep보다 50%, 바람직하게는 60% 더 두꺼울 수 있다. 비율 e1/e2는 증착 정합(deposit conformity)의 지표이다. 이상적인 e1/e2 비율은 1이다. 실제 e1/e2 비율은 55%, 바람직하게는 65%보다 높다. 도　2에서, 유전체층(6)의 두께는 크게 과장되었고 도시된 유전체층(6)은 이상적, 즉 원통형이다.
유전체층(6)은 웨이퍼 본체의 단결정 실리콘을 예를 들어 전부 덮는다.
도 2에 도시된 반도체 웨이퍼(1)가 획득된다. 유전체층(6)은 100 nm와 1000 nm 사이의, 바람직하게는 200과 500 nm 사이의 예를 들어 200 nm의 두께를 가진다. 측면(5a) 위의 유전체층(6)은 그것이 상면(2)으로부터 멀리 이동할 때 두께를 증가시킨다. 드리프트(drift), 폼 팩터에 대한 두께의 변동 비율은 16%보다 낮을 수 있고; 즉 (Max. 두께 - Min. 두께)/Min. 두께/폼 팩터 < 16%, 바람직하게는 < 10%, 심지어 6%보다 작을 수 있다. 상기 처리들에 의해 제공되는 서브-층들은 함께 용해될 수 있다.
반도체 웨이퍼(1) 위에는, 배리어 층(7)이 증착된다. 이러한 증착물(deposit)은 예컨대 CVD에 의해 등방성이고 또는 예컨대 PVD에 의해 지향될 수 있다. 배리어 층(7)은 단결정 실리콘에서 거의 확산할 수 없는 금속 또는 질화 금속을 포함한다. 배리어 층(7)은 다음의 구성 성분들: 티탄, 질화 티탄, 탄탈, 질화 탄탈, 루테늄 중 적어도 하나를 포함한다. 배리어 층(7)은 만약 그것이 티탄, 탄탈 및 루테늄이면 전기 전도성일 수 있고 만약 그것이 질화 금속이면 전기 절연성일 수 있다. 배리어 층(7)은 측면(5a) 위에 형성된다. 배리어 층(7)은 배선(4) 위에 형성된다. 배리어 층(7)의 두께는 1과 100 nm 사이에, 바람직하게는 5와 15 nm 사이에 있고, 예를 들어 10 nm이다. 도　3 및 4에서, 배리어 층(7)의 두께는 상당히 과장되어 있다. 실제로 배리어 층(7)의 두께는 유전체층(6)의 두께보다 10 내지 100배 더 두껍다. 배리어 층(7)은 유전체층(6)을, 예를 들어 전부 덮는다.
이것은 도 3에 도시된 반도체 웨이퍼(1)의 획득으로 이어진다. 도　3에서 배리어 층(7a)의 두께는 크게 과장되어 있고 도시된 배리어 층(7)은 이상적 즉 원통형이다.
반도체 웨이퍼(1) 위에는, 전도성 재료, 예컨대 구리가 증착된다. 전도성 재료는 전기도금이 추종되는 균일 PVD 기술(Physical Vapour Deposition)을 이용하여 증착된다. 전도성 재료는 구멍(5)을 충전하여 비어(8)를 형성한다. 전도성 재료는 전기 접점 또는 패드(9)를 형성하는 배신(4)을 충전한다. 이러한 방식으로, 저 전기 저항, 기판 및 규칙적인 형상(regular shape)의 본체로의 낮은 확산 위험을 가지는 큰 깊이의 비어가 획득된다. 이후 반도체 웨이퍼(1)의 대향면(3)이 폴리싱될 수 있다. 폴리싱은 구멍의 바닥에 증착된 절연체 및 배리어 재료를 제거한다. 폴리싱은 비어에서 전도성 재료의 단부를 노출시킨다. 그러므로, 대향면(3)과 같은 높이에 놓인 비어의 단부를 전기적으로 접속하는 것이 가능하다. 전도성 재료는 구리 또는 텅스텐일 수 있다. 구멍의 측면은 먼저보다 유전체층의 형성 후 더 평활할 수 있다. 플라즈마 증강 화학적 기상 증착은 1과 20 토르 사이의 압력에서 수행될 수 있다.
환언하면, 본 발명은 수 ㎛의 또는 수 십 ㎛의 패턴들을 갖고, 5보다 높은 고 폼 팩터를 갖고, 구멍의 벽들 위에 최상의 가능한 정합 및 구멍의 바닥에서 최소의 가능한 정합을 갖고 증착되는 전기 절연 배리어를 갖고, 낮은 온도에서 관통 웨이퍼 비어를 제조하는 방법을 제공한다. 반도체 웨이퍼(1)에는 관통 비어가 제공되고, 비어는 0과 50 ㎛ 사이의 직경 및 50 ㎛보다 긴 길이를 가지며, 비어는 중심 전도체, 두께 1과 100 nm 사이의 배리어 층 및 웨이퍼 본체의 두께로 연속하는 절연층을 포함하고, 절연층은 100 nm와 1000 nm 사이의 두께를 가진다. 드리프트는 16%보다 작다. 배리어 층 주위에서의 절연층의 최소 두께는 주면 위의 절연층의 최소 두께보다 30% 더 두껍다.
비교에 의해, 발명자들은 200과 450℃ 사이의 온도에서 증착할 때,
PECVD 증착이 30%보다 작은 정합을 제공한다고 결정했다. 비어의 바닥에 가까운 1 ㎛의 절연층 두께에 대해, 15% 정합을 획득하기 위해 6 ㎛보다 큰 총 두께가 제공되어야 하고, 7% 정합을 위해서는 12 ㎛보다 큰 총 두께가 제공되어야 한다.
HPCVD 증착은 40%보다 큰 정합을 제공한다. 그러나, 유전 특성들이 상기 기술에 의한 것보다 낮으므로 비어의 바닥에 가까운 절연층의 두께는 1 ㎛보다 훨씬 크다.
PECVD 증착에 의해 추종되는 HPCVD 증착은 35%보다 큰 전체 정합 및 만족할 만한 유전 특성들을 제공한다. 비어의 바닥에 가까운 절연층의 두께는 1 ㎛일 수 있고, HPCVD 증착 후 추종하는 PECVD 증착은 HPCVD 증착으로 획득된 층의 유전 특성들을 향상시킨다.

Claims (17)

  1. 웨이퍼의 주면(main surface; 2)으로부터 연장하는 전도성 관통 비어(conductive through via)를 포함하는 반도체 웨이퍼(1)를 제조하기 위한 방법으로서, 상기 비어는 5보다 높은 폼 팩터(form factor)를 가지며, 상기 웨이퍼(1)는 유전체층(6)을 포함하고, 상기 방법은:
    상기 반도체 웨이퍼(1)에서 5보다 높은 폼 팩터를 가지며 딥 에칭(deep etching)에 의해 상기 웨이퍼(1)의 상기 주면(2)으로부터 연장하는 적어도 하나의 관통 구멍(5)을 형성하는 단계로서, 상기 구멍은 측면(5a)을 포함하는, 상기 적어도 하나의 관통 구멍(5)을 형성하는 단계,
    제어된 압력 하에서 리액터(reactor)에서, 2가지 처리들로 상기 구멍(5)에 적어도 하나의 유전체층(6)을 형성하는 단계로서, 상기 처리들 중 하나는 상기 구멍(5)의 상기 측면(5a) 상에서의 유전체의 저압 화학적 기상 증착(sub-atmospheric chemical vapor deposit)을 포함하고, 화학적 증착은 상기 리액터에서 400℃보다 낮은 압력 및 100 토르보다 높은 압력 하에서 수행되고, 상기 처리들 중 다른 하나는 상기 구멍(5)의 상기 측면(5a) 상에서의 유전체의 플라즈마 증강 화학적 기상 증착(plasma enhanced chemical vapour deposit)을 포함하고, 화학적 증착은 상기 리액터에서 20 토르보다 낮은 압력에서 수행되는, 상기 유전체층(6)을 형성하는 단계; 및
    전도성 재료(8)로 상기 구멍을 충전하여 비어를 형성하는 단계를 포함하는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 전도성 재료(8)는 구리 또는 텅스텐을 포함하고, 상기 유전체는 이산화 실리콘을 포함하고 상기 반도체 웨이퍼(1)는 단결정 실리콘을 포함하는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유전체층(6)은 40% 이내로 실질적으로 원통형 측면을 가지는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    저압 화학적 기상 증착은 플라즈마 증강 화학적 기상 증착 전 상기 반도체 웨이퍼(1) 상에서 수행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 2가지 처리들 중 적어도 하나는 분 당 250 나노미터보다 빠른, 바람직하게는 분당 300 나노미터의 증착 속도(deposit rate)로 실시되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 유전체층(6)을 형성한 후, 상기 유전체층(6) 위에 금속층(7)을 형성하는 것을 포함하고, 상기 금속층(7)은 상기 전도성 재료(8)의 확산을 차단하기 위해 배리어(barrier)를 형성하고, 상기 금속층은 Ti, TiN, Ta, TaN, Ru 중 적어도 하나를 포함하는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    저압 화학적 기상 증착은 200과 400℃ 사이의, 바람직하게는 250과 350℃ 사이의 온도에서 실행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    저압 화학적 기상 증착은 100과 600　토르 사이의, 바람직하게는 200과 400 토르 사이의 압력 하에서 실행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    저압 화학적 기상 증착 및/또는 플라즈마 증강 화학적 기상 증착은 500과 2000 mg/분 사이에서의, 바람직하게는 1000과 1500 mg/분 사이에서의 프리커서의 유동 하에서 실행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    저압 화학적 기상 증착은 1000과 3000 scc/분 사이에서의, 바람직하게는 1500과 2000 scc/분 사이에서의 O2/O3의 유동 하에서 실행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    플라즈마 증강 화학적 기상 증착은 온도 200과 400℃ 사이의, 바람직하게는 200과 300℃ 사이의 온도에서 실행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    플라즈마 증강 화학적 기상 증착은 1과 20 토르 사이의, 바람직하게는 5와 10 토르 사이의 압력에서 실행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    플라즈마 증강 화학적 기상 증착은 300과 1200 W 사이의, 바람직하게는 500과 800 W 사이의 파워를 가지는 플라즈마를 이용하여 실행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    플라즈마 증강 화학적 기상 증착은 500과 1500 scc/분 사이의, 바람직하게는 800과 1200 scc/분 사이의 O2/O3의 유동 하에서 수행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    플라즈마 증강 화학적 기상 증착 및/또는 저압 화학적 기상 증착은 10 내지 18% O3, 바람직하게는 12 내지 16% O3을 갖는 O2/O3의 유동 하에서 실행되는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 비어는 10과 50 ㎛ 사이의 직경 및 50 ㎛보다 긴 길이를 가지는, 반도체 웨이퍼(1)를 제조하기 위한 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 구멍의 상기 측면(5a)은 이전보다 상기 유전체층을 형성한 후 더 평활한(smooth)한, 반도체 웨이퍼(1)를 제조하기 위한 방법.
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