KR100840665B1 - 반도체 소자의 제조방법 및 이를 이용한 시스템 인 패키지 - Google Patents
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Abstract
본 발명은 높은종행비를 갖는 트랜치에 단차도포성 및 신뢰성을 항상 시킬 수 있는 반도체 소자의 제조방법 및 이를 이용한 시스템 인 패키지에 관한 것이다.
본 발명에 따른 반도체 소자는 제 1 절연막을 형성; 제 1 절연막 상에 제 1 및 제 2 금속 패턴을 형성; 제 1 절연막과 각 금속 패턴을 덮도록 제 2 절연막을 형성; 기판이 노출되도록 제 1 및 제 2 절연막을 관통하여 트랜치를 형성; 제 2 절연막의 상부와 트랜치에 제 1 및 제 2 산화막을 형성; 제 1 금속패턴이 노출되도록 비아홀을 형성; 기판의 전면을 덮도록 형성된 제 1 및 제 2 배리어 메탈막을 형성; 트랜치 및 비아홀을 채우고, 제 2 배리어 메탈막의 상부에 구리층을 매립; 제 2 배리어 메탈막이 드러나도록 구리층을 평탄화; 구리층 및 구리층을 감싸는 제 1 및 제 2 배리어 메탈막이 돌출되도록 제 2 절연막이 리세스되는 것을 포함한다.
이러한 구성에 의하여 본 발명은 높은종횡비를 갖는 트랜치를 채우기 위한 산화막 및 배리어 메탈막을 각각 PE-CVD 방법과 스퍼터링 방법으로 증착한 다음 원자층증착법(ALD)으로 재증착함으로써, 트랜치에 형성된 산화막 및 배리어 메탈막의 단차도포성 및 신뢰성을 높일 수 있다.
시스템 인 패키지, 원자층증착, ALD, 이중증착
Description
도 1a 내지 도 1i는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조과정을 나타낸 도면.
도 2a 내지 도 2g는 본 발명의 제 2 실시 예에 따른 시스템 인 패키지 제조과정을 나타내 도면.
< 도면의 주요 부분에 대한 부호설명 >
102 : 기판 104 : 제 1 절연막
106 : 제 1 금속패턴 108 : 제 2 금속패턴
110 : 제 2 절연막 112 : 트랜치
114 : 제 1 산화막 116 : 제 2 산화막
118 : 비아홀 120 : 제 1 배리어 메탈막
122 : 제 2 배리어 메탈막 124 : 금속층
본 발명은 반도체 소자에 관한 것으로, 특히 높은종행비를 갖는 트랜치에 단 차도포성 및 신뢰성을 항상 시킬 수 있는 반도체 소자의 제조방법 및 이를 이용한 시스템 인 패키지에 관한 것이다.
현재의 전자제품 시장은 휴대용 전자 장치의 급격한 수요 증가로, 전자 장치에 실장되는 집적화된 반도체 소자들에 대한 수요 또한 증가하고 있다. 이러한 반도체 소자들은 고집적화에 따라 소자 분리막으로 STI(Shallow Trench Isolation)형 소자 분리막 사용이 늘고 있다. STI를 이용한 소자 분리법은 트렌치를 형성하고, 이 트렌치에 산화막을 채워넣는 것으로, LOCOS(Local Oxidation of Silicon) 방법에 비해 버즈빅(bird's beak)의 문제를 없앨 수 있다.
그러나, 반도체 소자의 고집적화가 더욱 높은 정도로 이루어지면 소자 분리막이 채워질 트렌치의 깊이는 동일 수준을 유지하는 상태에서 폭이 상대적으로 줄어들어 가로세로비(aspect ratio)가 높은 값을 나타내는 경우가 많아진다. 따라서, 트렌치에 보이드(void)나 심(seam) 등의 결함이 없이 실리콘 산화막을 채워넣는 것이 요청되고 있다.
따라서, 가로세로비가 높은 트렌치를 채울 산화막을 선택하면서 공간 채움성(gap filling)이 우수한 산화막을 형성하는 방법이 여러가지로 모색된다. 그중 하나의 방법으로 오존 TEOS(Tetra Ethyle Ortho Silicate) USG(Undoped Silicate Glass)나 HDP(High Density Plasma), CVD(Chemical Vapor Deposition)를 사용하는 방법이 제시되었다.
그러나, TEOS, HDP, CVD 등을 이용한 산화막 적층법은 트렌치의 가로세로비가 가령 5 정도인 트렌치를 결함 없이 채워야 하는데, 종래의 방법으로는 갭필(Gap Fill)특성에 한계가 있어 단차도포성(Step Coverage)특성이 좋지 않기 때문에 후 공정에 의한 열 확산(Thermal Expansion) 및 소윙(Sawing)공정에 의한 크랙(Crack)이 발생할 수 있는 문제점이 있다.
따라서 상기와 같은 문제점을 해결하기 위하여, 본 발명은 높은종행비를 갖는 트랜치에 단차도포성 및 신뢰성을 항상 시킬 수 있는 반도체 소자의 제조방법 및 이를 이용한 시스템 인 패키지를 제공하는데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 제 1 실시 예에 따른 반도체 소자는 기판에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 제 1 및 제 2 금속 패턴을 형성하는 단계; 상기 제 1 절연막과 각 금속 패턴을 덮도록 제 2 절연막을 형성하는 단계; 상기 기판이 노출되도록 상기 제 1 및 제 2 절연막을 관통하여 트랜치를 형성하는 단계; 상기 제 2 절연막의 상부와 상기 트랜치에 제 1 및 제 2 산화막을 형성하는 단계; 상기 제 1 금속패턴이 노출되도록 비아홀을 형성하는 단계; 상기 기판의 전면을 덮도록 형성된 제 1 및 제 2 배리어 메탈막을 형성하는 단계; 상기 트랜치 및 비아홀을 채우고, 상기 제 2 배리어 메탈막의 상부에 구리층을 매립하는 단계; 상기 제 2 배리어 메탈막이 드러나도록 상기 구리층을 평탄화하는 단계; 및 상기 구리층 및 상기 구리층을 감싸는 제 1 및 제 2 배리어 메탈막이 돌출되도록 제 2 절연막이 리세스되는 단계를 포함하여 구성된다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴 보면 다음과 같다.
도 1a 내지 도 1i는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법을 나타낸 도면이다.
도 1a 내지 도 1i를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자는 기판(102)에 제 1 절연막(104)을 형성하는 단계, 제 1 절연막(104) 상에 제 1 및 제 2 금속 패턴(106, 108)을 형성하는 단계, 제 1 절연막(104)과 각 금속 패턴(106, 108)을 덮도록 제 2 절연막(110)을 형성하는 단계, 기판(102)이 노출되도록 제 1 및 제 2 절연막(104, 110)을 관통하여 트랜치를 형성하는 단계, 제 2 절연막(110)의 상부와 트랜치(112)에 제 1 및 제 2 산화막(114, 116)을 형성하는 단계, 제 1 금속패턴(106)이 노출되도록 비아홀(118)을 형성하는 단계, 기판(102)의 전면을 덮도록 형성된 제 1 및 제 2 배리어 메탈막(120, 122)을 형성하는 단계, 트랜치 및 비아홀(112, 118)을 채우고 제 2 배리어 매탈막(122)의 상부에 구리층(124)을 매립하는 단계 제 2 배리어 메탈막(122)이 드러나도록 구리층(124)을 평탄화하는 단계 및 구리층(124) 및 구리층(124)을 감싸는 제 1 및 제 2 배리어 메탈막(120, 122)을 제외한 양측에 제 2 절연막(110)이 노출되도록 리세스되는 단계를 포함하여 구성된다.
도 1a에 도시된 바와 같이, 실리콘기판(102)상에 제 1 절연막(104)을 형성한다. 이때, 제 1 절연막(104)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법으로 증착되고 산화 실리콘(SiOn), 질화 실리콘(SiNx) 등과 같은 무기 또는 유기 절연 물질을 갖는다.
이어, 제 1 절연막(104) 상에 제 1 및 제 2 금속 패턴(106, 108)을 형성한다. 이때, 제 1 및 제 2 금속 패턴(106, 108)은 제 1 절연막(104) 상에 스퍼터링(Sputtering) 등의 증착방법을 이용하여 금속층을 전면 증착한 다음 마스크를 이용한 포토 및 식각 공정으로 패터닝함으로써 형성된다. 이때, 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo합금, Cu합금, Al합금 등과 같은 금속 물질이 단일층 또는 복층 구조로 형성되기도 한다.
이어, 도 1b에 도시된 바와 같이, 제 1 및 제 2 금속 패턴(106, 108)과 제 1 절연막(104)의 전면에 제 2 절연막(110)을 형성한다. 이때, 제 2 절연막(110)으로는 PECVD 등의 증착방법으로 증착되고 산화 실리콘(SiOn), 질화 실리콘(SiNx) 등과 같은 무기 또는 유기 절연 물질을 갖는다.
이어, 도 1c 에 도시된 바와 같이, 제 1 및 제 2 절연막(104, 110)을 관통하여 기판(102)의 일부가 식각되어 표면이 노출되도록 트랜치(112)를 형성한다. 이때, 트랜치(112)는 마스크를 이용한 포토 및 식각 공정으로 형성된다.
이어, 도 1d에 도시된 바와 같이, 트렌치(112)를 포함한 제 2 절연막(110)의 전면에 제 1 산화막(114)을 형성한다. 제 1 산화막(114)은 PE-CVD의 증착 방법등으로 증착된다. 이후, 제 1 산화막(114)의 전면에 제 2 산화막(116)을 형성한다. 제 2 산화막(116)은 원자층증착법(Atomic Layer deposition) 등으로 증착된다.
그리고, 제 1 및 제 2 산화막(114, 116)은 100 ~ 700 ℃의 온도, 200 ~ 2000W의 전압 및 100mtorr ~ 30torr의 압력을 갖는 공정 분위기에서 TEOS, SiN, SiC 등으로 형성된다. 이때, 제 1 산화막(114)의 증착 두께는 1000 ~ 3000Å이고, 제 2 산화막(116)의 증착 두께는 10 ~ 20Å으로 형성된다.
이어, 도 1e에 도시된 바와 같이, 제 1 금속패턴(106, 110)을 노출시키는 비아홀(118)을 형성한다. 이때, 비아홀(118)은 제 1 , 제 2 산화막 및 제 2 절연막(114, 116, 100)을 마스크를 이용한 포토 및 식각 공정으로 제 1 금속패턴(106)이 노출되도록 형성된다.
이어, 도 1f에 도시된 바와 같이, 트랜치 및 비아홀(112, 118)을 포함한 제 2 산화막 전면(116)에 제 1 배리어 메탈막(120)이 형성된다. 제 1 배리어 메탈막(120)은 스퍼터링의 증착방법 등으로 증착한다. 이후, 제 1 배리어 메탈막(120)의 전면에 제 2 배리어 메탈막(122)이 형성된다. 제 2 배리어 메탈막(122)은 원자층증착법 등으로 증착한다.
그리고, 제 1 및 제 2 배리어 메탈막(120, 122)은 200 ~ 800 ℃의 온도, 200 ~ 2000W의 전압 및 100mtorr ~ 50torr의 압력을 갖는 공정 분위기에서 Ti, TiN, Ta, TaN, TiSiN 등으로 형성된다. 이때, 제 1 배리어 메탈막(120)의 두께는 500 ~ 2000Å이고, 제 2 배리어 메탈막(122)의 두께는 10 ~ 20Å으로 형성된다.
이와 같이 높은종횡비를 갖는 트랜치(112)를 채우기 위한 제 1 , 제 2 산화막 제 1 및 제 2 배리어 메탈막(114, 116, 120, 122)을 각각 PE-CVD 방법과 스퍼터링 방법으로 증착한 다음 원자층증착법으로 재증착함으로써, 트랜치(112)에 형성된 제 1 , 제 2 산화막 제 1 및 제 2 배리어 메탈막(114, 116, 120, 122)의 단차도포성 및 신뢰성을 높일 수 있다.
이어, 도 1g에 도시된 바와 같이, 트랜치(112)의 내부와 제 2 배리어 메탈 막(122) 상에 구리층(124)을 형성한다. 이때, 구리층(124)은 전기도금(Electro plating) 방법 등으로 형성된다.
이어, 도 1h에 도시된 바와 같이, 제 2 배리어 메탈막(122)이 노출되도록 구리층(124a)을 CMP(Chemical Mechanical Plishing) 또는 에치백(Etchback)으로 전면 식각한다.
이어, 도 1i에 도시된 바와 같이, 구리층(124a) 및 구리층(124a)을 감싸는 제 1 및 제 2 배리어 메탈막(120, 122)을 제외한 양측의 제 2 절연막(110)이 노출되도록 리세스 된다.
도 2a 내지 도 2g는 본 발명의 제 2 실시 예에 따른 시스템 인 패키지 방법을 나타낸 도면이다.
도 2a 내지 도 2f를 참조하면, 본 발명의 제 2 실시 예에 따른 시스템 인 패키지는 제 1 내지 제 11 항 중 어느 하나로 형성된 제 1 및 제 2 반도체 소자(100, 200)를 구비하는 단계와, 제 1 및 제 2 반도체 소자(100, 200)를 본딩하는 단계와; 제 2 반도체 소자(200)의 기판(202)을 제 1 배리어 메탈막(216)이 노출되도록 평탄화하는 단계와, 제 2 반도체 소자(200)의 평탄화된 기판의 전면에 절연막(310)을 형성하는 단계와, 제 2 반도체 소자(200)의 제 1 배리어 메탈막(216)이 노출되도록 패드홀(318)을 형성하는 단계와, 패드홀(318) 내부에 제 1 및 제 2 배리어 메탈막(320, 322)을 형성하는 단계와, 제 1 및 제 2 배리어 메탈막(320, 322)이 형성된 패드홀(318) 내부에 구리층(324)을 형성하는 단계와, 구리층(324) 및 구리층(324)을 감싸는 제 1 및 제 2 배리어 메탈막(320, 322)이 돌출되도록 절연막(310)이 리 세스되는 단계를 포함한다.
도 2a을 참조하면, 본 발명의 제 2 실시 예에 따른 제 1 및 제 2 반도체 소자(100, 200)는 본 발명의 제 1 실시 예에 따른 반도체 소자와 동일한 구성을 가지므로 이에 대한 설명은 도 1a 내지 도 1i에 대한 설명으로 대신하기로 한다.
구비된 제 1 및 제 2 반도체 소자(100, 200)의 구리층(124a, 224a) 및 구리층(124a, 224a)을 감싸고 있는 제 1 및 제 2 배리어 메탈막(120, 122, 220, 222)을 본딩한다. 이때, 제 1 및 제 2 반도체 소자(100, 200)는 열 확산(Thermal Diffussuon)방법 등으로 본딩된다.
이어, 도 2c에 도시된 바와 같이, 제 2 반도체 소자(202)의 제 1 , 제 2 산화막 및 제 1 배리어 메탈막(214, 216, 220)이 노출되도록 기판(202)을 CMP 또는 에치백으로 전면 식각한다.
이어, 기판, 제 1 , 제 2 산화막 및 제 1 배리어 메탈막(202, 214, 216, 220) 상에 제 3 절연막(310)을 형성한다. 이때, 제 3 절연막(310)은 PECVD 등의 증착방법으로 증착되고 산화 실리콘(SiOn), 질화 실리콘(SiNx) 등과 같은 무기 또는 유기 절연 물질을 갖는다.
이어, 도 2d에 도시된 바와 같이, 기판, 제 1 , 제 2 산화막 및 제 1 배리어 메탈막(202, 214, 216, 220)이 노출되도록 패드홀(318)을 형성한다. 이때, 패드홀(318)은 제 3 절연막(310)을 마스크를 이용한 포토 및 식각 공정으로 기판, 제 1 , 제 2 산화막 및 제 1 배리어 메탈막(202, 214, 216, 220)이 노출되도록 형성된다.
이어, 도 2e에 도시된 바와 같이, 패드홀(318)을 포함한 제 3 절연막(310)의 전면에 제 3 배리어 메탈막(320)이 형성된다. 제 3 배리어 메탈막(320)은 스퍼터링의 증착방법 등으로 증착한다. 이후, 제 3 배리어 메탈막(320)의 전면에 제 4 배리어 메탈막(322)이 형성된다. 제 4 배리어 메탈막(322)은 원자층증착법 등으로 증착한다.
그리고, 제 3 및 제 4 배리어 메탈막(320, 322)은 200 ~ 800 ℃의 온도, 200 ~ 2000W의 전압 및 100mtorr ~ 50torr의 압력을 갖는 공정 분위기에서 Ti, TiN, Ta, TaN, TiSiN 등으로 형성된다. 이때, 제 3 배리어 메탈막(320)의 두께는 500 ~ 2000Å이고, 제 2 배리어 메탈막(322)의 두께는 10 ~ 20Å으로 형성된다.
이어, 패드홀(318)을 채우고 제 4 배리어 메탈막(322) 상에 구리층(324)이 형성된다. 이때, 구리층(324)은 전기도금(Electro plating) 방법 등으로 형성한다.
이어, 도 2f에 도시된 바와 같이, 제 3 절연막(310)이 노출되도록 구리층(324)을 CMP 또는 에치백으로 전면 식각한다.
이어, 제 3 절연막(312)을 리세스 시켜 구리층(324a) 및 구리층(324a)을 감싸는 제 1 및 제 2 배리어 메탈막(320, 322)이 돌출되는 구리 패드를 형성한다.
이와 같이, 제 1 실시 예에 따른 반도체 소자를 이용하여 형성된 시스템 인 패키지는 서로 다른 2개의 반도체를 트랜치로 연결하여 반도체의 크기를 작게할 수 있으며 저장용량을 획기적으로 늘릴 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 높은종횡비를 갖는 트랜치를 채우기 위한 산화막 및 배리어 메탈막을 각각 PE-CVD 방법과 스퍼터링 방법으로 증착한 다음 원자층증착법으로 재증착함으로써, 트랜치에 형성된 산화막 및 배리어 메탈막의 단차도포성 및 신뢰성을 높일 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 이용한 시스템 인 패키지는 서로 다른 2개의 반도체를 트랜치에 형성된 구리층을 연결하여 반도체의 크기를 작게할 수 있으며 저장용량을 획기적으로 늘릴 수 있다.
Claims (17)
- 기판에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상에 제 1 및 제 2 금속 패턴을 형성하는 단계;상기 제 1 절연막과 각 금속 패턴을 덮도록 제 2 절연막을 형성하는 단계;상기 기판이 노출되도록 상기 제 1 및 제 2 절연막을 관통하여 트랜치를 형성하는 단계;상기 제 2 절연막의 상부와 상기 트랜치에 제 1 및 제 2 산화막을 형성하는 단계;상기 제 1 금속패턴이 노출되도록 비아홀을 형성하는 단계;상기 기판의 전면을 덮도록 형성된 제 1 및 제 2 배리어 메탈막을 형성하는 단계;상기 트랜치 및 비아홀을 채우고, 상기 제 2 배리어 메탈막의 상부에 구리층을 매립하는 단계;상기 제 2 배리어 메탈막이 드러나도록 상기 구리층을 평탄화하는 단계; 및상기 구리층 및 상기 구리층을 감싸는 제 1 및 제 2 배리어 메탈막이 돌출되도록 제 2 절연막이 리세스되는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 산화막을 PE-CVD 방법으로 증착한 후 상기 제 2 산화막을 원자층증착법으로 재증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 산화막은 TEOS, SiN, SiC중 어느 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 산화막의 두께는 1000 ~ 3000 Å으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 산화막의 두께는 10 ~ 20 Å으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,제 2 산화막은 100 ~ 700℃, 200 ~ 2000W 및 100mTorr ~ 30Torr 공정 분위기에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 배리어 메탈막을 스퍼터링 방법으로 증착한 후 상기 제 2 배리어 메탈막을 원자층증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 배리어 메탈막은 Ti, TiN, Ta, TaN, TiSiN 중 어느 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 배리어 메탈막의 두께는 500 ~ 2000 Å으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 배리어 메탈막의 두께는 10 ~ 20 Å으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 배리어 메탈막은 200 ~ 800℃, 200 ~ 2000W 및 100mTorr ~ 50Torr 공정 분위기에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 상기 제 1 내지 제 11 항 중 어느 하나로 형성된 제 1 및 제 2 반도체 소자를 구비하는 단계와;상기 제 1 및 제 2 반도체 소자를 본딩하는 단계와;상기 제 2 반도체 소자의 기판을 상기 제 2 반도체 소자의 제 1 배리어 메탈막이 노출되도록 평탄화하는 단계와;상기 제 2 반도체 소자의 평탄화된 전면에 제 3 절연막을 형성하는 단계와;상기 제 2 반도체 소자에 상기 제 2 반도체 소자의 기판, 제 1 , 제 2 산화막 및 제 1 배리어 메탈막이 노출되도록 패드홀을 형성하는 단계와;상기 패드홀 내부와 상기 제 3 절연막의 전면에 제 3 및 제 4 배리어 메탈막을 형성하는 단계와;상기 패드홀을 채우고 상기 제 4 배리어 메탈막의 상부에 구리층을 형성하는 단계; 및상기 구리층 및 구리층을 감싸는 제 3 및 제 4 배리어 메탈막이 돌출되도록 상기 제 3 절연막이 리세스되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 제 3 배리어 메탈막을 스퍼터링 방법으로 증착한 후 상기 제 4 배리어 메탈막을 원자층증착법으로 재증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제 3 및 제 4 배리어 메탈막은 Ti, TiN, Ta, TaN, TiSiN 중 어느 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제 3 배리어 메탈막의 두께는 500 ~ 2000 Å으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제 4 배리어 메탈막의 두께는 10 ~ 20 Å으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제 3 및 제 4 배리어 메탈막은 200 ~ 800℃, 200 ~ 2000W 및 100mTorr ~ 50Torr 공정 분위기에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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