FR2953065A1 - Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques - Google Patents

Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques Download PDF

Info

Publication number
FR2953065A1
FR2953065A1 FR0958234A FR0958234A FR2953065A1 FR 2953065 A1 FR2953065 A1 FR 2953065A1 FR 0958234 A FR0958234 A FR 0958234A FR 0958234 A FR0958234 A FR 0958234A FR 2953065 A1 FR2953065 A1 FR 2953065A1
Authority
FR
France
Prior art keywords
chips
plate
chip
conductive pads
temporary support
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR0958234A
Other languages
English (en)
Inventor
Laurent Clavelier
Barbara Charlet
Cioccio Lea Di
Thomas Signamarcheix
Marc Zussy
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR0958234A priority Critical patent/FR2953065A1/fr
Priority to PCT/EP2010/067843 priority patent/WO2011061296A1/fr
Publication of FR2953065A1 publication Critical patent/FR2953065A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Procédé de réalisation d'un dispositif microélectronique doté d' au moins un niveau donné comportant une pluralité de puces (C1,...,Cn) empilées sur une autre pluralité de puces (C'1,...,C'n) d'un niveau inférieur, le procédé comprenant des étapes de : - réalisation d'une première pluralité de puces sur une première plaque (100), - test électrique des puces (C1,...,Cn) de la première pluralité de puces afin de localiser une ou plusieurs puce (s) défectueuse (s) (C2) sur la première plaque, - fixation sur la première pluralité de puces d'un support temporaire (101-102), - séparation des puces entre elles par formation de tranchées (120) autour des puces, traversant la première plaque et dévoilant le support temporaire, - retrait de la ou des dite(s) puce(s) défectueuse(s), - assemblage de la première pluralité de puces avec une deuxième pluralité de puces (C'1,...,C'n) reposant sur une deuxième plaque (200).

Description

1 PROCEDE DE REALISATION D'EMPILEMENTS SUR PLUSIEURS NIVEAUX D'ENSEMBLES DE PUCES ELECTRONIQUES
DESCRIPTION 5 DOMAINE TECHNIQUE L'invention concerne le domaine de la microélectronique et plus particulièrement celui de la réalisation de dispositifs comportant des empilements de support de puces ou de circuits intégrés. 10 Elle apporte des améliorations en termes de rendement par rapport aux procédés de type communément appelé « wafer to wafer » (plaque sur plaque) et en termes de rapidité de mise en oeuvre vis-à-vis des procédés de type communément appelé « chip to wafer » 15 (puce sur plaque). ART ANTÉRIEUR Il est connu de réaliser un empilement communément appelé « stacking 3D », de plusieurs circuits intégrés ou de plusieurs puces. 20 Pour cela on peut, selon un procédé communément appelé « W2W » (pour wafer to wafer), superposer plusieurs plaques (wafer selon la terminologie anlo-saxonne) de plusieurs puces ou circuits intégré(e)s qui ont été formé(e)s en même 25 temps sur le même support, les plaques étant ensuite éventuellement découpées. Un tel procédé pose problème en termes de rendement des circuits fonctionnels. 2 On appelle rendement d'une plaque, le ratio entre nombre de puces jugées fonctionnelles sur cette plaque et le nombre de puces total de cette plaque. Lorsqu'on empile N plaques ayant un rendement individuel de Yi, on obtient un dispositif dont le rendement total Y est Y = Yi x Yi=1 x Yi=z x ... x Yi=N Un empilement de deux plaques ayant chacune un rendement de 80%, donne ainsi un rendement total de 64%. Lorsqu'on cherche à empiler plus de 2 puces, le rendement total chute rapidement et peut s'avérer trop faible. Il en résulte, que l'on choisi plutôt généralement de mettre en oeuvre un report de puces sur un wafer, une fois qu'elles ont été extraites par découpe d'un autre wafer, testées et triées. Cette autre méthode, communément appelée « C2W » (pour « chip to wafer ») a comme inconvénient d'être plus longue à mettre en oeuvre que la méthode W2W pour réaliser autant d'empilements de puces. Pour empiler des puces de 1 cm2 sur une plaque de 200 mm et réaliser un empilement de 300 puces sur la surface d'une plaque, le procédé peut avoir une durée totale qui peut être par exemple de l'ordre de plusieurs heures. Il se pose le problème de trouver un nouveau procédé de réalisation d'un dispositif comportant une pluralité de puces empilées.
EXPOSÉ DE L'INVENTION L'invention concerne un procédé de réalisation d'un dispositif microélectronique doté d'au moins un niveau donné comportant une pluralité de puces empilées sur une autre pluralité de puces d'un niveau inférieur. Le procédé comprend des étapes consistant à : - fournir une première plaque comportant une première pluralité de puces, - test fonctionnel des puces de la première pluralité de puces afin de localiser une ou plusieurs puce(s) défectueuse(s) sur la première plaque et à identifier les puces fonctionnelles, - fixation sur la première pluralité de 15 puces d'un support temporaire, - séparation des puces entre elles par formation de tranchées autour des puces, les tranchées traversant la première plaque les puces étant tenues par le support temporaire, 20 - assemblage des puces fonctionnelles de la première pluralité de puces avec une deuxième pluralité de puces reposant sur une deuxième plaque. Par puces défectueuses, on entend des puces qui ne répondent pas à un ou plusieurs critères 25 prédéterminés, par exemple d'aspect, et/ou de fonctionnement électrique, et/ou de qualité de surface. Par opposition, les puces fonctionnelles sont celles qui répondent au(x) critère(s) prédéterminé(s). 3 4 Avantageusement, les puces défectueuses sont retirées avant l'assemblage des puces fonctionnelles. Après assemblage, en regard d'au moins une puce donnée de la deuxième pluralité de puces figure au moins un emplacement libre laissé suite au retrait d'une puce défectueuse, le procédé peut comprendre en outre, - le retrait du support temporaire, - un autre assemblage d'une autre puce en regard de ladite puce donnée. L'autre puce peut avoir été obtenue par : - réalisation d'une pluralité de puces sur une plaque, - fixation des puces sur un support temporaire, - séparation des puces entre elles par découpe du support temporaire et de ladite plaque. Le support temporaire peut être fixé à la première pluralité de puces par l'intermédiaire d'une couche de collage. Préalablement à ladite étape de séparation, une étape d'amincissement de la première plaque peut avoir été effectuée.
En variante, les puces défectueuses peuvent subir un traitement afin de les rendre incompatibles avec un assemblage ultérieur, par exemple avec des puces mises en regard. Cela peut être réalisé par exemple par gravure pour mettre les puces défectueuses en retrait d'un plan d'assemblage avec un autre support ou par un traitement de surface adapté rendant la surface des puces défectueuses incompatible avec un collage mis en oeuvre lors d'un assemblage ultérieur avec un autre support. Selon une possibilité, le procédé peut 5 comprendre en outre, préalablement à ladite étape de séparation ou à ladite étape de fixation : - la réalisation d'éléments conducteurs traversant la première plaque et en contact avec les puces de la première pluralité de puces, - la réalisation d'une première pluralité de plots conducteurs sur la première plaque connectés respectivement aux éléments conducteurs. Des éléments de connexion par exemple de type nias et pads peuvent également être réalisés après retrait du support temporaire. Lors de l'assemblage de la première pluralité de puces avec la deuxième pluralité de puces, les plots conducteurs de la première pluralité de plots conducteurs peuvent être mis en contact avec des plots conducteurs d'une deuxième pluralité de plots conducteurs connectés respectivement aux puces de la deuxième pluralité de puces. Les plots conducteurs et lesdits autres plots conducteurs peuvent être assemblés par collage par adhérence moléculaire encore appelé « collage direct », tel qu'un collage cuivre-cuivre. Le procédé peut comprendre en outre après ladite étape d'assemblage : le report d'une troisième pluralité de puces sur la première pluralité de puces.
Le procédé peut être réitéré plusieurs fois. 6 Préalablement audit report, on peut réaliser une troisième pluralité de plots conducteurs sur les puces de la première pluralité de puces connectés respectivement aux dits éléments conducteurs, les puces de la troisième pluralité de puces étant reportées sur les plots conducteurs de la troisième pluralité de plots conducteurs. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1K illustrent un exemple de procédé suivant l'invention de réalisation d'un dispositif microélectronique comprenant au moins une pluralité de puces superposées à une autre pluralité de puces. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé suivant l'invention va à présent être donné en liaison avec les figures 1A-1K. 7 Le matériau de départ du procédé peut être une plaque W1 semi-conductrice (en anglais « wafer ») sur laquelle une pluralité de circuits intégrés ou de puces C1,..., Cn ont été réalisé(e)s (figure 1A).
Les puces ou circuits intégrés peuvent être par exemple des mémoires (flash, DRAM, SRAM,...), ou des coeurs de processeurs, ou des circuits de type CMOS, ou des imageurs, ou des micro-systèmes électromécaniques (MEMS), ou des micro-systèmes optiques (MOEMS).
On réalise tout d'abord un test de fonctionnalité, par exemple un test électrique, de chacune des puces de la plaque afin de localiser éventuellement, une ou plusieurs puces défectueuses. On effectue ensuite un collage de la plaque W1 à un support temporaire 102 par l'intermédiaire d'une couche de collage 101 située, par exemple, sur le support temporaire 102. La couche de collage 101 recouvre les puces C1,...,Cn. Cette couche de collage peut être, par exemple, à base de résine ou de cire. Le support temporaire 102 peut être formé d'au moins une couche rigide par exemple à base d'un matériau semi-conducteur tel que du Si (figure 1B). On peut réaliser ensuite un amincissement de la face arrière de la plaque W1, c'est-à-dire de la face opposée à celle sur laquelle les circuits ou puces C1,...,Cn ont été formé(e)s. Cet amincissement peut être réalisé par exemple par meulage et/ou rodage et/ou gravure sèche.
Une technique d'amincissement par fracture au niveau d'une zone fragile enterrée créée par exemple par 8 implantation d'espèces gazeuses peut également être mise en oeuvre. On peut former ensuite des éléments conducteurs 110 traversant la plaque W1.
Ces éléments conducteurs 110 communément appelés éléments TSV (TSV pour « Through Silicon Via ») peuvent être réalisés par formation de trous traversant la plaque W1 et les puces C1,...,Cn, puis remplissage des trous à l'aide d'un matériau métallique tel que par exemple du cuivre. Préalablement au remplissage de matériau métallique, une étape de formation d'un contour isolant sur les parois des trous et éventuellement sur la surface amincie, peut être réalisée afin d'isoler électriquement les éléments conducteurs de la plaque. Les éléments conducteurs 110 TSV peuvent ainsi traverser la plaque et les circuits intégrés C1,...,Cn (figure 1B). Les éléments conducteurs 110 TSV peuvent être en contact avec des connexions des circuits intégrés situés en face avant. Ensuite, on peut former des plots 112 conducteurs (communément appelés « pads ») en face arrière, par exemple à base de cuivre, en contact avec les éléments conducteurs 110 TSV.
Les plots 112 peuvent être isolés entre eux à l'aide d'une couche de matériau diélectrique 115 (figure 1C). On effectue ensuite une séparation des puces C1r...,Cn, en formant autour de ces dernières, des tranchées 120 traversant la plaque W1 et dévoilant la couche de collage 101. 9 Cette séparation peut être effectuée par exemple par sciage et/ou par gravure et/ou par découpe à l'aide d'un laser (figure ID). On peut effectuer ensuite un retrait d'éventuelles puces défectueuses, à l'aide par exemple d'une cartographie établie précédemment lors de l'étape de test fonctionnel et permettant une localisation des puces valides et d'une ou plusieurs puces défectueuses. En variante, les puces défectueuses peuvent subir un traitement afin de les rendre incompatibles avec l'assemblage qui va suivre, par exemple une gravure pour les mettre en retrait du plan d'assemblage ou un traitement de surface adapté rendant la surface des puces défectueuses incompatible avec le type de collage mis en oeuvre. Dans l'exemple représenté sur la figure 1E, on retire la puce C2 qui a été identifiée comme défectueuse. Le retrait peut être effectué par exemple grâce à un équipement de type communément appelé « pick and place » disposant de la cartographie réalisée précédemment, en utilisant par exemple une tête chauffante afin de rendre le démontage plus aisé. Ensuite, on effectue un assemblage de la plaque W1 avec une autre plaque W2 comportant une pluralité de puces ou de circuits intégrés C' 1r ..., C' n et recouverte de plots conducteurs 212 isolés entre eux par une couche isolante 215, par exemple à base de SiO2 (figure IF). 10 Cet assemblage peut être réalisé par collage direct des plots 115 de la plaque W1 sur les plots 215 de l'autre plaque W2 (figure 1G). Un collage par adhésion moléculaire (sans apport de colle) peut être mis en oeuvre. Dans le cas où les plots 115 et 215 sont à base de cuivre, le collage réalisé peut être de type cuivre-cuivre tel que décrit dans l'article « Copper Direct-Bonding Characterization and its interests for 3D Integration » Gueguen et al., Journal of The Electrochemical Society, 156 10 H772-H776 2009. Pour effectuer un collage moléculaire, une activation de la surface des plots peut avoir été préalablement réalisée, par exemple à l'aide de traitement de lissage par polissage et/ou de nettoyage chimique et/ou de traitement par plasma. On peut par exemple avoir réalisé avant l'étape de découpe un polissage mécano-chimique de surface puis activer la surface après découpe par plasma, à base de He/H2 par exemple. On réalise ensuite un retrait du support temporaire 102 et de la couche de collage 101, par exemple par fluage de la couche de collage par exemple par le biais d'une sollicitation thermique extérieure et/ou l'initiation d'un mouvement de friction latérale. On peut en variante procéder par rodage. Il est possible également de réaliser des éléments conducteurs traversant 110 TSV à ce stade du procédé, ainsi que des plots conducteurs 112.
En fonction du nombre de puces défectueuses qui ont été détectées et retirées préalablement de la 11 première plaque W1, un ou plusieurs emplacements Ei peuvent avoir été laissés libres sur cette dernière. Dans l'exemple représenté sur la figure 1H, un emplacement E2 correspondant à la zone où la puce défectueuse C2 se trouvait, est laissé libre. A cet emplacement, au moins un plot de contact 112 est dévoilé. On peut ensuite effectuer un collage d'une puce Cû2 à l'emplacement E2 laissé libre.
Ce collage peut être mis en oeuvre après avoir effectué une activation de la surface du plot de contact 112. La ou les puces collée(s) aux emplacements libres peuvent être issues du même type de structure que celle décrite précédemment en liaison avec la figure 1D, mais dans laquelle on a effectué une séparation complète des puces, de sorte que des tranchées ont été réalisée(s) à travers la couche de collage 101 et le support 102 temporaire.
Dans l'exemple représenté sur la figure 1I, la puce 102, que l'on colle à l'emplacement libre E2, est elle-même assemblée à une portion de support temporaire 102. On réalise alors un retrait de ladite portion de support temporaire 102 et de la couche de collage 101 (figure 1J). On effectue ensuite (figure 1K) un dépôt d'une couche électriquement isolante 315, par exemple à base de SiO2, que l'on peut ensuite rendre plane par polissage rodage mécanique et/ou CMP (CMP pour « Chemical Mechanical Polishing », polissage mécanochimique)et/ou attaque chimique (humide ou sèche). 12 Puis, on forme des ouvertures dans la couche isolante 315 en regard des puces C" 1r ..., C" n que l'on remplit de matériau métallique, par exemple du cuivre, afin de former des plots de contact 312.
La structure ainsi réalisée peut alors servir de support destiné à recevoir un ou plusieurs autres niveaux d'empilement de puces, en réitérant certaines étapes du procédé qui vient d'être décrit. Dans un tel procédé toutes les puces reportées sont fonctionnelles. Le rendement de fabrication est donc amélioré par rapport au procédé W2W. En termes de rapidité de mise en oeuvre, ce procédé est également plus rapide à mettre en oeuvre qu'un procédé de type C2W, dans lequel on devrait coller les puces une par une sur un ensemble de puce. Pour certaines applications telles que les disques flash, il peut être prévu d'empiler jusqu'à 16 niveaux de puces.20

Claims (11)

  1. REVENDICATIONS1. Procédé de réalisation d'un dispositif microélectronique doté d'au moins un niveau donné comportant une pluralité de puces (C1r...,Cn) empilées sur une autre pluralité de puces (C' 1r ..., C'n) d'un niveau inférieur, le procédé comprenant des étapes de : - fourniture d'une première pluralité de puces (C1r..., Cn) sur une première plaque (W1) , - test des puces (C1r...,Cn) de la première pluralité de puces afin de localiser une ou plusieurs puce(s) défectueuse(s) (C2) sur la première plaque, - fixation sur la première pluralité de puces d'un support temporaire (102), - séparation des puces entre elles par formation de tranchées (120) autour des puces, les tranchées traversant la première plaque (W1) les puces étant tenues par le support temporaire, - assemblage de la première pluralité de puces avec une deuxième pluralité de puces (C'l,...,C'n) reposant sur une deuxième plaque (W2).
  2. 2. Procédé selon la revendication 1, comprenant en outre entre ladite séparation et ledit assemblage : le retrait de la ou des dite(s) puce(s) défectueuse(s).
  3. 3. Procédé selon la revendication 2, dans lequel, après assemblage, en regard d'au moins une puce donnée (C'2) de la deuxième pluralité de puces figure au moins un emplacement libre (E2) laissé suite au 14 retrait d'une puce défectueuse (C2) lors de ladite étape de retrait, le procédé comprenant en outre : - le retrait du support temporaire, - un autre assemblage d'une autre puce en regard de ladite puce donnée.
  4. 4. Procédé selon la revendication 3, ladite autre puce ayant été obtenue par : - réalisation d'une pluralité de puces sur une plaque, - fixation des puces sur un support temporaire, - séparation des puces entre elles par découpe du support temporaire et de ladite plaque.
  5. 5. Procédé selon l'une des revendications 1 à 4, le support (102) temporaire étant fixé (101) à la première pluralité de puces par l'intermédiaire d'une couche de collage (101).
  6. 6. Procédé selon l'une des revendications 1 à 5, comprenant en outre, préalablement à ladite étape de séparation, une étape d'amincissement de la première plaque (W1). 25
  7. 7. Procédé selon l'une des revendications 1 à 6, comprenant en outre, préalablement à ladite étape de séparation ou à ladite étape de fixation : - la réalisation d'éléments conducteurs 30 (110) traversant la première plaque (W1) et en contact avec les puces (C1,...,Cn) de la première pluralité de puces, 20 15 - la réalisation d'une première pluralité de plots conducteurs (115) sur la première plaque connectés respectivement aux éléments conducteurs.
  8. 8. Procédé selon la revendication 7, dans lequel lors de l'assemblage de la première pluralité de puces avec la deuxième pluralité de puces, les plots conducteurs de la première pluralité de plots conducteurs sont mis en contact avec des plots conducteurs (215) d'une deuxième pluralité de plots conducteurs connectés respectivement aux puces de la deuxième pluralité de puces.
  9. 9. Procédé selon la revendication 8, lesdits plots conducteurs et lesdits autres plots conducteurs sont assemblés par collage par adhérence moléculaire tel qu'un collage cuivre-cuivre.
  10. 10. Procédé selon l'une des revendications 7 à 9, comprenant en outre après ladite étape d'assemblage : le report d'une troisième pluralité de puces sur la première pluralité de puces.
  11. 11. Procédé selon la revendication 10, dans lequel, préalablement audit report, on réalise une troisième pluralité de plots conducteurs (315) sur les puces de la première pluralité de puces connectés respectivement aux dits éléments conducteurs, les puces de la troisième pluralité de puces étant reportées sur les plots conducteurs de la troisième pluralité de plots conducteurs (315).
FR0958234A 2009-11-20 2009-11-20 Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques Withdrawn FR2953065A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR0958234A FR2953065A1 (fr) 2009-11-20 2009-11-20 Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques
PCT/EP2010/067843 WO2011061296A1 (fr) 2009-11-20 2010-11-19 Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0958234A FR2953065A1 (fr) 2009-11-20 2009-11-20 Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques

Publications (1)

Publication Number Publication Date
FR2953065A1 true FR2953065A1 (fr) 2011-05-27

Family

ID=42269325

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0958234A Withdrawn FR2953065A1 (fr) 2009-11-20 2009-11-20 Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques

Country Status (2)

Country Link
FR (1) FR2953065A1 (fr)
WO (1) WO2011061296A1 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2980036A1 (fr) * 2011-09-12 2013-03-15 St Microelectronics Crolles 2 Procede de realisation d'une structure integree tridimensionnelle et structure correspondante

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921992B2 (en) * 2013-03-14 2014-12-30 Raytheon Company Stacked wafer with coolant channels
US20170186730A1 (en) * 2015-12-26 2017-06-29 Invensas Corporation System and method for providing 3d wafer assembly with known-good-dies
FR3075461B1 (fr) * 2017-12-20 2020-02-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'une heterostructure comportant des structures elementaires photoniques en materiau iii-v a la surface d'un substrat a base de silicium

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2837981A1 (fr) * 2002-03-28 2003-10-03 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
US20050095733A1 (en) * 2003-09-17 2005-05-05 Priewasser Karl H. Method for generating chip stacks
US20080308946A1 (en) * 2007-06-15 2008-12-18 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
US20090130821A1 (en) * 2007-10-12 2009-05-21 Applied Materials, Inc. Three dimensional packaging with wafer-level bonding and chip-level repair

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100840665B1 (ko) * 2007-05-18 2008-06-24 주식회사 동부하이텍 반도체 소자의 제조방법 및 이를 이용한 시스템 인 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2837981A1 (fr) * 2002-03-28 2003-10-03 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
US20050095733A1 (en) * 2003-09-17 2005-05-05 Priewasser Karl H. Method for generating chip stacks
US20080308946A1 (en) * 2007-06-15 2008-12-18 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
US20090130821A1 (en) * 2007-10-12 2009-05-21 Applied Materials, Inc. Three dimensional packaging with wafer-level bonding and chip-level repair

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
BERTHOLET ET AL: "Molecular bonding aided by dissipative inter-layers", ACTA MATERIALIA, ELSEVIER, OXFORD, GB LNKD- DOI:10.1016/J.ACTAMAT.2006.08.036, vol. 55, no. 2, 16 December 2006 (2006-12-16), pages 473 - 479, XP005806502, ISSN: 1359-6454 *
MATTHIAS T ET AL: "3D process integration. Wafer-to-wafer and chip-to-wafer bonding", ENABLING TECHNOLOGIES FOR 3-D INTEGRATION SYMPOSIUM - 27-29 NOVEMBER 2006,, 27 November 2006 (2006-11-27), pages 231 - 237, XP009104011 *
PIERRIC GUEGUEN ET AL: "Copper direct bonding for 3D integration", INTERCONNECT TECHNOLOGY CONFERENCE, 2008. IITC 2008. INTERNATIONAL, IEEE, PISCATAWAY, NJ, USA, 1 June 2008 (2008-06-01), pages 61 - 63, XP031274498, ISBN: 978-1-4244-1911-1 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2980036A1 (fr) * 2011-09-12 2013-03-15 St Microelectronics Crolles 2 Procede de realisation d'une structure integree tridimensionnelle et structure correspondante

Also Published As

Publication number Publication date
WO2011061296A1 (fr) 2011-05-26

Similar Documents

Publication Publication Date Title
EP2863420B1 (fr) Procédé amélioré d'assemblage par collage direct entre deux éléments, chaque élément comprenant des portions de métal et de matériaux diélectriques
US7510907B2 (en) Through-wafer vias and surface metallization for coupling thereto
US10269760B2 (en) Advanced chip to wafer stacking
WO2003083930A1 (fr) Procede de manipulation de couches semiconductrices pour leur amincissement
WO2008022901A2 (fr) Procede de fabrication collective de modules electroniques 3d
FR2734664A1 (fr) Procede pour realiser l'integration verticale de systemes de la microelectronique
FR2938970A1 (fr) Procede pour empiler et interconnecter des circuits integres
WO2021134940A1 (fr) Structure de liaison et procédé de fabrication de celle-ci
FR2906078A1 (fr) Procede de fabrication d'une structure micro-technologique mixte et une structure ainsi obtenue
EP2840589B1 (fr) Procédé améliore de séparation entre une zone activé d'un substrat et sa face arrière ou une portion de sa face arrière
JP2018506850A (ja) 半導体部品を製造するための方法および半導体部品
WO2021099713A1 (fr) Procede de fabrication d'une puce fonctionnelle adaptee pour etre assemblee a des elements filaires
FR2953065A1 (fr) Procede de realisation d'empilements sur plusieurs niveaux d'ensembles de puces electroniques
US9070672B2 (en) Semiconductor device packaging structure and packaging method
FR2983638A1 (fr) Procede de formation d'un circuit integre
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
FR2973938A1 (fr) Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés
EP2325878A1 (fr) Procédé d'encapsulation de composants électroniques avant découpe de la tranche
FR2936357A1 (fr) Procede de report de puces sur un substrat.
CN100356574C (zh) 具有变薄前挖空的接触孔的彩色图像传感器的制造方法
CN114628250A (zh) 晶圆划片方法
KR20230034169A (ko) 폴리머 코팅된 반도체 디바이스들 및 반도체 어셈블리들을 형성하기 위한 하이브리드 본딩
EP3035378B1 (fr) Procédé de transformation d'un dispositif électronique utilisable dans un procédé de collage temporaire d'une plaque sur une poignée et dispositif électronique fabriqué par le procédé
EP4435849A1 (fr) Procédé de collage
FR3059143A1 (fr) Puce de capteur d'image

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20120731