KR100850115B1 - 반도체 소자 접합 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 접합 방법에 관한 것으로, 다수의 금속 라인이 적층된 제 1 소자와 제 2 소자를 각각 형성한 후 제 1 소자와 제 2 소자를 접합하고, 연마 공정에 의해 제 2 소자의 반도체 기판의 일부를 제거하여 제 2 소자의 패드를 오픈시키며, 연마된 제 2 소자의 반도체 기판 배면에 층간 절연막을 증착한 후 패드 마스크를 패터닝하여 제 1 및 제 2 소자의 확산 방지층과 패터닝 보조층을 노출시키고, 노출된 제 1 및 제 2 소자의 반도체 기판, 확산 방지층 및 패터닝 보조층의 일부를 제거한 다음 그 상부에 제 2 확산 방지층과 제 2 금속재료를 형성하며, 층간 절연막의 일부에 대해 리세싱 처리하여 금속 패드를 형성하고, 금속 패드의 일부를 층간 절연막의 표면까지 제거한 후 층간 절연막, 제 2 소자의 반도체 기판, 제 2 소자의 절연층, 제 2 소자의 갭필층을 식각하여 히트 싱크용 비아를 형성하며, 히트 싱크용 비아에 대해 장벽 금속층을 증착한 후 제 2 확산 방지층 및 제 2 금속재료 상의 장벽 금속층을 제거하여 금속 패드와 히트 싱크용 비아간을 절연시키는 것을 특징으로 한다. 본 발명에 의하면, 반도체 SIP(System In Package) 공정에서 서로 다른 반도체 소자를 접합할 때, 히트 싱크용 딥 비아를 형성하여 열적 에너지를 용이하게 방출하도록 함으로써, 소자와 소자간의 접착 특성을 열화시키는 크랙 현상을 억제하고 반도체 소자 제조 공정에서의 높은 신뢰도를 확보할 수 있다.
SIP, 확산 방지층, 히트 싱크

Description

반도체 소자 접합 방법{ADHESION SCHEME FOR SEMICONDUCTOR DEVICE}
도 1a 내지 도 1q는 본 발명의 바람직한 실시예에 따라 소자 접합을 구현하는 반도체 소자 접합 공정의 단면 예시도,
도 2는 본 실시예에 따라 구현된 반도체 소자의 상부 평면도.
＜도면의 주요부분에 대한 부호의 설명＞
210 : 확산 방지층 212 : 금속재료
220 : 장벽 금속층
본 발명은 반도체 소자 접합 기술에 관한 것으로, 특히 소자와 소자간의 접착(adhesion) 특성을 열화시키는 크랙(crack) 현상을 방지하고 소자 특성을 개선하는데 적합한 반도체 소자 접합 방법에 관한 것이다.
반도체 집적회로 기술의 발달로 아날로그, RF, CPU, CMOS 센서 등을 하나의 칩에 집적하는 SOC(System On a Chip) 기술이 많이 연구되어 왔다. 그러나 다양한 디자인 룰(Design Rule)을 가진 여러 종류의 소자를 하나의 칩에 구현하는 것은 매우 어려운 작업이며, 공정 상 기술적인 한계가 있다.
이러한 문제를 해결하기 위해 SIP(System In Package) 기술이 도입된 바 있다. SIP, 특히 3D(Dimension) SIP 공정은, 서로 다른 두 개의 반도체 소자를 딥 비아 컨덕터(deep via conductor)로 연결하여 칩 스케일을 줄이고 충분한 저장용량을 확보하는 획기적인 기술이다.
고 종횡비(High Aspect Ratio)를 갖는 딥 비아 컨덕터를 통하여 두 개의 소자가 연결됨에 있어서, 다중 칩 레벨(multi chip level)에서 발생하는 열적 에너지(thermal energy) 때문에 전기적(electrical), 물리적(physical) 열화 특성이 발생될 수 있다.
즉, 반도체 소자들 간 웨이퍼 본딩은 딥 비아 컨덕터로 연결되는데, 패키지 레벨(package level)에서 동작시 높은 열적 에너지로 인한 딥 비아 크랙(deep via crack)이 발생될 수 있으며, 이는 소자 신뢰성을 악화시키는 원인이 되고 있다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 반도체 소자간 접합시에 넓은 면적을 갖는 히트 싱트(heat sink)를 형성하여 소자 내부에서 발생하는 열적 에너지를 방출시킴으로써 소자들 간의 열화 현상을 방지할 수 있는 반도체 소자 접합 방법을 제공하는데 그 목적이 있다.
본 발명의 목적을 달성하기 위한 바람직한 실시예에 따르면, 적어도 둘 이상의 반도체 소자들을 서로 접합하는 방법으로서, 다수의 금속 라인이 적층된 제 1 소자와 제 2 소자를 각각 형성한 후 상기 제 1 소자와 제 2 소자를 접합하는 단계 와, 연마 공정에 의해 상기 제 2 소자의 반도체 기판의 일부를 제거하여 제 2 소자의 패드를 오픈하는 단계와, 상기 연마된 제 2 소자의 반도체 기판 배면에 층간 절연막을 증착한 후 패드 마스크를 패터닝하여 상기 제 1 및 제 2 소자의 확산 방지층과 패터닝 보조층을 노출시키는 단계와, 상기 노출된 제 1 및 제 2 소자의 반도체 기판, 확산 방지층 및 패터닝 보조층의 일부를 제거한 다음, 그 상부에 제 2 확산 방지층과 제 2 금속재료를 형성하는 단계와, 상기 층간 절연막의 일부에 대해 리세싱 처리하여 금속 패드를 형성하는 단계와, 상기 금속 패드의 일부를 상기 층간 절연막의 표면까지 제거한 후 상기 층간 절연막, 상기 제 2 소자의 반도체 기판, 상기 제 2 소자의 절연층, 상기 제 2 소자의 갭필층을 식각하여 상기 히트 싱크용 비아를 형성하는 단계와, 상기 히트 싱크용 비아에 대해 장벽 금속층을 증착하는 단계와, 상기 제 2 확산 방지층 및 제 2 금속재료 상의 장벽 금속층을 제거하여 상기 금속 패드와 히트 싱크용 비아간을 절연시키는 단계를 포함하는 반도체 소자 접합 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1a 내지 도 1q는 본 발명의 바람직한 실시예에 따라 소자 접합을 구현하는 반도체 소자 접합 공정의 단면 예시도이다.
먼저, 도 1a내지 도 1i는 서로 다른 반도체 소자 중 제 1 소자를 제조하는 공정이고, 도 1j 내지 도 1q는 별도로 마련된 제 2 소자와 상기 제 1 소자를 접합하는 경우에 본 실시예에 따라 히트 싱크를 형성하는 일련의 과정으로서, 공정 순 서에 입각하여 제 1 소자를 형성하는 과정을 먼저 설명하기로 한다.
도시한 바와 같이, 도 1a 및 도 1b에서는 반도체 기판(100) 상에 절연층(102)을 증착한 다음, 그 상부에 상부 금속층(104)을 형성한 후 갭필층(106)을 형성한다. 이때, 절연층(102)은 층간 캐패시턴스(capacitance)를 낮추기 위한 저유전 물질, 예컨대 IMD(Inter Metal Dielectric) 층이 사용될 수 있다.
그리고 도 1c에서는 상기 갭필층(106), 절연층(102), 반도체 기판(100)을 순차 식각하여 딥 비아(deep via)를 형성한다. 도 1c에서 도면부호 106', 102', 100'는 각각 비아 형성 후의 갭필층, 절연층, 반도체 기판을 나타낸다.
이후, 도 1d 및 도 1e에서는 상기 비아가 형성된 패턴 상부에 대해 패터닝 보조층(108)을 증착하고, 후속 소자와의 접합을 위한 트렌치를 형성한다. 이때의 패터닝 보조층(108)은, 예컨대 TEOS(TetraEthly OrthoSilicate)가 적용될 수 있으며, 도 1e에서 도면부호 108', 106''는 트렌치 형성 후의 TEOS, 갭필층을 각각 나타낸다.
그 다음 도 1f에서는 상기 트렌치가 형성된 패턴 상부에 대해 확산 방지층(110)을 증착한다. 이때의 확산 방지층(110)은, 예컨대 TEOS 또는 SiN 또는 SiC 유전층이 적용될 수 있으며, 그 증착 두께는, 바람직하게는 3000∼10000Å이다. 또한, 상기 확산 방지층(110) 증착시의 공정 조건은, 바람직하게는 100∼700℃의 온도, 200∼2000W의 전압 및 100mtorr∼30torr의 압력이 적용될 수 있다.
도 1g에서는 상기 확산 방지층(110) 상부면에 대해 금속재료(112)를 형성한다. 이때의 금속재료는, 예를 들면 텅스텐(W), 구리(Cu) 등을 이용할 수 있는데, 구리의 경우 전기도금(Electroplating) 기법이 적용될 수 있다.
그리고 도 1h에서는 상기 형성된 금속재료(112)를 연마하여 확산 방지층(110)을 노출시킨다. 이때의 연마는, 예컨대 CMP(Chemical Mechanical Polishing) 공정이 적용될 수 있다. 도 1h에서 도면부호 112'는 CMP 공정 이후의 금속재료를 나타낸다.
도 1i에서는 패터닝 보조층(108')과 확산 방지층(110)의 일부에 대해 리세싱(recessing) 처리하여 금속 패드를 형성한다. 도 1i에서 도면부호 110'은 이와 같은 금속 패드 형성 후의 확산 방지층을 나타낸다.
이상과 같은 공정 과정에 의해 제 1 소자가 마련된다.
한편, 도 1j는 별도로 마련된 제 2 소자를 상기 제 1 소자와 접합한 경우를 예시한 것이다. 이와 같은 제 2 소자는 제 1 소자와 동일한 공정 과정을 거쳐 마련되며, 중복을 피하기 위해 제 2 소자의 형성 과정에 대해서는 그 설명을 생략하기로 한다.
도 1j에서 도시한 바와 같이, 열적 확산 기법에 의한 접착으로, 상술한 도 1a 내지 도 1i의 공정을 거치면서 형성된 제 1 소자와 별도의 제 2 소자를 접합한다. 도면부호 200, 202, 204, 206은 각각 제 2 소자의 반도체 기판, 제 2 소자의 절연층, 제 2 소자의 상부 금속층, 제 2 소자의 갭필층을 나타낸다. 제 1 소자와 제 2 소자를 접합하기 위해서는, 상술한 열적 확산 기법으로 금속재료와 확산 방지층을 서로 접착한다. 도 1j에서 도면부호 210은 제 1 소자와 제 2 소자가 접착된 경우(이하, 제 1 및 제 2 소자라 함)의 확산 방지층이며, 도면부호 212는 제 1 소 자와 제 2 소자가 접착된 경우의 금속재료를 각각 의미한다.
상기 도 1j의 공정 이후, 도 1k에서는, 그라인딩(grinding) 및 연마 공정에 의해 상기 제 2 소자의 반도체 기판(200)의 일부를 제거하여 제 2 소자의 패드를 오픈한다. 도 1j에서 도면부호 200'는 이러한 그라인딩 및 연마 공정 이후의 제 2 소자의 반도체 기판을 나타낸다.
그리고 도 1l에서는 상기 연마된 제 2 소자의 반도체 기판(200') 배면에 층간 절연막(Inter Layer Dielectric : ILD)(214)을 증착한 후 패드 마스크를 패터닝하여 제 1 및 제 2 소자의 확산 방지층(210)과 패터닝 보조층(108'')을 노출시킨다.
이후 도 1m에서는 상기 노출된 제 1 및 제 2 소자의 반도체 기판(200'), 확산 방지층(210) 및 패터닝 보조층(108'')의 일부를 제거한 다음, 그 상부에 제 2 확산 방지층(216)과 제 2 금속재료(218)를 형성한다. 이때의 금속재료(218)는 구리(Cu)가 적용될 수 있으며, 구리(Cu)에 의해 금속화가 진행된다. 도 1m에서 도면부호 200'', 210', 108'''는 도 1m의 제거 과정 이후의 제 1 및 제 2 소자의 반도체 기판, 확산 방지층 및 패터닝 보조층을 각각 나타낸다.
도 1n에서는 층간 절연막(214)의 일부에 대해 리세싱 처리하여 금속 패드를 형성한다. 도 1n에서 도면부호 214'는 이와 같은 금속 패드 형성 후의 층간 절연막을 나타낸다.
도 1o에서는 오픈된 금속 패드의 일부를 층간 절연막(214')의 표면까지 제거한 후, 본 실시예에 따라 층간 절연막(214'), 제 2 소자의 반도체 기판(200''), 제 2 소자의 절연층(202), 제 2 소자의 갭필층(206)을 식각하여 딥 비아(deep via)(A)를 형성한다. 이와 같은 딥 비아(A)는 본 발명의 핵심 기술 요지로서, 반도체 소자와 소자의 멀티 다이(multi die)를 스택(stack)으로 연결할 때 소자 레벨의 높은 열적 에너지를 방출시키기 위한 히트 싱크용 비아 트렌치이다. 상기 딥 비아(A)의 깊이는, 바람직하게는 50 내지 100㎛이다.
도 1o에서 도면부호 214'', 200''', 202', 206'은 이와 같은 히트 싱크용 비아(A) 형성 후의 층간 절연막, 제 2 소자의 반도체 기판, 제 2 소자의 절연층, 제 2 소자의 갭필층을 각각 나타낸다. 또한, 도면부호 216', 218'은 표면 제거 공정 이후의 제 2 확산 방지층 및 제 2 금속재료를 나타낸다.
이후 도 1p에서는 상기 히트 싱크용 비아(A)에 대해 장벽 금속층(barrier metal)(220)을 증착한다. 이때의 장벽 금속층(220)은 Al, Cu, Au, Ag, Ta, Ti 들 중 어느 하나의 재료, 또는 적어도 하나 이상의 재료가 혼합된 혼합 재료를 사용할 수 있으며, 상술한 히트 싱크용 비아(A)와 마찬가지로 열적 에너지를 방출하는 역할을 한다. 상기 장벽 금속층(220)의 증착 두께는, 바람직하게는 500 내지 2000Å이다.
끝으로, 도 1q에서는 상기 제 2 확산 방지층(216') 및 제 2 금속재료(218') 상의 장벽 금속층을 제거하여 금속 패드와 히트 싱크용 비아(A)간을 절연시킨다. 도 1q에서 도면부호 220'은 제거 과정 이후의 장벽 금속층을 나타낸다.
다른 한편, 도 2는 상술한 바와 같은 공정들을 거친 이후의 다수의 히트 싱크용 비아를 갖는 반도체 소자의 상부 평면도이다. 본 실시예에서는 반도체 소자 와 소자를 서로 접합하더라도 상기 히트 싱크용 비아에 의해 열이 방출됨으로써 소자와 소자간의 접착 특성을 양호하게 유지할 수 있다.
이때, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능함은 물론이다.
본 발명에 의하면, 반도체 SIP(System In Package) 공정에서 서로 다른 반도체 소자를 접합할 때, 히트 싱크용 딥 비아를 형성하여 열적 에너지를 용이하게 방출하도록 함으로써, 소자와 소자간의 접착 특성을 열화시키는 크랙 현상을 억제하고 반도체 소자 제조 공정에서의 높은 신뢰도를 확보할 수 있다.

Claims (10)

  1. 적어도 둘 이상의 반도체 소자들을 서로 접합하는 방법으로서,
    다수의 금속 라인이 적층된 제 1 소자와 제 2 소자를 각각 형성한 후 상기 제 1 소자와 제 2 소자를 접합하는 단계와,
    상기 제 2 소자의 갭필층 일부까지 식각하여 히트 싱크용 비아를 형성하는 단계
    를 포함하는 반도체 소자 접합 방법.
  2. 제 1 항에 있어서,
    상기 히트 싱크용 비아는 50 내지 100㎛ 깊이로 식각되는 것을 특징으로 하는 반도체 소자 접합 방법.
  3. 제 1 항에 있어서,
    제 1 소자와 제 2 소자는, 금속재료와 확산 방지층이 서로 접착되는 것을 특징으로 하는 반도체 소자 접합 방법.
  4. 제 3 항에 있어서,
    상기 제 1 소자와 제 2 소자는, 열적 확산 기법에 의해 서로 접착되는 것을 특징으로 하는 반도체 소자 접합 방법.
  5. 제 1 항에 있어서,
    상기 제 1 소자와 제 2 소자는,
    반도체 기판 상에 절연층을 증착한 다음, 그 상부에 상부 금속층을 형성한 후 갭필층을 형성하는 단계와,
    상기 갭필층, 절연층, 반도체 기판을 순차 식각하여 비아를 형성하는 단계와,
    상기 비아가 형성된 패턴 상부에 대해 패터닝 보조층을 증착하고, 후속 소자와의 접합을 위한 트렌치를 형성하는 단계와,
    상기 트렌치가 형성된 패턴 상부에 대해 확산 방지층을 증착하는 단계와,
    상기 확산 방지층 상부면에 대해 금속재료를 형성하는 단계와,
    상기 금속재료를 연마하여 상기 확산 방지층을 노출시키는 단계와,
    상기 패터닝 보조층과 확산 방지층의 일부에 대해 리세싱 처리하여 금속 패드를 형성하는 단계
    를 포함하여 형성되는 것을 특징으로 하는 반도체 소자 접합 방법.
  6. 제 5 항에 있어서,
    상기 확산 방지층은, TEOS, SiN, SiC 중 어느 하나인 것을 특징으로 하는 반도체 소자 접합 방법.
  7. 제 5 항에 있어서,
    상기 확산 방지층의 공정 조건은, 100∼700℃의 온도, 200∼2000W의 전압 및 100mtorr∼30torr의 압력인 것을 특징으로 하는 반도체 소자 접합 방법.
  8. 제 1 항에 있어서,
    상기 방법은,
    연마 공정에 의해 상기 제 2 소자의 반도체 기판의 일부를 제거하여 제 2 소자의 패드를 오픈하는 단계와,
    상기 연마된 제 2 소자의 반도체 기판 배면에 층간 절연막을 증착한 후 패드 마스크를 패터닝하여 상기 제 1 및 제 2 소자의 확산 방지층과 패터닝 보조층을 노출시키는 단계와,
    상기 노출된 제 1 및 제 2 소자의 반도체 기판, 확산 방지층 및 패터닝 보조층의 일부를 제거한 다음, 그 상부에 제 2 확산 방지층과 제 2 금속재료를 형성하는 단계와,
    상기 층간 절연막의 일부에 대해 리세싱 처리하여 금속 패드를 형성하는 단계와,
    상기 금속 패드의 일부를 상기 층간 절연막의 표면까지 제거한 후 상기 층간 절연막, 상기 제 2 소자의 반도체 기판, 상기 제 2 소자의 절연층, 상기 제 2 소자의 갭필층을 식각하여 상기 히트 싱크용 비아를 형성하는 단계와,
    상기 히트 싱크용 비아에 대해 장벽 금속층을 증착하는 단계와,
    상기 제 2 확산 방지층 및 제 2 금속재료 상의 장벽 금속층을 제거하여 상기 금속 패드와 히트 싱크용 비아간을 절연시키는 단계
    를 더 포함하는 반도체 소자 접합 방법.
  9. 제 8 항에 있어서,
    상기 장벽 금속층은 Al, Cu, Au, Ag, Ta, Ti 들 중 어느 하나의 재료인 것을 특징으로 하는 반도체 소자 접합 방법.
  10. 제 8 항에 있어서,
    상기 장벽 금속층은 Al, Cu, Au, Ag, Ta, Ti 들 중 적어도 하나 이상의 재료가 혼합된 혼합 재료를 사용하여 열적 에너지를 방출하는 것을 특징으로 하는 반도체 소자 접합 방법.
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