JP2010226060A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】下側基板上に上側基板を積層し、上側基板に貫通ビア孔を形成する際、基板間の接続部分におけるアンダーカットを抑制した構造を提供する。
【解決手段】集積回路を形成した第１の半導体基板上に基板間距離に等しい高さの無機系材料のポスト１４ｐを形成し、第１の半導体基板上に、有機系材料の接着樹脂層３０を基板間距離に等しい厚さ成膜し、接着樹脂層３０を介して第１の半導体基板上に、集積回路を形成した第２の半導体基板を加圧しつつ接着し、第２の半導体基板、ポストを貫通するビア孔３１を形成し、ビア孔３１を埋め込むビア導電体を形成して半導体装置を製造する。
【選択図】図２−１

Description

本発明は半導体装置とその製造方法に関し、特に基板を積層した半導体装置とその製造方法に関する。
半導体集積回路装置の集積度向上は続いている。スケーリング則に従って、微細化が進み、面内の基本寸法は９０ｎｍルール、６５ｎｍルールは既に確立した技術となり、３２ｎｍルールが開発され、限界に近づいている。
近年、半導体マイクロチップの集積化は、面内の集積度を向上する２次元から複数枚のチップを縦に積み上げる３次元に移行している。携帯電話内部のチップはシステムインパッケージが主流となっている。チップを積層したフラッシュメモリ等も、海外からリリースされている。３次元化技術は、さらに拡大する傾向にある。デバイスの３次元化においては、ウエハやチップ（基板と総称する）の積層プロセス、電気的接続プロセスが必要である。
ＭＯＳトランジスタ等の半導体素子を集積した半導体集積回路を形成した基板を張り合わせるプロセスは、半導体素子内の不純物分布を変更しない温度で行なうことが望ましい。
特開平１０−２７５７５２号は、張合わせウエハの製造方法として、直接張合わせ法、静電接合法およびス−トガラス接合法等などはいずれも１０００℃を越える接合温度、数時間〜数十時間の接合時間、大型の熱処理炉を要することを指摘し、少なくとも２枚のウエハを、非結晶性の芳香族ポリイミド層単層または基体ポリイミド層の両面に非結晶性の芳香族ポリイミド層を設けた芳香族ポリイミド材を用いて貼り合わせることを提案する。
ポリイミドの他、エポキシなどの有機樹脂接着剤は、不純物分布を実質的に変更しない比較的低温で接着を行なうことができる。ポリイミドの接着温度は数十〜４００℃程度、エポキシの接着温度は１８０℃程度である。
第１の基板上に第２の基板を積層し、第１の基板上の配線を第２の基板上の配線に電気的に接続するためには、第２の基板を貫通する基板貫通ビア導電体を設けることが望ましい。シリコン基板は、通常６００ｎｍ以上の厚さを有し、この厚さの基板に貫通ビア孔を形成し、基板貫通ビア導電体を埋め込むことは極めて困難である。
基板の厚さが厚い場合には、ビアのアスペクト比が高くなり、プロセスコストや信頼性の問題が生じる。例えば、開口不良、バリア性不良、埋込不良等が生じる。そこで、積層する上側基板表面側に支持基盤を接着して、裏面側からグラインディング、ポリッシング、ウェットエッチング等で薄くし、他の基板に貼り合わせることが行なわれる。基板を薄くすることでビア孔形成プロセスが容易になる。アスペクト比の低い接続プロセスを用いることで、開発コストが削減可能となる。
基板貫通ビア導電体の作成プロセスは、電気的接続用の基板貫通ビア導電体を形成した基板を積層する先ビア方式と、下側基板上に上側基板を積層した後に上側基板に基板貫通ビア導電体を形成する後ビア方式とがある。
特開２００１−３２６３２６号は、シャロートレンチアイソレーション（ＳＴＩ）型の素子分離領域を形成する際、その一部の深さを他より深くしておき、第１配線層を埋め込む配線溝を形成する前に、深い素子分離領域に深いトレンチを形成し、トレンチと配線溝に配線層を埋め込み、集積回路装置を製造した後、基板を裏面側から研削、研磨して素子分離領域に埋め込んだ深い配線を露出して、基板貫通ビア導電体を作製することを提案する。
後ビア方式は、下側基板上に上側基板を積層し、積層した上側基板に下側基板の電気的接続部材に達する基板貫通ビア孔を開口し、バリアメタル層によってビア孔内壁を被覆し、残るビア孔に主導電材を埋め込む。
先ビア方式、後ビア方式それぞれ、プロセス後、コンタクト不良、特性劣化、信頼性低下等が生じている可能性がある。
特開平１０−２７５７５２号公報 特開２００１−３２６３２６号公報
本発明の１つの目的は、基板を積層し、上側基板に信頼性の高い基板貫通ビア導電体を供えた半導体装置とその製造方法を提供することである。
本発明の他の目的は、下側基板上に上側基板を積層し、上側基板に貫通ビア孔を形成する際、基板間の接続部分におけるアンダーカットを抑制できる３次元積層半導体装置とその製造方法を提供することである。
本発明のさらに他の目的は、下側基板上に上側基板を積層し、上側基板に貫通ビア導電体を形成する際、異なる材料間に働く応力を抑制できる３次元積層半導体装置とその製造方法を提供することである。
本発明の１観点によれば、
集積回路を形成した第１の半導体基板と、
前記第１の半導体基板上方に配置され、集積回路を形成した第２の半導体基板と、
前記第１の半導体基板上に形成された無機系材料のポストと、
前記ポスト周辺において前記第１の半導体基板と前記第２の半導体基板との間の空間を満たす有機系接着層と、
前記第２の半導体基板、前記ポストを貫通し、前記第１の半導体基板に達する基板貫通ビア導電体と、
を有する半導体装置
が提供される。
本発明の他の観点によれば、
集積回路を形成した第１の半導体基板上に、所望の基板間距離を高さとする無機系材料のポストを形成する工程と、
前記ポストを形成した前記第１の半導体基板上に、前記所望の基板間距離を厚さとする有機系材料の接着樹脂層を成膜する工程と、
前記接着樹脂層を介して前記第１の半導体基板上に、集積回路を形成した第２の半導体基板を加圧しつつ接着する工程と、
前記第２の半導体基板、前記ポストを貫通するビア孔を形成する工程と、
前記ビア孔を埋め込むビア導電体を形成する工程と、
を含む半導体装置の製造方法
が提供される。
ポストの存在により接着剤層の厚さは低減する。厚さが低減した接着剤層はアンダーカットを低減する。
図１Ａ，１Ｂは、予備実験により、下側基板上に上側基板を接着し、上側基板に基板貫通ビア孔を作成したサンプルの断面図、および基板貫通ビア孔に銅層を埋め込んだサンプルの断面写真のスケッチ、図１Ｃは種々の材料の熱膨張係数を示す表である。 と、 図２Ａ〜２Ｊは、実施例による積層基板を用いた半導体装置の製造方法の主要工程を示す断面図である。
複数のＬＳＩシリコン基板を有機樹脂で貼り合わせて、３次元集積化した半導体装置を作製するため、基板貼り合わせの予備実験を行なった。接着（ボンド）樹脂材料としては、ＢＣＢ（benzo-cyclo-butene、より具体的にはダウケミカル社から入手可能な商品名サイクロテン）を用いた。
図１Ａに示すように、必要に応じ酸化シリコン膜１１を備えた下側基板１０の表面上に、薄化したシリコン基板２０を接着樹脂（サイクロテン）層３０によって貼り合わせ、レジストマスクを用いてビア孔３１を異方性エッチングした。シリコンはＳＦ６＋Ｃ４Ｆ８混合ガスでエッチングし、接着樹脂（サイクロテン）はＳＦ６＋Ｏ２混合ガスでエッチングした。シリコン基板２０に対してはほぼ垂直なビア孔３１が形成されたが、接着樹脂層はエッチング特性が異なり、サイドエッチングが生じて、シリコン基板２０底面に入り込むアンダーカット３２が生じた。アンダーカットは、幅５μｍ程度であった。
このようなアンダーカットが生じると、バリア絶縁膜（ＳｉＮ膜）を化学気相堆積（ＣＶＤ）で堆積した時、位置により被覆率（カバレッジ）が低下する。バリア絶縁膜の上に、バリアメタル層、Ｃｕシード層をスパッタリング等で形成する。バリアメタル層、Ｃｕシード層の被覆率も低下する。Ｃｕシード層上に、電解メッキによってＣｕをメッキする。バリア絶縁膜、バリアメタル層、Ｃｕシード層がないか、薄い場所ではメッキ成膜も妨げられる。ボイドが発生する可能性もある。また、メッキした銅層がバリアメタル層、バリア絶縁膜を通過して基板のシリコンと反応すると、シリサイドを生じ、ビア導電体の抵抗を高くする可能性がある。また、銅がシリコン基板中に拡散すると、デバイス特性が劣化する可能性がある。
熱膨張係数は、Ｓｉが２．３ｐｐｍ／℃、Ｃｕが１６ｐｐｍ／℃であるのに対し、ＢＣＢは５５ｐｐｍ／℃である。一般的に有機材料の熱膨張係数は無機材料の熱膨張係数より大きい。熱膨張係数の差が大きい材料が接すると、加熱工程後に残留する応力が大きくなる。特に、Ｓｉ，Ｃｕ，ＢＣＢのような熱膨張係数の差が大きい３種の材料が接する３重点において残留する応力が大きくなり、剥離などを生じやすくなる。
図１Ｂは、酸化シリコン膜１１を備えた下側基板１０上に上側シリコン基板２０をＢＣＢ樹脂３０で接着し、ビア孔を形成し、ビア孔にＣｕプラグ２２を埋め込んだサンプルを切断した断面ＳＥＭのスケッチである。上側シリコン基板下方のＢＣＢ層にアンダーカットが生じ、端部で剥離が生じている。このような剥離が生じると、信頼性が低下する。
図１Ｃは、種々の材料の熱膨張係数を示す表である。無機材料の熱膨張係数は０．３５ｐｐｍ／℃〜１６ｐｐｍ／℃であり、有機材料の熱膨張係数は４０ｐｐｍ／℃以上である。有機材料を用いると、熱膨張係数を低く抑えることは難しい。
複数のシリコン基板を低温で接着するためには、有機系接着剤を用いるのが好ましいであろう。さらにビア孔を形成するためには、ドライエッチング特性がよいことが望まれ、残留する応力を低減するためには熱膨張係数の小さい接着剤が望まれる。しかし、これらの特性を備えた有機系接着材料は未だ存在しない。
本発明者は、ビア孔周辺で条件を緩和できる構造を検討した。有機系接着剤を用いても、基板貫通ビア導電体周辺において有機系接着剤を抑制できれば、有機材料に起因する多くの問題を抑制できる。
図２Ａ〜２Ｋは、実施例による基板を３次元的に積層した半導体装置の製造方法を概略的に示す断面図である。
図２Ａに示すように、半導体集積回路を形成したシリコンウエハで形成された下側基板１０の上にＣｕの再配線層１２を形成する。例えば、銅層をスパッタリング、メッキ等で形成し、レジストパターンをマスクとしてエッチングして、再配線層１２を形成する。なお、条件によっては、再配線層が不要な場合もある。再配線層１２を覆うように、下側基板１０上に、テトラエトキシシラン（ＴＥＯＳ）を原料としたプラズマ促進化学気相堆積（ＰＥ−ＣＶＤ）で酸化シリコン膜１４を堆積する。以下、この酸化シリコン膜をＰ−ＴＥＯＳ膜と呼ぶことがある。Ｐ−ＴＥＯＳ膜１４の厚さは所望の基板間距離に設定する。実験したサンプルにおいては厚さ４μｍで成膜した。Ｐ−ＴＥＯＳ膜は、下地表面に凹凸があっても、表面は平坦化する。さらに、化学機械研磨（ＣＭＰ）等によって表面を平坦化してもよい。
図２Ｂに示すように、レジストパターンをマスクとしてＰ−ＴＥＯＳ膜１４をエッチングし、ビア孔を形成する位置を含む周辺領域にポスト１４ｐをパターニングする。なお、基板面内の均一性のため、ほぼ一定密度となるようにダミーポスト１４ｄもパターニングする。実験したサンプルにおいては、ビア孔径を２０μｍとし、ポスト１４ｐ、１４ｄの径を３０μｍとした。Ｐ−ＴＥＯＳ膜１４のパターニングはＣＦ４＋Ｏ２混合ガスを用いたドライエッチングにより行なった。なお、他のドライエッチングやウェットエッチングを用いることも可能である。
図２Ｃに示すように、下側基板１０表面上に有機接着剤膜３０をスピンコートにより塗布する。続いてベーキングを行なって、溶剤を蒸発させ、有機接着剤膜を仮硬化させる。有機接着剤膜の厚さは、ポスト同様、所望の基板間距離に設定する。即ち、ポストと有機接着剤膜は同じ高さに設定する。有機接着剤膜の厚さはポストの高さより低くはならないようにする。実験したサンプルにおいては、有機接着剤としてＢＣＢ樹脂（ダウケミカル社より入手可能な商品名サイクロテン）を用い、１５０℃でベークした。膜厚は４μｍとなるようにした。Ｐ−ＴＥＯＳパターン１４ｐ、１４ｄ表面は、膜厚数百ｎｍ程度の有機接着剤で覆われた。
図２Ｄに示すように、半導体集積回路を形成し、裏面に酸化シリコン膜２１が形成されたシリコンウエハで形成された上側基板２０を下側基板１０上方に位置決めする。上下基板の位置合わせは、予め基板に形成したアライメントマークを用いて行なう。上側基板２０は、表面側にガラス基板等の支持基盤４０を仮接着し、裏面側から研削、研磨して、薄くしてある。支持基盤で支持した状態で取り扱う。実験したサンプルにおいては、上側基板２０は、厚さ４０μｍまで薄くしたものを用いた。
図２Ｅに示すように、位置合わせ後、上下基板を接触させ、加熱加圧下で接着させる。その後、支持基盤４０を剥離する。実験したサンプルにおいては、積層配置した上下基板を、真空雰囲気下、２５０℃で６０分、加圧しながら放置して接着（ボンディング）を行なった。Ｐ−ＴＥＯＳ膜１４ｐ、１４ｄ上の数百ｎｍ程度の接着剤膜は、加圧により薄くなり、数十ｎｍ程度となった。薄くてもＰ−ＴＥＯＳ膜上にも接着剤が存在するので接着性は保持される。下側基板の上に上側基板を積層した後、後ビア方式により上側基板に基板貫通ビア導電体を形成する。
図２Ｆに示すように、ビア孔位置に開口を有するフォトレジストパターンＰＲを形成する。上側基板２０は、アライメントマークを用いて下側基板に位置合わせして接合してあるので、上側基板のアライメントマークを基準にしてビア孔位置を位置合わせできる。フォトレジストパターンＰＲをマスクとしてビア孔３１をエッチングする。エッチング対象は、上側基板のシリコンと、ポストの酸化シリコンである。上側基板とポストの間に接着剤が存在するが、厚さが極めて薄いので、エッチングとしては無視できる程度である。Ｓｉの選択的異方性エッチングを行い、Ｐ−ＴＥＯＳポスト１４ｐをエッチストッパとして利用できる。Ｐ−ＴＥＯＳポスト１４ｐはエッチングガスを変更してエッチする。その後、フォトレジストパターンＰＲは除去する。
実験したサンプルにおいては、ビア孔３１の径は２０μｍとした。ＳｉのエッチングはＳＦ６＋Ｃ４Ｆ８混合ガスを用い、ガス圧０．１Ｔｏｒｒ，投入電力５００Ｗのリアクティブイオンエッチング（ＲＩＥ）で行なった。Ｓｉのエッチングレートは２０μｍ／ｍｉｎであった。ＳｉとＰ−ＴＥＯＳ膜の選択比は２０：１であり、Ｐ−ＴＥＯＳでエッチングをストップさせる。Ｐ−ＴＥＯＳ膜は、ＣＦ４＋Ｏ２混合ガスを用いてエッチングした。このエッチングは、銅の再配線層１２でストップする。エッチング残が残らないように、オーバーエッチングを行った。シリコン基板２０底面下のアンダーカット３２は１μｍ程度で収まった。
予備実験においてサイクロテンをエッチングした時は５μｍ程度のアンダーカットが生じていたことと比べると、大幅な改良がされたと言える。
図２Ｇに示すように、ＳｉＮの絶縁性バリア膜２５をプラズマＣＶＤで成膜する。絶縁性バリア膜成膜後、異方性エッチングを行い、銅の再配線層１２、上側基板２０上面上の平坦部の絶縁性バリア膜を除去する。
実験したサンプルにおいては、シランとアンモニアをソースガスとし、３００℃のＰＥ−ＣＶＤにより厚さ２００ｎｍの窒化シリコン膜を成膜した。ビア孔の底部においても、厚さ１２０ｎｍ程度の十分な厚さの窒化シリコン膜が成膜された。上側基板２０、Ｐ−ＴＥＯＳポスト１４ｐの界面付近においても良好な被覆性が得られた。異方性エッチングは、ＣＦ４＋Ｏ２混合ガスを用いたＲＩＥで行なった。
図２Ｈに示すように、Ｔｉライナ等のバリアメタル層２６、Ｃｕシード層２７をスパッタリング等の物理的気相体積（ＰＶＤ）で成膜する。実験したサンプルにおいては、厚さ１００ｎｍのＴｉ層、厚さ２５０ｎｍのＣｕ層を成膜した。
図２Ｉに示すように、Ｃｕシード層２７の上に、電解メッキによりＣｕ層を形成し、ビア孔を埋め戻す。シード層とメッキ層を併せて銅層２２で示す。銅層２２は上側基板２０上面上にも成長する。実験したサンプルにおいては、良好なメッキ層が成長し、ボイドが生じることはなかった。
図２Ｊに示すように、化学機械研磨（ＣＭＰ）等により、上側基板２０上面上の不要金属層を除去する。上側基板２０に埋め込まれた基板貫通ビア導電体が得られる。必要に応じて、図２Ａに示したように再配線層を形成する。さらに半導体基板を積層してもよい。
上記実施例においては、Ｐ−ＴＥＯＳ膜でポストを形成した。ポストは、有機接着樹脂のエッチングを無機材料のエッチングに置き換える機能を有する。良好な形状のビア孔エッチングが可能となる。ポストの材料はＰ−ＴＥＯＳ酸化シリコンに限らない。
酸化シリコンに換え、窒化シリコンを用いることができる。例えば、シランとアンモニアをソースガスとしたＰＥ−ＣＶＤにより窒化シリコン膜を成膜できる。窒化シリコン膜のドライエッチングは、例えばＣＦ４＋Ｏ２混合ガスを用いて行う。実験したサンプルにおいては、メッキプロセスでの埋め込み特性は良好であり、ビアにボイドが生じることはなかった。
ポストを窒化酸化シリコンＳｉＯＮで形成することもできる。ポストを形成する絶縁性無機材料としては、Ｓｉ−Ｏ−Ｃ−Ｎ系絶縁材料であれば、どのような組成も可能である。基板貫通ビア導電体の材料もＣｕに限らない。
第２の実施例として、Ｗで基板貫通ビア導電体を形成する。Ｗ膜はＣＶＤで成膜できる。例えばタングステンヘキサカルボニル（ＣＯ６）をソースガスとし、Ｈ２をキャリアガスとしたＣＶＤによりＷ膜を成膜できる。必要に応じ、ＴｉＮ等のバリアメタル層を用いる。実験したサンプルにおいては、タングステンヘキサカルボニルをソースガスとし、成膜温度を２５０℃とした。シームも少なく、良好なビアプラグが形成できた。ＷのＣＶＤは、ＷＦ６等他のガスを用いて行うこともできる。
第３の実施例として、ポリシリコンで基板貫通ビア導電体を形成する。例えば、シランをソースガスとしたＰＥ−ＣＶＤでポリシリコン膜を成膜できる。実験したサンプルにおいては、シランをソースガスとし、４００℃、１００ＰａのＰＥ−ＣＶＤで基板貫通ビア導電体を形成した。埋め込みは良好で、ボイド等は観察されなかった。
基板貫通ビア導電体をＣｕ，Ｗ，Ｓｉで形成する場合、熱膨張係数はＣｕ：１６ｐｐｍ／℃、Ｗ：４．３ｐｐｍ／℃、Ｓｉ：２．３ｐｐｍ／℃である。ポスト材料がこれらの値近傍の熱膨張係数を有する場合、結果的に残留する応力は許容できるものとなろう。より具体的には、ポスト材料の熱膨張係数は２〜１８ｐｐｍ／℃の範囲にあることが望ましい。
ポストを絶縁材料以外で形成することも可能である。ポストをＳｉで形成することもできる。例えば多結晶シリコン膜を用いる。この場合、ビア孔のエッチングは、Ｓｉに対するエッチングのみとすることもできる。ＣｕやＡｕ等のバンプをポストとして利用することもできる。バンプの高さを基板間距離として、基板貫通ビア導電体の周辺領域における接着樹脂層の厚さを実質的にゼロとすれば、アンダーカットを生じさせることなく、ビア孔をエッチすることができよう。
以上、実施例に沿って本発明を説明したが、本発明はこれらに限られるものではない。例えば、種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
集積回路を形成した第１の半導体基板と、
前記第１の半導体基板上方に配置され、集積回路を形成した第２の半導体基板と、
前記第１の半導体基板上に形成された無機系材料のポストと、
前記ポスト周辺において前記第１の半導体基板と前記第２の半導体基板との間の空間を満たす有機系接着層と、
前記第２の半導体基板、前記ポストを貫通し、前記第１の半導体基板に達する基板貫通ビア導電体と、
を有する半導体装置。
（付記２）
前記有機系樹脂層が前記ポストと前記第２の半導体基板との間にも配置されている付記１記載の半導体装置。
（付記３）
前記無機系材料が、酸化シリコン、窒化シリコン、酸化窒化シリコンのいずれかである付記１または２記載の半導体装置。
（付記４）
前記無機系材料の熱膨張係数が２ｐｐｍ／℃〜１８ｐｐｍ／℃の範囲内である付記１〜３のいずれか１項記載の半導体装置。
（付記５）
前記基板貫通ビア導電体が、銅、タングステン、シリコンのいずれかで形成されたプラグを有する付記１〜４のいずれか１項記載の半導体装置。
（付記６）
集積回路を形成した第１の半導体基板上に、所望の基板間距離を高さとする無機系材料のポストを形成する工程と、
前記ポストを形成した前記第１の半導体基板上に、前記所望の基板間距離を厚さとする有機系材料の接着樹脂層を成膜する工程と、
前記接着樹脂層を介して前記第１の半導体基板上に、集積回路を形成した第２の半導体基板を加圧しつつ接着する工程と、
前記第２の半導体基板、前記ポストを貫通するビア孔を形成する工程と、
前記ビア孔を埋め込むビア導電体を形成する工程と、
を含む半導体装置の製造方法。
（付記７）
前記ビア孔を形成する工程が、前記第２の半導体基板をドライエッチし、前記ポストでストップさせるサブ工程と、前記ポストをドライエッチするサブ工程を含む付記６記載の半導体装置の製造方法。
（付記８）
前記ポストを形成する工程の前に、前記ビア孔を形成する領域に延在する再配線層を形成する工程を含み、前記ポストをドライエッチするサブ工程は前記再配線層でエッチングをストップさせる付記７記載の半導体装置の製造方法。
（付記９）
前記無機系材料が、酸化シリコン、窒化シリコン、酸化窒化シリコンのいずれかである付記６〜８のいずれか１項記載の半導体装置の製造方法。
（付記１０）
前記無機系材料の熱膨張係数が２ｐｐｍ／℃〜１８ｐｐｍ／℃の範囲内である付記６〜９のいずれか１項記載の半導体装置の製造方法。
（付記１１）
前記ポストを形成する工程が、テトラエトキシシラン（ＴＥＯＳ）を原料としたプラズマ化学気相堆積で酸化シリコン膜を成膜する工程を含む付記６−１０のいずれか1項記載の半導体装置の製造方法。
（付記１２）
前記ポストを形成する工程が、レジストパターンをマスクとして（ＣＦ４＋Ｏ２）混合ガスを用いたドライエッチングにより酸化シリコン膜をパターニングする工程を含む付記１１記載の半導体装置の製造方法。
（付記１３）
前記ビア孔を形成する工程が、レジストパターンをマスクとして（ＳＦ６＋Ｃ４Ｆ８）混合ガスを用いたドライエッチングにより第2の半導体基板を選択的に異方性エッチングする工程を含む付記６〜１２のいずれか1項記載の半導体装置の製造方法。
（付記１４）
前記再配線層が、銅で形成される付記６〜１３のいずれか1項記載の半導体装置の製造方法。
（付記１５）
前記ビア導電体が、銅、タングステン、シリコンのいずれかで形成されたプラグを有する付記６〜１４のいずれか1項記載の半導体装置の製造方法。
１０ 下側基板、
１１ 酸化シリコン膜
１２ 再配線層（Ｃｕ層）、
１４ 酸化シリコン膜（ポスト）、
１４ｐ ポスト、
１４ｄ ダミーポスト、
２０ 上側基板、
２１ 酸化シリコン膜、
２２ 銅層、
３０ 接着樹脂（ＢＣＢ）層、
３１ ビア孔、
３２ アンダーカット、
４０ 支持基盤。

Claims (10)

  1. 集積回路を形成した第１の半導体基板と、
    前記第１の半導体基板上方に配置され、集積回路を形成した第２の半導体基板と、
    前記第１の半導体基板上に形成された無機系材料のポストと、
    前記ポスト周辺において前記第１の半導体基板と前記第２の半導体基板との間の空間を満たす有機系接着層と、
    前記第２の半導体基板、前記ポストを貫通し、前記第１の半導体基板に達する基板貫通ビア導電体と、
    を有する半導体装置。
  2. 前記有機系樹脂層が前記ポストと前記第２の半導体基板との間にも配置されている請求項１記載の半導体装置。
  3. 前記無機系材料が、酸化シリコン、窒化シリコン、酸化窒化シリコンのいずれかである請求項１または２記載の半導体装置。
  4. 前記無機系材料の熱膨張係数が２ｐｐｍ／℃〜１８ｐｐｍ／℃の範囲内である請求項１〜３のいずれか１項記載の半導体装置。
  5. 前記基板貫通ビア導電体が、銅、タングステン、シリコンのいずれかで形成されたプラグを有する請求項１〜４のいずれか１項記載の半導体装置。
  6. 集積回路を形成した第１の半導体基板上に、所望の基板間距離を高さとする無機系材料のポストを形成する工程と、
    前記ポストを形成した前記第１の半導体基板上に、前記所望の基板間距離を厚さとする有機系材料の接着樹脂層を成膜する工程と、
    前記接着樹脂層を介して前記第１の半導体基板上に、集積回路を形成した第２の半導体基板を加圧しつつ接着する工程と、
    前記第２の半導体基板、前記ポストを貫通するビア孔を形成する工程と、
    前記ビア孔を埋め込むビア導電体を形成する工程と、
    を含む半導体装置の製造方法。
  7. 前記ビア孔を形成する工程が、前記第２の半導体基板をドライエッチし、前記ポストでストップさせるサブ工程と、前記ポストをドライエッチするサブ工程を含む請求項６記載の半導体装置の製造方法。
  8. 前記ポストを形成する工程の前に、前記ビア孔を形成する領域に延在する再配線層を形成する工程を含み、前記ポストをドライエッチするサブ工程は前記再配線層でエッチングをストップさせる請求項７記載の半導体装置の製造方法。
  9. 前記無機系材料が、酸化シリコン、窒化シリコン、酸化窒化シリコンのいずれかである請求項６〜８のいずれか１項記載の半導体装置の製造方法。
  10. 前記無機系材料の熱膨張係数が２ｐｐｍ／℃〜１８ｐｐｍ／℃の範囲内である請求項６〜９のいずれか１項記載の半導体装置の製造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142359A (ja) * 2010-12-28 2012-07-26 Ulvac Japan Ltd 絶縁膜形成方法、及び絶縁膜形成装置
JP2012142360A (ja) * 2010-12-28 2012-07-26 Ulvac Japan Ltd 半導体装置
JP2012190826A (ja) * 2011-03-08 2012-10-04 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014514760A (ja) * 2011-04-04 2014-06-19 オクメティック オーユーイー １層以上の多結晶シリコン層を基材に堆積する方法
JP2015233049A (ja) * 2014-06-09 2015-12-24 株式会社ディスコ 積層デバイスの製造方法
KR20160063336A (ko) 2013-09-27 2016-06-03 주식회사 다이셀 반도체 적층용 접착제 조성물
WO2016204014A1 (ja) 2015-06-17 2016-12-22 株式会社ダイセル 硬化性組成物
US9648741B2 (en) 2014-12-15 2017-05-09 Fujitsu Limited Electronic device and method for manufacturing electronic device
KR20180018530A (ko) 2015-06-17 2018-02-21 주식회사 다이셀 경화성 조성물, 접착 시트, 경화물, 적층물, 접착 시트의 제조 방법, 및 장치
WO2018199117A1 (ja) 2017-04-28 2018-11-01 三井化学株式会社 基板積層体及び基板積層体の製造方法
WO2018212257A1 (ja) 2017-05-17 2018-11-22 株式会社ダイセル 接着剤組成物、硬化物、積層体、及び装置
WO2018212233A1 (ja) 2017-05-17 2018-11-22 株式会社ダイセル 接着剤用硬化性組成物、接着シート、硬化物、積層物、及び装置
WO2020085183A1 (ja) 2018-10-26 2020-04-30 三井化学株式会社 基板積層体の製造方法及び積層体
WO2022054839A1 (ja) 2020-09-10 2022-03-17 三井化学株式会社 組成物、積層体及び積層体の製造方法
WO2023032923A1 (ja) 2021-09-06 2023-03-09 三井化学株式会社 半導体用の膜を形成するための組成物、積層体及び基板積層体

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2986903A1 (fr) 2012-02-15 2013-08-16 St Microelectronics Crolles 2 Procede de fabrication d'un circuit integre comprenant des vias traversant le substrat
TWI498063B (zh) * 2012-10-02 2015-08-21 Fitilite S Pte Ltd 高功率元件導熱裝置及其製造方法
JP5549026B1 (ja) * 2013-04-18 2014-07-16 国立大学法人東北大学 マイクロ空室の内壁面処理方法
JP5569831B1 (ja) * 2013-05-15 2014-08-13 国立大学法人東北大学 マイクロ空室の内壁面処理方法
CN106470953B (zh) * 2014-04-30 2019-03-12 康宁股份有限公司 用于制造穿通玻璃通孔的接合材料的回蚀工艺
US10608205B2 (en) * 2016-03-07 2020-03-31 Pioneer Corporation Sealing structure and light emitting device
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11469138B2 (en) * 2018-05-04 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via for coupling attached component upper electrode to substrate
US11417819B2 (en) * 2020-04-27 2022-08-16 Microsoft Technology Licensing, Llc Forming a bumpless superconductor device by bonding two substrates via a dielectric layer
CN112614848B (zh) * 2020-12-02 2024-06-18 长江存储科技有限责任公司 三维存储器结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163411A (ja) * 1996-11-29 1998-06-19 Nec Corp Ｌｓｉモジュールとその製造方法
JP2001094039A (ja) * 1999-09-21 2001-04-06 Seiko Epson Corp 絶縁膜の形成方法および半導体チップの接続方法ならびに半導体チップの製造方法、半導体装置、接続用基板、電子機器
JP2001177048A (ja) * 1999-12-17 2001-06-29 Seiko Epson Corp 半導体装置及びその製造方法、ならびに電子機器
JP2008305897A (ja) * 2007-06-06 2008-12-18 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2874683B2 (ja) 1997-03-24 1999-03-24 日本電気株式会社 電子ビ−ム装置用マスク及びその製造方法
JPH10275752A (ja) * 1997-03-28 1998-10-13 Ube Ind Ltd 張合わせウエハ−及びその製造方法、基板
JP3690565B2 (ja) * 1998-06-26 2005-08-31 富士通株式会社 積層構造、配線構造、その製造方法、及び半導体装置
JP4123682B2 (ja) 2000-05-16 2008-07-23 セイコーエプソン株式会社 半導体装置及びその製造方法
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
TWI241720B (en) 2004-01-16 2005-10-11 Super Nova Optoelectronics Cor Replaceable light emitting diode packaging structure
US7326629B2 (en) * 2004-09-10 2008-02-05 Agency For Science, Technology And Research Method of stacking thin substrates by transfer bonding
US20100065949A1 (en) * 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
KR20110000960A (ko) * 2009-06-29 2011-01-06 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163411A (ja) * 1996-11-29 1998-06-19 Nec Corp Ｌｓｉモジュールとその製造方法
JP2001094039A (ja) * 1999-09-21 2001-04-06 Seiko Epson Corp 絶縁膜の形成方法および半導体チップの接続方法ならびに半導体チップの製造方法、半導体装置、接続用基板、電子機器
JP2001177048A (ja) * 1999-12-17 2001-06-29 Seiko Epson Corp 半導体装置及びその製造方法、ならびに電子機器
JP2008305897A (ja) * 2007-06-06 2008-12-18 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142360A (ja) * 2010-12-28 2012-07-26 Ulvac Japan Ltd 半導体装置
JP2012142359A (ja) * 2010-12-28 2012-07-26 Ulvac Japan Ltd 絶縁膜形成方法、及び絶縁膜形成装置
JP2012190826A (ja) * 2011-03-08 2012-10-04 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2014514760A (ja) * 2011-04-04 2014-06-19 オクメティック オーユーイー １層以上の多結晶シリコン層を基材に堆積する方法
US9728452B2 (en) 2011-04-04 2017-08-08 Okmetic Oyj Method for depositing one or more polycrystalline silicon layers on substrate
US10047257B2 (en) 2013-09-27 2018-08-14 Daicel Corporation Adhesive agent composition for multilayer semiconductor
KR20160063336A (ko) 2013-09-27 2016-06-03 주식회사 다이셀 반도체 적층용 접착제 조성물
JP2015233049A (ja) * 2014-06-09 2015-12-24 株式会社ディスコ 積層デバイスの製造方法
US9648741B2 (en) 2014-12-15 2017-05-09 Fujitsu Limited Electronic device and method for manufacturing electronic device
US10619047B2 (en) 2015-06-17 2020-04-14 Daicel Corporation Curable composition
WO2016204014A1 (ja) 2015-06-17 2016-12-22 株式会社ダイセル 硬化性組成物
KR20180018530A (ko) 2015-06-17 2018-02-21 주식회사 다이셀 경화성 조성물, 접착 시트, 경화물, 적층물, 접착 시트의 제조 방법, 및 장치
US11066586B2 (en) 2015-06-17 2021-07-20 Daicel Corporation Curable composition, adhesive sheet, cured product, laminate, method for producing adhesive sheet, and device
KR20180019090A (ko) 2015-06-17 2018-02-23 주식회사 다이셀 경화성 조성물
WO2018199117A1 (ja) 2017-04-28 2018-11-01 三井化学株式会社 基板積層体及び基板積層体の製造方法
US11859110B2 (en) 2017-04-28 2024-01-02 Mitsui Chemicals, Inc. Substrate laminated body and method of manufacturing substrate laminated body
KR20190136059A (ko) 2017-04-28 2019-12-09 미쓰이 가가쿠 가부시키가이샤 기판 적층체 및 기판 적층체의 제조 방법
KR20200007893A (ko) 2017-05-17 2020-01-22 주식회사 다이셀 접착제용 경화성 조성물, 접착 시트, 경화물, 적층물 및 장치
KR20200010317A (ko) 2017-05-17 2020-01-30 주식회사 다이셀 접착제 조성물, 경화물, 적층체 및 장치
WO2018212233A1 (ja) 2017-05-17 2018-11-22 株式会社ダイセル 接着剤用硬化性組成物、接着シート、硬化物、積層物、及び装置
WO2018212257A1 (ja) 2017-05-17 2018-11-22 株式会社ダイセル 接着剤組成物、硬化物、積層体、及び装置
WO2020085183A1 (ja) 2018-10-26 2020-04-30 三井化学株式会社 基板積層体の製造方法及び積層体
KR20210060571A (ko) 2018-10-26 2021-05-26 미쓰이 가가쿠 가부시키가이샤 기판 적층체의 제조 방법 및 적층체
WO2022054839A1 (ja) 2020-09-10 2022-03-17 三井化学株式会社 組成物、積層体及び積層体の製造方法
WO2023032923A1 (ja) 2021-09-06 2023-03-09 三井化学株式会社 半導体用の膜を形成するための組成物、積層体及び基板積層体

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