FR2986903A1 - Procede de fabrication d'un circuit integre comprenant des vias traversant le substrat - Google Patents

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Mohamed Bouchoucha
Laurent-Luc Chapelon
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Abstract

L'invention concerne un procédé de formation d'un circuit intégré, comprenant les étapes suivantes : former des composants électroniques sur une première face (10f) d'un substrat (10) ; former un empilement de niveaux d'interconnexion (14) sur ladite première face (10f) , chaque niveau d'interconnexion comprenant des pistes conductrices (40) séparées par un matériau isolant (42) ; former au moins un trou (26) à partir d'une seconde face (10b) du substrat (10), le trou s'arrêtant sur une des pistes conductrices (40) ; déposer, sur les parois et le fond du trou, une couche conductrice (28) et remplir l'espace restant d'un matériau de remplissage (30) ; et former, dans un niveau d'interconnexion ou en surface de l'empilement d'interconnexion (14), et en regard du trou, au moins une région (50) en un matériau présentant un module élastique supérieur à 50 GPa et une élongation à la rupture supérieure à 20 %, isolée des pistes conductrices (40).

Description

B11536 - 11-GR3-1142FR01 1 PROCÉDÉ DE FABRICATION D'UN CIRCUIT INTÉGRÉ COMPRENANT DES VIAS TRAVERSANT LE SUBSTRAT Domaine de l'invention La présente invention concerne un procédé de fabrication d'un circuit intégré comprenant des vias traversant un substrat, assurant la réduction des contraintes thermodynamiques dans ces vias, ainsi que le dispositif obtenu par ce procédé. Exposé de l'art antérieur La figure 1 illustre un exemple d'un circuit intégré tridimensionnel. Ce dispositif comprend un premier substrat semi- conducteur 10 sur la face avant 10f duquel sont formés des composants électroniques. Dans l'exemple de la figure 1, deux transistors MOS 12 sont représentés en surface du substrat 10, mais on comprendra qu'en pratique, de nombreux composants sont formés dans le substrat 10 et en surface de celui-ci.
La face avant 10f du substrat 10 est surmontée d'un empilement d'interconnexion 14 comprenant plusieurs niveaux d'interconnexion. Chaque niveau d'interconnexion comprend des pistes conductrices entourées de matériaux isolants, des pistes conductrices de différents niveaux d'interconnexion étant connectées par des vias conducteurs. Les pistes conductrices sont illustrées en figure 1 de façon schématique.
B11536 - 11-GR3-1142FR01 2 Un deuxième substrat semiconducteur 16 est également prévu. Sur une première face 16f du substrat 16 sont formés des composants électroniques, par exemple des transistors MOS 18. Un empilement de niveaux d'interconnexion 20 s'étend en surface de la première face 16f du substrat 16, et est constitué de plusieurs niveaux d'interconnexion comprenant des pistes conductrices séparées par des matériaux isolants. Les deux substrats 10 et 16 sont positionnés l'un par rapport à l'autre de telle façon que les premières faces 10f et 16f de chacun des substrats sont en regard. Des plots 21, respectivement 22, sont formés en surface de l'empilement d'interconnexion 14, respectivement 20. Lors du positionnement des faces 10f et 16f l'une en face de l'autre, les plots 21 et 22 sont prévus pour coïncider. Cela permet d'assurer le collage entre les deux substrats 10, 16 mais également d'assurer une connexion électrique entre des composants formés sur le substrat 10 et des composants formés sur le substrat 16. Un matériau isolant 24 est généralement prévu pour remplir l'espace entre les deux empilements d'interconnexion 14 et 20.
Pour former des contacts sur des composants électro- niques depuis l'extérieur du dispositif de la figure 1, des vias traversant le substrat 26, plus connus sous l'acronyme "TSV" (de l'anglais Through-Silicon Vias - vias traversant le silicium) sont formés dans l'un ou l'autre des substrats 10 et 16.
Dans l'exemple représenté, des vias traversants 26 sont formés dans le substrat 10, après amincissement de celui-ci. Pour former les vias traversants 26, on définit, depuis la face arrière 10b du substrat 10, des trous traversant ce substrat. Les trous sont prévus pour s'arrêter au contact de pistes conductrices de l'empilement d'interconnexion 14. Une couche conductrice 28 est ensuite déposée sur les parois et le fond des trous. L'espace restant dans les trous est rempli d'un matériau de remplissage 30. A titre d'exemple d'application numérique, les vias 35 traversants peuvent avoir, en surface du substrat 10, des dimen- B11536 - 11-GR3-1142FR01 3 sions comprises entre 40 et 70 pin, et la couche 28 peut avoir une épaisseur comprise entre 1 et 7 pm. Du côté de la seconde face (face arrière 10b) du substrat 10 sont formées des pistes conductrices 32, isolées de l'extérieur du dispositif par une couche isolante 34. Ces pistes permettent une connexion électrique entre l'extrémité de chaque via traversant et des billes de soudure 36 formées sur la face arrière 10b. Pour obtenir le dispositif de la figure 1, un procédé 10 classique consiste à réaliser les étapes suivantes : - former des composants électroniques sur les premières faces 10f et 16f de substrats massifs 10 et 16 ; - former des empilements d'interconnexion 14 et 20 des composants électroniques sur les premières faces 10f et 16f des 15 substrats 10 et 16 ; - former des plots d'accroche et de contact électrique 21 et 22 en surface de chacun des empilements d'interconnexion 14 et 20 ; - reporter le substrat 16 sur le substrat 10 par 20 l'intermédiaire des plots d'accroche et de contact électrique 21 et 22 ; - remplir l'espace entre les empilements 14 et 20 d'un matériau isolant 24 ; - amincir le substrat 10 ; 25 - former des trous traversant le substrat 10 depuis la face arrière 10b pour accéder à des pistes conductrices de l'empilement d'interconnexion 14 ; - déposer une couche conductrice 28 sur les parois et le fond des trous et former des pistes conductrices sur la face 30 arrière 10b du substrat ; - remplir les trous du matériau de remplissage 30 ; et - former des moyens de connexion aux pistes conductrices de la face 10b, par exemple des billes de soudure 36. Le matériau conducteur 28 formant une fine couche sur 35 les parois des trous 26 est couramment un métal, par exemple du B11536 - 11-GR3-1142FR01 4 cuivre. Le matériau de remplissage 30, quant à lui, est couramment un polymère. Les matériaux de la couche 28 et de remplissage 30 présentent ainsi des coefficients de dilatation thermique éloignés. Par exemple, le cuivre a un coefficient de dilatation thermique de l'ordre de 16 ppm/°C et les polymères de remplissage des coefficients de dilatation thermique de l'ordre de 180 ppm/°C. Les figures 2 et 3 illustrent un problème qui apparaît après le remplissage du volume restant dans les vias traversants par le matériau 30. Plus particulièrement, la figure 2 illustre ce problème schématiquement, tandis que la figure 3 est une vue agrandie d'un dispositif réel. Pour permettre le dépôt du matériau de remplissage 30, on prévoit généralement de chauffer la structure, ce qui implique que le polymère 30 se détend. Comme cela est illustré en figures 2 et 3, la différence entre les coefficients de dilatation thermique de la région 30 et ceux des régions voisines implique que, lorsque l'on repasse à température ambiante, le polymère 30 se contracte plus que les régions voisines. Ainsi, la contraction du matériau 30 entraîne avec elle le métal déposé au fond du trou 26, ainsi que, par exemple, une première piste conductrice de l'empilement d'interconnexion 40 (recouverte d'un matériau isolant 42 en figure 2). Ces régions forment ainsi une membrane courbe.
Des contraintes importantes apparaissent alors sur le matériau conducteur 28 situé sur le contour du fond du trou 26 ainsi que sur les régions 40 et 42. L'empilement constitué par le matériau conducteur 28, la première piste conductrice 40 et le matériau isolant 42 étant relativement fin, il existe un risque de fracture 44 dans cette zone du TSV. La connexion électrique entre un contact pris depuis la face arrière 10b du substrat 10 et la piste conductrice 40 est alors rompue. On notera que les contraintes ci-dessus apparaissent également lors de la formation de vias traversants dans des 35 circuits autres que des circuits tridimensionnels et ne sont pas B11536 - 11-GR3-1142FR01 liées à la formation de tels circuits. Notamment, ce genre de contrainte peut également apparaître dans des capteurs d'image éclairés par la face avant d'un substrat, dans lesquels des vias traversant le substrat sont prévus pour assurer un contact, 5 depuis la face arrière du substrat, sur des pistes d'un empilement d'interconnexion formé sur la face avant. Ainsi, un besoin existe d'un procédé de fabrication limitant le risque de fractures dans les matériaux déposés au fond des trous définissant des vias traversants.
Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'un circuit intégré comprenant des vias traversant le substrat, limitant le risque de fractures dans les matériaux formés dans ces vias.
Un autre objet d'un mode de réalisation de la présente invention est de prévoir en outre un dispositif obtenu par ce procédé. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de formation d'un circuit intégré, comprenant 20 les étapes suivantes : former des composants électroniques sur une première face d'un substrat ; former un empilement de niveaux d'interconnexion sur la première face, chaque niveau d'interconnexion comprenant des 25 pistes conductrices séparées par un matériau isolant ; former au moins un trou à partir d'une seconde face du substrat, opposée à la première face, le trou s'arrêtant sur une des pistes conductrices ; et déposer, sur les parois et le fond du trou, une couche 30 conductrice et remplir l'espace restant d'un matériau de remplissage, dans lequel il est prévu une étape de formation, dans un niveau d'interconnexion ou en surface de l'empilement d'interconnexion, et en regard dudit au moins un trou, d'au 35 moins une région en un matériau présentant un module élastique B11536 - 11-GR3-1142FR01 6 supérieur à 50 GPa et une élongation à la rupture supérieure à 20 %, isolée des pistes conductrices, lesdites régions ayant au moins l'étendue de la section des vias en projection sur ces régions.
Selon un mode de réalisation de la présente invention, la région a une épaisseur supérieure à 1 pin. Selon un mode de réalisation de la présente invention, le matériau de la région est choisi dans le groupe comprenant le cuivre, l'aluminium, le nickel, et des polymères tels que les 10 polyimides. Selon un mode de réalisation de la présente invention, la couche conductrice déposée sur les parois et le fond du trou est en cuivre, le matériau de remplissage étant un polymère. Selon un mode de réalisation de la présente invention, 15 le trou présente, en surface du substrat, des dimensions comprises entre 40 et 70 gm, et la couche conductrice déposée sur les parois et le fond du trou présente une épaisseur comprise entre 1 et 7 pin. Selon un mode de réalisation de la présente invention, 20 la région est formée en surface de l'empilement d'interconnexion en même temps que des plots de connexion électrique à un deuxième circuit intégré reporté en surface de l'empilement d'interconnexion. Selon un mode de réalisation de la présente invention, 25 la région est formée en même temps que des pistes conductrices de l'empilement d'interconnexion. La présente invention prévoit aussi un circuit intégré comprenant un substrat semiconducteur dont une première face est surmontée d'un empilement de niveaux d'interconnexion, chaque 30 niveau d'interconnexion comprenant des pistes conductrices séparées par un matériau isolant, au moins un via traversant le substrat assurant une connexion électrique entre une deuxième face du substrat et une piste conductrice, comprenant en outre, dans un niveau d'interconnexion ou en surface de l'empilement 35 d'interconnexion et en regard dudit via, au moins une région en B11536 - 11-GR3-1142FR01 7 un matériau présentant un module élastique supérieur à 50 GPa et une élongation à la rupture supérieure à 20 %, isolée des pistes conductrices. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, illustre un circuit 10 intégré tridimensionnel ; les figures 2 et 3, précédemment décrites, sont des agrandissements du dispositif de la figure 1 ; la figure 4 illustre le principe général d'un procédé de fabrication d'un circuit intégré selon un mode de réalisation 15 de la présente invention ; la figure 5 illustre une variante de réalisation d'un procédé de fabrication selon un mode de réalisation de la présente invention ; et la figure 6 représente un ensemble de courbes illus20 trant les effets de différents dispositifs de réduction des contraintes dans un via traversant selon des modes de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de 25 plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Pour limiter les déformations et les fractures dues à 30 la contraction du matériau de remplissage des vias traversants, on prévoit de former, en regard du fond de chacun des vias traversants, des régions en un matériau ductile permettant de réduire les contraintes appliquées sur le fond des vias.
B11536 - 11-GR3-1142FR01 8 La figure 4 illustre le principe général proposé pour limiter l'apparition de fractures dans des vias traversants, et la figure 5 une variante de réalisation de ce principe général. En figure 4 est illustré un agrandissement de la 5 région d'un circuit intégré dans laquelle sont formés des vias traversants. Dans cette figure sont représentés deux vias traversants 26 traversant un substrat 10 depuis une face arrière 10b du substrat 10. Les vias traversants 26 sont prévus pour atteindre des pistes métalliques 40 formées dans un empilement 10 d'interconnexion 14 qui s'étend du côté de la face avant 10f du substrat 10. Chaque via traversant 26 est constitué d'un trou traversant le substrat 10, les parois et le fond du trou étant recouverts d'un matériau conducteur 28, le reste du trou étant rempli d'un matériau de remplissage 30, par exemple un polymère. 15 Dans l'exemple représenté, les deux vias traversants 26 sont prévus pour atteindre des pistes conductrices 40 situées dans un même niveau d'interconnexion de l'empilement d'interconnexion 14 formé sur la face avant 10f du substrat 10. On notera que les vias traversants peuvent également être prévus 20 pour atteindre des pistes conductrices formées dans des niveaux d'interconnexion distincts de l'empilement d'interconnexion 14. Pour limiter les contraintes sur le contour du fond des vias traversants 26, on prévoit de former, dans l'empilement d'interconnexion 14, ou en surface de celui-ci, et en regard de 25 chacun des vias traversant le substrat 26, des régions 50 en un matériau rigide et ductile, présentant un module élastique et une élongation à la rupture importants. A titre d'exemple, le matériau des régions 50 peut présenter un module élastique supérieur à 50 GPa, par exemple de l'ordre de 110 GPa, et une 30 élongation à la rupture supérieure à 20 %, par exemple de l'ordre de 60 %. Les régions 50 ont au moins l'étendue de la section des vias en projection sur ces régions. Dans l'exemple de la figure 4, les régions 50 sont formées directement dans l'empilement d'interconnexion 14, dans 35 un niveau d'interconnexion supérieur du niveau d'interconnexion B11536 - 11-GR3-1142FR01 9 des pistes 40. On notera que, si la région 50 est en un matériau conducteur, elle ne participe pas au transport de signaux électriques et est donc isolée des pistes conductrices de transport de signaux électriques utiles.
A titre d'exemple, la région 50 peut être constituée d'un métal ductile tel que le cuivre, l'aluminium ou le nickel, et présenter une épaisseur supérieure à 1 pin. Elle peut également être constituée d'un polymère présentant une rigidité élevée, par exemple un polyimide, et présenter une épaisseur supérieure à 1 um. Le dispositif de la figure 4 peut être obtenu par un procédé similaire au procédé décrit en relation avec la figure 1 (avec ou sans report de puce supérieure), excepté en ce que le procédé permettant d'obtenir le dispositif de la figure 4 com15 prend une étape de formation des régions 50 dans l'empilement d'interconnexion ou en surface de celui-ci, par exemple par modification des masques de définition des niveaux d'interconnexion. La figure 5 illustre une variante de réalisation des 20 régions 50 assurant la réduction de la déformation du matériau au fond des vias traversants, les régions d'absorption de la déformation étant référencées 50' dans cette figure. Dans le cas de la figure 5, les régions absorbant la déformation ne sont pas constituées de régions formées dans 25 l'empilement d'interconnexion 14 mais de régions 50' formées en surface de l'empilement d'interconnexion 14. On notera que cette variante est particulièrement adaptée au cas où le dispositif est un circuit intégré tridimensionnel, les régions 50' pouvant être formées en surface de l'empilement d'interconnexion en même 30 temps que des plots de connexion 22 à une puce supérieure, comme cela est illustré en figure 5. On notera que la variante de la figure 5 pourra également être prévue dans des dispositifs différents de circuit tridimensionnels, en prévoyant dans ce cas des étapes de fabrication spécifiques à la formation des régions B11536 - 11-GR3-1142FR01 10 50'. Les régions 50' ont au moins l'étendue de la section des vias en projection sur ces régions. A titre d'exemple, les régions 50' peuvent ainsi être constituées de plots de cuivre qui s'étendent en surface de l'empilement d'interconnexion de la même façon que des plots d'accroche et de connexion électrique 22 sur une puce supérieure reportée. Le dispositif de la figure 5 peut être obtenu par un procédé similaire à celui décrit en relation avec la figure 1 (avec ou sans report de puce supérieure), excepté que l'étape de formation de plots de connexion et d'accroche est réalisée à l'aide d'un masque modifié, les plots 50' ne participant pas à la connexion électrique avec une puce supérieure. La figure 6 représente un ensemble de courbes illus15 trant les effets de différents dispositifs de limitation des contraintes dans un via traversant tel que décrit ici. Dans cette figure, quatre courbes de la contrainte radiale G dans un via traversant en fonction de la distance D au centre du via sont représentées, pour illustrer l'impact des 20 régions 50 et 50'. La première courbe 60 illustre le cas de la figure 1, dans lequel aucune région de réduction des contraintes n'est prévue. Dans ce cas, on voit que, en bordure du via traversant, une contrainte de l'ordre de 900 MPa apparaît après refroidis- 25 sement de la structure à température ambiante. La courbe 62 illustre le cas où on prévoit une région 50 telle que celle présentée en relation avec la figure 4 en aluminium et présentant une épaisseur égale à 1 pin. La courbe 64 illustre le cas où on prévoit une région 50 telle que celle pré-30 sentée en relation avec la figure 4 en aluminium et présentant une épaisseur égale à 2 gm. La courbe 66 illustre le cas où on prévoit une région 50 telle que celle présentée en relation avec la figure 4 en cuivre et présentant une épaisseur égale à 2 pin. Dans chacun des cas illustré par les courbes 62, 64 et 35 66, on note que le pic de contrainte sur les parois du via B11536 - 11-GR3-1142FR01 11 traversant est réduit d'au moins 200 MPa par rapport au cas de la figure 1 (courbe 60). Avantageusement, les régions 50 et 50' peuvent être formées simultanément à d'autres régions prévues dans et/ou sur l'empilement d'interconnexion 14, ce qui assure une réalisation de ces régions sans augmentation de la complexité du procédé de fabrication d'un circuit intégré. Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. L'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. Notamment, on pourra prévoir de former, en regard de chacun des vias traversants 26, plusieurs régions 50 dans des niveaux d'interconnexion différents, avec ou sans régions 50' supplémentaires, notamment dans le cas d'un circuit tridimensionnel.

Claims (8)

  1. REVENDICATIONS1. Procédé de formation d'un circuit intégré, comprenant les étapes suivantes : former des composants électroniques (12) sur une première face (10f) d'un substrat (10) ; former un empilement de niveaux d'interconnexion (14) sur ladite première face (10f), chaque niveau d'interconnexion comprenant des pistes conductrices (40) séparées par un matériau isolant (42) ; former au moins un trou (26) à partir d'une seconde face (10b) du substrat (10), opposée à la première face (10f), le trou s'arrêtant sur une desdites pistes conductrices (40) ; et déposer, sur les parois et le fond du trou, une couche conductrice (28) et remplir l'espace restant d'un matériau de 15 remplissage (30), caractérisé en ce que il comprend une étape de formation, dans un niveau d'interconnexion ou en surface de l'empilement d'interconnexion (14), et en regard dudit au moins un trou, d'au moins une région (50, 50') en un matériau présentant un 20 module élastique supérieur à 50 GPa et une élongation à la rupture supérieure à 20 %, isolée des pistes conductrices (40), lesdites régions ayant au moins l'étendue de la section des vias en projection sur ces régions.
  2. 2. Procédé selon la revendication 1, dans lequel 25 ladite région (50, 50') a une épaisseur supérieure à 1 pin.
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel le matériau de ladite région (50, 50') est choisi dans le groupe comprenant le cuivre, l'aluminium, le nickel, et des polymères tels que les polyimides. 30
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche conductrice (28) déposée sur les parois et le fond du trou est en cuivre, le matériau de remplissage (30) étant un polymère.B11536 - 11-GR3-1142FR01 13
  5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le trou présente, en surface du substrat (10), des dimensions comprises entre 40 et 70 pin, et dans lequel la couche conductrice (28) déposée sur les parois et le fond du 5 trou présente une épaisseur comprise entre 1 et 7 pin.
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel ladite région (50') est formée en surface de l'empilement d'interconnexion en même temps que des plots de connexion électrique (22) à un deuxième circuit intégré reporté 10 en surface de l'empilement d'interconnexion (14).
  7. 7. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel ladite région (50) est formée en même temps que des pistes conductrices de l'empilement d'interconnexion (14).
  8. 8. Circuit intégré comprenant un substrat semiconduc- 15 teur (10) dont une première face (10f) est surmontée d'un empilement de niveaux d'interconnexion (14), chaque niveau d'interconnexion comprenant des pistes conductrices (40) séparées par un matériau isolant (42), au moins un via traversant le substrat assurant une connexion électrique entre une deuxième face (10b) 20 du substrat (10) et une piste conductrice (40), comprenant en outre, dans un niveau d'interconnexion ou en surface de l'empilement d'interconnexion (14) et en regard dudit via, au moins une région (50, 50') en un matériau présentant un module élastique supérieur à 50 GPa et une élongation à la rupture 25 supérieure à 20 %, isolée des pistes conductrices (40).
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