FR2986904A1 - Systeme d'assemblage de puces - Google Patents

Systeme d'assemblage de puces Download PDF

Info

Publication number
FR2986904A1
FR2986904A1 FR1251362A FR1251362A FR2986904A1 FR 2986904 A1 FR2986904 A1 FR 2986904A1 FR 1251362 A FR1251362 A FR 1251362A FR 1251362 A FR1251362 A FR 1251362A FR 2986904 A1 FR2986904 A1 FR 2986904A1
Authority
FR
France
Prior art keywords
copper
chips
pads
assembly
facing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR1251362A
Other languages
English (en)
Inventor
Laurent-Luc Chapelon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Crolles 2 SAS
Original Assignee
STMicroelectronics Crolles 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Crolles 2 SAS filed Critical STMicroelectronics Crolles 2 SAS
Priority to FR1251362A priority Critical patent/FR2986904A1/fr
Priority to US13/765,760 priority patent/US8896121B2/en
Publication of FR2986904A1 publication Critical patent/FR2986904A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05687—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05688—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80359—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

L'invention concerne un assemblage de puces/tranches semiconductrices dans lequel les faces accolées des deux puces/tranches (W1, W2) comprennent une couche isolante (20, 21) dans laquelle sont insérés des plots de cuivre en regard (Pi1, Pi2). La couche isolante est en un matériau choisi dans le groupe comprenant du nitrure de silicium et du nitro-carbure de silicium.

Description

B11537 - 11-GR3-1122 1 SYSTÈME D'ASSEMBLAGE DE PUCES Domaine de l'invention La présente invention concerne le domaine des circuits intégrés à intégration tridimensionnelle. En effet, pour augmenter le niveau d'intégration des composants semiconducteurs, on tend à réaliser des circuits intégrés constitués d'une superposition de puces. Etat de la technique La figure 1 représente très schématiquement l'assemblage tridimensionnel de composants semiconducteurs. Sur un premier élément semiconducteur (puce ou tranche) Wl est monté un deuxième élément semiconducteur W2 (une tranche ou une ou plusieurs deuxièmes puces semiconductrices). Les faces en regard de chacun des éléments semiconducteurs Wl, W2 sont revêtues d'une structure d'interconnexion, respectivement Il, 12. Chacune des structures d'interconnexion Il, 12 comprend un certain nombre de niveaux de métallisation, respectivement Mil, Mi2. De façon classique, ces divers niveaux d'interconnexion sont noyés dans un isolant et sont reliés les uns aux autres par des vias de façon à ramener un contact entre des zones choisies de chacun des éléments semiconducteurs avec des plots de cuivre Pil, Pi2 formés sur la couche la plus externe de chacun des niveaux d'interconnexion Il, 12.
B11537 - 11-GR3-1122 2 Il faut alors interconnecter des plots en regard Pil et Pi2 de chacun des éléments semiconducteurs Wl, W2. Cette connexion entre les plots peut être réalisée par de nombreux moyens, par exemple par des billes ou piliers conducteurs, chaque bille ou pilier étant soudé à deux plots en regard. Une autre technique qui s'est développée pour réaliser cette interconnexion entre les plots en regard consiste à polir très soigneusement les faces en regard des deux éléments semiconducteurs Wl, W2 et à appliquer directement les deux surfaces en regard l'une contre l'autre. Un recuit est ensuite effectué, par exemple réalisé à des températures de l'ordre de 300 à 400°C. Il en résulte que, sans aucun apport de matériau extérieur (bille, pilier, soudure...), on obtient une liaison entre les surfaces en regard. L'adhésion entre les surfaces de cuivre des plots en regard Pil et Pi2 résulte du recuit, tandis que les surfaces isolantes en regard adhèrent par collage moléculaire. La figure 2 est une vue agrandie représentant seulement les plots en regard Pil et Pi2. Dans une technologie classique, l'isolant 10, 11 dans lequel sont formés ces plots est de l'oxyde de silicium (SiO2) et les plots Pil et Pi2 sont en cuivre. Pour assurer la formation des plots de cuivre, de façon classique, on ouvre des cavités dans la couche isolante 10, 11 de chacun des éléments en regard, on revêt la structure d'une couche barrière à la diffusion du cuivre 12, 13, couram- ment du Ti, du TiN, du Ta ou du TaN, ou une association de ces matériaux, ainsi que d'une couche d'accrochage en cuivre (non représentée) et on procède à un dépôt électrolytique de cuivre puis à un polissage mécanochimique pour obtenir une face externe plane, les couches barrière et d'accrochage étant éliminées en surface. On a en outre représenté en figure 2 que chacun des plots est relié par un via 14, 15 à un niveau de métallisation inférieur non représenté. Cette technique d'assemblage direct par collage cuivre-cuivre, SiO2-SiO2, a donné des résultats B11537 - 11-GR3-1122 3 satisfaisants et s'avère particulièrement fiable en ce qui concerne le collage et simple à mettre en oeuvre. Toutefois, comme l'illustre la figure 3, ce type d'assemblage présente un inconvénient dans le cas où il y a un désalignement entre les plots en regard Pil et Pi2 au moment de l'assemblage, ce qui est en pratique difficilement évitable. En ce cas, une partie du cuivre d'un plot Pil, Pi2 se trouve au contact de la couche isolante de l'élément opposé. On constate alors des défauts de fiabilité des composants obtenus au cours de leur durée de vie. Ce défaut est attribué au fait que lors du fonctionnement du composant, alors qu'il est soumis à des élévations de température, le cuivre des plots peut diffuser dans l'oxyde de silicium en regard et, de là, vers la surface semiconductrice des éléments semiconducteurs en regard, ce qui détériore le fonctionnement des composants électroniques formés dans ces éléments. Ainsi, il existe un besoin pour améliorer les procédures d'assemblage de tranches semiconductrices tout en conservant les avantages du montage simple et direct décrit précédemment.
Résumé de l'invention Pour satisfaire à ce besoin, un mode de réalisation de la présente invention prévoit un assemblage de puces/tranches semiconductrices dans lequel les faces accolées des deux puces/tranches comprennent une couche isolante dans laquelle sont insérés des plots de cuivre en regard. La couche isolante est en un matériau choisi dans le groupe comprenant du nitrure de silicium et du nitro-carbure de silicium. Selon un mode de réalisation de la présente invention, les faces en regard des plots de cuivre sont nitru-siliciurées.
Selon un mode de réalisation de la présente invention, les faces en regard des plots de cuivre sont revêtues de CoWP. Selon un mode de réalisation de la présente invention, les plots sont régulièrement répartis sur chacune des puces/tranches, au moins certains des plots étant non connectés 35 électriquement.
B11537 - 11-GR3-1122 4 Selon un mode de réalisation de la présente invention, plusieurs premières puces sont associées à une même deuxième puce. Selon un mode de réalisation de la présente invention, 5 la deuxième puce fait partie d'une tranche semiconductrice comportant un ensemble de deuxièmes puces. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante 10 de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, représente deux éléments semiconducteurs en regard ; la figure 2, décrite précédemment, représente la 15 partie externe de deux éléments semiconducteurs en regard ; la figure 3, décrite précédemment, représente la partie externe de deux éléments semiconducteurs en regard ; la figure 4 représente un mode de réalisation des parties externes en regard de deux éléments semiconducteurs ; 20 la figure 5 représente un autre mode de réalisation des parties externes en regard de deux éléments semiconducteurs ; la figure 6 représente un autre mode de réalisation des parties externes en regard de deux éléments semi25 conducteurs ; et la figure 7 représente un autre mode de réalisation des parties externes en regard de deux éléments semiconducteurs. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de 30 plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 4 représente les faces externes d'un assem35 blage selon la présente invention. On retrouve les mêmes plots B11537 - 11-GR3-1122 Pil, Pi2 que ceux décrits et représentés en relation avec les figures 2 et 3. Toutefois, au lieu que ces plots soient formés dans une couche 10, 11 d'oxyde de silicium, ils sont maintenant for- 5 més dans une couche isolante 20, 21 en un matériau présentant, d'une part, comme l'oxyde de silicium, l'avantage que les deux surfaces polies en regard adhèrent par collage moléculaire, et, d'autre part, l'avantage que le cuivre n'est pas susceptible d'y diffuser. Un exemple préféré d'un tel matériau est du nitrure de silicium (Si3N4). Le matériau de la couche 20, 21 est, ou bien, le même matériau que celui de l'ensemble isolant séparant les niveaux de métal Mil, Mi2, ou bien, seulement une couche supérieure dans laquelle sont formés les plots Pil, Pi2.
La figure 5 représente une variante de l'assemblage de la figure 4 dans laquelle la couche isolante 20, 21, en un matériau présentant, d'une part, comme l'oxyde de silicium, l'avantage que les deux surfaces polies en regard adhèrent par collage moléculaire, et, d'autre part, l'avantage que le cuivre n'est pas susceptible d'y diffuser, est une couche très mince, moins épaisse que l'épaisseur des plots de cuivre. Cette variante pourra correspondre au cas où les couches 20, 21 sont des couches de nitro-carbure de silicium, SiCN. La figure 6 représente une autre variante de l'assem- blage de la figure 4. De mêmes éléments sont désignés par de mêmes références en figures 4, 5 et 6. Dans ce mode de réalisation, une mince couche barrière 22, 23 d'un nitru-siliciure de cuivre CuSiN auto-positionnée sur la surface externe des plots de cuivre est formée en réalisant successivement ou simultané- ment une siliciuration et une nitruration de la surface externe du cuivre. La couche de nitru-siliciure de cuivre 22, 23 sert de barrière à l'exodiffusion du cuivre. Ceci contribue à améliorer le résultat déjà obtenu par la prévision d'une couche isolante en SiN.
B11537 - 11-GR3-1122 6 D'autres types de couches barrières pourront être utilisés, par exemple une couche de CoWP. On notera aussi, que l'on pourra prévoir uniquement la présence de la couche barrière 22, 23 alors que la couche isolante ne constitue pas une barrière à la diffusion du cuivre et est par exemple, comme cela est classique, une couche d'oxyde de silicium. La figure 7 représente une autre variante de l'assemblage de la figure 4. De mêmes éléments sont désignés par de mêmes références en figures 4 à 7. Dans ce mode de réalisation, une mince couche barrière 22, 23 d'un nitru-siliciure de cuivre CuSiN est formée à la surface des plots de cuivre comme dans le mode de réalisation de la figure 6 et une mince couche barrière 22, 23 d'un nitro-carbure de silicium SiCN est formée à la surface d'une couche de SiO2 comme dans le mode de réalisation de la figure 5. A titre d'exemple dimensionnel, on notera que chacun des plots de cuivre peut avoir des dimensions latérales de 3 à 5 micromètres et une épaisseur de 0,5 à 1 micromètre, l'espacement 20 entre les plots de cuivre étant du même ordre de grandeur. Par ailleurs, on a représenté dans les figures 4 et 5 que chaque plot de cuivre est connecté à un via 14, 15 destiné à le relier à des éléments d'au moins un des niveaux de métallisation inférieurs.
25 En pratique, les plots de cuivre connectés ne seront pas nécessairement disposés régulièrement sur toute la surface des éléments en regard. Toutefois, les inventeurs ont constaté que l'on obtient une meilleure adhérence entre les deux éléments assemblés quand les plots de cuivre sont régulièrement répartis.
30 Ainsi, on prévoira sur chacune des faces en regard des deux éléments, des plots de cuivre régulièrement répartis, certains de ces plots étant des plots "fantômes", non connectés à des niveaux de métal inférieurs.

Claims (6)

  1. REVENDICATIONS1. Assemblage de puces/tranches semiconductrices dans lequel les faces accolées des deux puces/tranches (W1, W2) comprennent une couche isolante (20, 21) dans laquelle sont insérés des plots de cuivre en regard (Pil, Pi2), caractérisé en ce que la couche isolante est en un matériau choisi dans le groupe comprenant du nitrure de silicium et du nitro-carbure de silicium.
  2. 2. Assemblage de puces/tranches semiconductrices selon la revendication 1, dans lequel les faces en regard des plots de cuivre (Pil, Pi2) sont nitru-siliciurées (22, 23).
  3. 3. Assemblage de puces/tranches semiconductrices selon la revendication 1, dans lequel les faces en regard des plots de cuivre (Pil, Pi2) sont revêtues de CoWP.
  4. 4. Assemblage de puces/tranches semiconductrices selon 15 l'une quelconque des revendications 1 à 3, dans lequel les plots sont régulièrement répartis sur chacune des puces/tranches, au moins certains des plots étant non connectés électriquement.
  5. 5. Assemblage selon l'une quelconque des revendications 1 à 4, dans lequel plusieurs premières puces sont 20 associées à une même deuxième puce.
  6. 6. Assemblage selon la revendication 5, dans lequel la deuxième puce fait partie d'une tranche semiconductrice comportant un ensemble de deuxièmes puces.
FR1251362A 2012-02-14 2012-02-14 Systeme d'assemblage de puces Pending FR2986904A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1251362A FR2986904A1 (fr) 2012-02-14 2012-02-14 Systeme d'assemblage de puces
US13/765,760 US8896121B2 (en) 2012-02-14 2013-02-13 Chip assembly system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1251362A FR2986904A1 (fr) 2012-02-14 2012-02-14 Systeme d'assemblage de puces

Publications (1)

Publication Number Publication Date
FR2986904A1 true FR2986904A1 (fr) 2013-08-16

Family

ID=45954942

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1251362A Pending FR2986904A1 (fr) 2012-02-14 2012-02-14 Systeme d'assemblage de puces

Country Status (2)

Country Link
US (1) US8896121B2 (fr)
FR (1) FR2986904A1 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3025051A1 (fr) * 2014-08-22 2016-02-26 Commissariat Energie Atomique Procede de realisation d'un circuit integre par collage direct de substrats comprenant en surface des portions de cuivre et de materiau dielectrique

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US9443796B2 (en) 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US9064937B2 (en) * 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
EP3024019A1 (fr) 2014-11-24 2016-05-25 IMEC vzw Procédé de liaison directe de substrats semi-conducteurs
US9953941B2 (en) * 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US10586786B2 (en) 2016-10-07 2020-03-10 Xcelsis Corporation 3D chip sharing clock interconnect layer
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10672744B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D compute circuit with high density Z-axis interconnects
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10600735B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus
US10593667B2 (en) 2016-10-07 2020-03-17 Xcelsis Corporation 3D chip with shielded clock lines
US10600780B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
KR102512017B1 (ko) 2016-10-07 2023-03-17 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10672743B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
EP3367425A1 (fr) 2017-02-28 2018-08-29 IMEC vzw Procédé de collage direct de substrats semi-conducteurs
JP2019054153A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置の製造方法
EP3698402A1 (fr) * 2017-10-20 2020-08-26 XCelsis Corporation Circuit de calcul 3d à forte densité d'interconnexions d'axe z
JP7297516B2 (ja) * 2019-04-25 2023-06-26 キヤノン株式会社 半導体装置および機器
US11599299B2 (en) 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
KR20210151569A (ko) 2020-06-05 2021-12-14 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596640B1 (en) * 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
US20060220197A1 (en) * 2005-03-16 2006-10-05 Kobrinsky Mauro J Method of forming self-passivating interconnects and resulting devices
US20060234473A1 (en) * 2005-04-18 2006-10-19 Lawrence Wong Thin passivation layer on 3D devices
US20070197023A1 (en) * 2006-02-22 2007-08-23 Chartered Semiconductor Manufacturing, Ltd Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US20080116584A1 (en) * 2006-11-21 2008-05-22 Arkalgud Sitaram Self-aligned through vias for chip stacking
US20110084403A1 (en) * 2009-10-08 2011-04-14 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
FR2963158A1 (fr) * 2010-07-21 2012-01-27 Commissariat Energie Atomique Procede d'assemblage par collage direct entre deux elements comprenant des portions de cuivre et de materiaux dielectriques

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031575A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6596640B1 (en) * 2002-06-21 2003-07-22 Intel Corporation Method of forming a raised contact for a substrate
US20060220197A1 (en) * 2005-03-16 2006-10-05 Kobrinsky Mauro J Method of forming self-passivating interconnects and resulting devices
US20060234473A1 (en) * 2005-04-18 2006-10-19 Lawrence Wong Thin passivation layer on 3D devices
US20070197023A1 (en) * 2006-02-22 2007-08-23 Chartered Semiconductor Manufacturing, Ltd Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US20080116584A1 (en) * 2006-11-21 2008-05-22 Arkalgud Sitaram Self-aligned through vias for chip stacking
US20110084403A1 (en) * 2009-10-08 2011-04-14 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
FR2963158A1 (fr) * 2010-07-21 2012-01-27 Commissariat Energie Atomique Procede d'assemblage par collage direct entre deux elements comprenant des portions de cuivre et de materiaux dielectriques

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3025051A1 (fr) * 2014-08-22 2016-02-26 Commissariat Energie Atomique Procede de realisation d'un circuit integre par collage direct de substrats comprenant en surface des portions de cuivre et de materiau dielectrique

Also Published As

Publication number Publication date
US8896121B2 (en) 2014-11-25
US20130207268A1 (en) 2013-08-15

Similar Documents

Publication Publication Date Title
FR2986904A1 (fr) Systeme d'assemblage de puces
US10068876B2 (en) Semiconductor device and manufacturing method therefor
US8658535B2 (en) Optimized annular copper TSV
JP3540302B2 (ja) 半導体装置およびその製造方法
TWI380404B (fr)
US7663244B2 (en) Semiconductor device and semiconductor wafer and a method for manufacturing the same
WO2008074688A1 (fr) Procede de fabrication de capteur d'image a haute densite d'integration
EP2192612A2 (fr) Procédé pour empiler et interconnecter des circuits intégrés
FR2983638A1 (fr) Procede de formation d'un circuit integre
KR20180090494A (ko) 기판 구조체 제조 방법
US9053973B2 (en) Semiconductor device
FR2764734A1 (fr) Procede de formation de plots de contact d'un dispositif a semiconducteur
US20090224387A1 (en) Semiconductor chip and method for manufacturing the same and semiconductor device
EP2847796A1 (fr) Procédé de réalisation de détecteurs infrarouges
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
EP2092564B1 (fr) Structure de plots de connexion pour capteur d'image sur substrat aminci
FR2870385A1 (fr) Dispositif a semiconducteur
EP3832707A1 (fr) Structure d'interconnexion d'un circuit intégré
EP3037810A1 (fr) Capteur d'humidite ameliore
FR3025051A1 (fr) Procede de realisation d'un circuit integre par collage direct de substrats comprenant en surface des portions de cuivre et de materiau dielectrique
KR20000009043A (ko) 다층 패드를 구비한 반도체 소자 및 그 제조방법
FR2967299A1 (fr) Circuit intégré avec protection contre des extrusions de cuivre
EP3847694A2 (fr) Module electronique de puissance
JP2004260128A (ja) 多層配線を有する半導体装置
FR3133705A1 (fr) Dispositif électronique