FR2870385A1 - Dispositif a semiconducteur - Google Patents

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Abstract

Un dispositif à semiconducteur comprend : une couche semiconductrice ; un corps empilé ; et un plot d'électrode placé sur le corps empilé. Ce dernier est disposé sur la couche semiconductrice et possède plusieurs couches empilées. Le plot d'électrode est placé sur le corps empilé. Le corps empilé possède une région (116) disposée en dessous du plot d'électrode et une région qui n'est pas placée en dessous du plot d'électrode, et toute partie faite de matériau isolant de la région se trouvant en dessous du plot d'électrode, à l'exception d'une couche de fiche de contact située directement au-dessus de la couche semiconductrice dans le corps empilé, est entourée par une interconnexion métallique possédant une structure fermée dans cette même couche.

Description

La présente invention concerne un dispositif à semiconducteur et, plus
particulièrement, un dispositif à semiconducteur qui résiste à la survenue d'une défaillance même s'il est fait en un matériau isolant moins solide présentant une structure pelliculaire moins compacte ou bien en un
matériau isolant susceptible de connaître le phénomène d'arrachement, ou (soulèvement), après empilement.
Ces dernières années, pour traiter les demandes visant à réduire l'échelle et à accroître la vitesse des dispositifs à semiconducteurs, se sont révélées indispensables non seulement la réduction d'échelle des transistors fabriqués dans la surface du substrat semiconducteur, mais aussi la réduction d'échelle des parties couches d'interconnexion assurant la connexion entre les transistors. Lorsqu'une partie couche d'interconnexion fait l'objet d'une réduction d'échelle, le produit RC de la résistance R de la partie d'interconnexion par la capacité C de la pellicule isolante présente entre les interconnexions fait fonction de la constante de temps qui gouverne le retard d'interconnexion. Pour cette raison, les parties couches d'interconnexion sont réalisées en multicouches. En outre, comme matériau d'interconnexion, plutôt que d'utiliser classiquement un matériau principalement constitué d'aluminium (Al), il faut un matériau principalement constitué de cuivre (Cu) qui présente une moindre résistance. Quant au matériau pelliculaire, il est devenu nécessaire d'utiliser un matériau présentant une moindre constante diélectrique que l'oxyde de silicium ou le verre de silicate fluoré (noté FSG) classiquement utilisés.
Ici, le matériau pelliculaire isolant de moindre constante diélectrique comprend un pellicule formée par dépôt chimique en phase vapeur (CVD) faite d'une pellicule d'oxyde de silicium dopé au moyen de groupes organiques, d'un matériau de revêtement contenant des ingrédients organiques, et d'un matériau fait de la pellicule CVD ou d'une pellicule de revêtement comportant des pores. Toutefois, ces pellicules isolantes présentent une résistance mécanique et une dureté de moindres valeurs. Un problème qui se pose est que, lors d'essais effectués au moyen de sondes visant à vérifier le fonctionnement avant l'expédition, la pellicule ellemême s'arrache ou se brise sous l'effet de l'impact mécanique transmis par l'aiguille de la sonde. Un autre problème est que la pellicule elle- même s'arrache ou se brise sous l'effet du choc dû aux vibrations et à la charge appliquées pendant le soudage des fils servant à extraire des signaux électriques de la puce semiconductrice ou à lui fournir du courant.
De ce point de vue, pour accroître la résistance mécanique au- dessous des électrodes faisant fonction de plots de connexion, il a été proposé un procédé qui consiste à encastrer une pellicule métallique partiellement au-dessous du plot (demandes de brevets japonais 2001-308 100 et 2001-267 323 mises à la disposition du public).
La figure 12 est une vue en section droite montrant la structure étudiée par l'inventeur sur la base de ce procédé.
Dans une couche d'extrémité antérieure 1201, sont formés des couches de diffusion, des électrodes de grille et des transistors, comme cela est approprié, sur un substrat semiconducteur. La couche d'extrémité antérieure est recouverte, sur l'étendue d'une couche de fiche de contact 1202, séquentiellement de couches d'interconnexion 1204, 1205, 1206 et 1207 comportant des interconnexions 1203 placées pour assurer la connexion dans cette même couche. Sur le dessus, sont placés un métal de barrière/adhésion, de l'aluminium de connexion de plot 1208 et une couche de passivation 1209. Des couches de traversée 1210, 1211 et 1212 sont disposées au-dessus et au-dessous des couches d'interconnexion afin d'assurer la connexion entre les différentes couches d'interconnexion. Des couches de traversée 1213 sont formées de façon à connecter électriquement les interconnexions. Comme matériau pour les pellicules d'isolation 1214 et 1215 se trouvant au-dessus de la couche d'interconnexion 1204, on peut utiliser une pellicule à faible k ayant une constante diélectrique relative de valeur 3, ou moins. Les interconnexions et les traversées peuvent être faites en un métal comprenant principalement du cuivre.
La figure 13 est une vue en plan et en perspective montrant les couches d'interconnexion 1204 et 1205 et la couche de traversée 1210 en surimposition par rapport à la surface supérieure de la partie plot 1216 de ce dispositif à semiconducteur.
Selon une norme de conception courante, comme représenté sur la figure 13, une partie de métal 1301 se trouvant dans la couche d'interconnexion est faite d'une combinaison d'interconnexions larges. Une partie métallique 1302 présente dans la couche de traversée augmente la résistance mécanique au-dessous du plot en l'enveloppant au moyen de traversées du type étais.
D'autres structures visant à améliorer la résistance mécanique de la partie située au-dessous du plot d'électrode comprennent les suivantes.
La figure 14 est une vue en section droite montrant un autre exemple de structure particulière permettant d'améliorer la résistance mécanique de la partie située au-dessous du plot d'électrode. Dans cet exemple particulier, la pellicule de métal 1401 est entièrement incorporée audessous de la partie plot d'électrode 1216.
La figure 15 est une vue en section droite montrant un autre exemple de structure particulière permettant d'améliorer la résistance mécanique de la partie se trouvant au-dessous du plot d'électrode. Dans cet exemple particulier, la couche de conduction sous-jacente est liée directement.
L'application de ces structures peut augmenter la durabilité des parties d'électrodes vis-à-vis de chocs intervenant lors de la liaison et de l'adhésion entre couches.
D'autre part, comme décrit ci-dessus, le matériau des pellicules isolantes présentant une moindre constante diélectrique comprennent les pellicules CVD faites de pellicules d'oxyde de silicium dopées au moyen de groupes organiques, d'un matériau de revêtement contenant des ingrédients organiques et d'un matériau fait de la pellicule CVD ou de la pellicule de revêtement comportant des pores. Ce matériau pelliculaire isolant est moins compact en ce qui concerne la structure des pellicules. Pour cette raison, dans le processus intervenant après que le substrat de silicium a été découpé en puces, le matériau isolant peut permettre que de l'humidité ou un gaz corrosif s'introduise depuis la surface latérale exposée de la puce, ce qui conduit à des causes de défaillances du type déconnexion suite à la corrosion d'interconnexions métalliques faisant fonction de lignes de transport de signaux ou de lignes d'alimentation électrique dans la puce semiconductrice.
De ce point de vue, il est proposé une structure servant à empêcher l'intrusion d'humidité et de gaz corrosif lors du processus intervenant après le découpage du substrat semiconducteur en puces (demandes de brevets japonais n 2000-269 219 et 2003-86 590 mises à la disposition du public).
La figure 16 est une vue en plan et en perspective montrant cette structure. Plus spécialement, les parties plots 1602 sont placées autour de l'intérieur 1601 de la puce semiconductrice. Une interconnexion métallique 1603 entoure la puce le long de sa périphérie.
Toutefois, au terme d'études indépendantes, l'inventeur a découvert qu'il subsistait encore des problèmes ne pouvant être évités par les structures décrites ci-dessus. Plus spécialement, alors que l'on s'attend naturellement à ce que les deux problèmes décrits ci-dessus, à savoir le problème de l'arrachement et de la rupture de la pellicule se trouvant audessous des électrodes de plots et le problème de l'introduction d'humidité ou de gaz corrosif après le découpage en puces, peuvent se résoudre par mise en oeuvre simultanée de toutes les idées indiquées cidessus. Toutefois, l'inventeur a découvert qu'il apparaît des problèmes ne pouvant être évités par la mise en oeuvre consistant à simplement collecter de semblables idées.
Par exemple, lorsque l'on utilise la structure d'encastrement d'une pellicule métallique partiellement en dessous du plot (voir les premier et deuxième documents de brevets), les parties métalliques se trouvant audessous du plot sont typiquement en forme de points, comme représenté sur la figure 13, dans la couche qui correspond à la couche de traversée prévue pour assurer la connexion électrique entre les différentes couches d'interconnexion. De ce fait, lorsque l'on effectue un essai caractéristique en appliquant une sonde sur la structure d'interconnexion pendant le cours de la fabrication dans le substrat semiconducteur, l'aiguille de la sonde (non représentée) peut pénétrer dans la couche d'interconnexion supérieure, comme représenté sur la figure 17. Dans ce cas, la craquelure 1701 peut atteindre la couche d'isolation à faible k 1215 se trouvant dans la couche de traversée. Ceci conduit au problème que constitue l'introduction d'humidité ou de gaz corrosif, ce problème conduisant à une défaillance de déconnexion par corrosion des interconnexions métalliques faisant fonction de lignes de signaux ou de lignes d'alimentation électrique dans la puce semiconductrice. De plus, pendant le soudage des fils, le risque existe qu'une craquelure 1701 soit produite dans la couche d'interconnexion de dessus d'une manière qui expose le matériau isolant se trouvant directement au-dessous de la couche d'interconnexion. Ceci entraîne un problème susceptible de provoquer une semblable défaillance.
D'autre part, comme représenté sur la figure 14, lorsque l'on utilise la structure consistant à encastrer entièrement la pellicule de métal (voir les premier et deuxième documents de brevets), le processus de fabrication se complique si on incorpore ultérieurement la pellicule métallique dans la partie plot. Même si l'on utilise un procédé consistant à incorporer la pellicule métallique lors de la fabrication de chaque couche, un étalement de l'interconnexion métallique sur toute la grande aire de la partie plot entraîne un plus grand volume de polissage lorsque l'on utilise un polissage chimique ou mécanique (connu sous l'appellation de CMP). Ceci amène un problème de "creusement en assiette", c'est-à-dire une réduction de l'épaisseur de l'interconnexion métallique en dessous du plot.
En fait, une importante inégalité se produit dans cette même couche, ce qui entraîne un risque d'arrachement ou de défocalisation vis-à-vis du problème d'exposition, ceci rendant difficile la fabrication d'un dispositif semiconducteur souhaité.
De plus, comme représenté sur la figure 15, le procédé consistant à lier directement la couche de conduction sous-jacente (voir les premier et deuxième documents de brevets) implique un processus de fabrication complexe et augmente l'aire occupée par la partie plot. Par conséquent, ce procédé n'est pas avantageux du point de vue de la réduction d'échelle des puces semiconductrices.
Comme décrit ci-dessus, lorsque l'on utilise un matériau isolant moins solide qui possède une structure pelliculaire moins compacte ou un matériau isolant susceptible de s'arracher lorsque l'on l'empile et que l'on effectue un essai caractéristique au moyen d'une sonde appliquée sur la structure d'interconnexion pendant le cours de la fabrication dans le substrat semiconducteur ou en effectuant un soudage au plot, on rencontre le problème d'avoir à éviter l'exposition du matériau isolant ayant une structure pelliculaire moins compacte. Plus spécialement, il est très difficile de fabriquer des dispositifs qui doivent satisfaire les demandes de réduction croissante d'échelle sans devoir utiliser des processus complexes.
Selon un aspect de l'invention, il est proposé un dispositif à semiconducteur comprenant: une couche semiconductrice; un corps empilé placé sur la couche semiconductrice et possédant une pluralité de couches empilées; et un plot d'électrode placé sur le corps empilé, où le corps empilé possède une région qu'on appellera "infra-plot", qui est placée sous le plot d'électrode, et une région dite "extra-plot", qui n'est pas placée sous le plot d'électrode, et toute partie faite de matériau isolant dans la région infra-plot d'électrode, à l'exception d'une couche de fiche de contact se trouvant directement au-dessus de la couche semiconductrice dans le corps empilé, est entourée par une interconnexion métallique possédant une structure fermée dans la même couche.
Chaque couche de la pluralité de couches peut comporter une interconnexion métallique de périphérie de plot qui entoure la périphérie de la région infra-plot.
Une partie dans laquelle les interconnexions métalliques de la périphérie du plot disposées dans des couches adjacentes respectives sont en chevauchement mutuel peut avoir une structure fermée entourant la région infra-plot.
Au moins une couche de la pluralité de couches est telle qu'une pluralité d'interconnexions métalliques de la périphérie du plot sont séparées les unes des autres par un matériau isolant et sont formées circulairement.
La pluralité de couches possède une couche d'interconnexion qui peut être dotée d'une interconnexion destinée à assurer l'interconnexion électrique à l'intérieur de cette même couche et une couche de traversée qui peut être dotée d'une interconnexion assurant la connexion électrique entre les différentes couches, où la couche d'interconnexion peut avoir une interconnexion métallique de périphérie de plot présentant une grande largeur, et la couche de traversée peut avoir une pluralité d'interconnexions métalliques de périphérie de plot ayant une petite largeur.
Les couches de la pluralité de couches peuvent avoir une couche d'interconnexion dotée d'une interconnexion destinée à assurer la connexion électrique à l'intérieur de cette même couche, et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion électrique entre des différentes couches, où l'interconnexion métallique de la couche de traversée dans la région infra-plot peut avoir une aire plane plus petite que l'interconnexion métallique de la couche d'interconnexion dans la région infra-plot.
Au moins une couche de la pluralité de couches peut avoir, comme matériau isolant, un matériau isolant dont la résistance ou la dureté mécanique est inférieure à celle d'une pellicule d'oxyde de silicium ou d'un verre de silicate fluoré (FSG).
Au moins une couche de la pluralité de couches peut avoir, comme matériau isolant, un matériau isolant qui possède une constante diélectrique relative de 3 ou moins.
Chaque couche de la pluralité de couches, à l'exception de la couche de fiche de contact se trouvant directement au-dessus de la couche semiconductrice, peut être telle que l'interconnexion métallique de la périphérie de la puce se trouvant dans la région extra-plot entoure le voisinage de la périphérie de la puce.
Les couches de la pluralité de couches peuvent avoir une couche d'interconnexion dotée d'une interconnexion servant à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion électrique entre les différentes couches, où la couche d'interconnexion peut avoir une interconnexion métallique de périphérie de puce qui présente une grande largeur et la couche de traversée peut avoir une interconnexion métallique de périphérie de puce qui présente une petite largeur.
Au moins une couche de la pluralité de couches possède une pluralité d'interconnexions métalliques de périphérie de puce qui sont mutuellement séparées par un matériau isolant et sont formées circulairement.
Selon un autre aspect de l'invention, il est proposé un dispositif à semiconducteur comprenant: une couche semiconductrice; un corps empilé placé sur la couche semiconductrice et possédant une pluralité de couches empilées; et une pluralité de plots d'électrodes placés sur le corps empilé, où le corps empilé possède une pluralité de régions dites infraplot, qui sont respectivement placées au-dessous de la pluralité de plots d'électrode, et une région dite extra-plot, qui n'est pas placée audessous des plots d'électrode, et chaque couche de la pluralité de couches comporte une interconnexion métallique de périphérie de puce qui entoure toutes les régions de la pluralité de régions infra-plot.
Une partie dans laquelle les interconnexions métalliques de la périphérie de puce placées dans des couches adjacentes respectives se chevauchant mutuellement peut avoir une structure fermée entourant les régions infraplot.
Au moins une couche de la pluralité de couches peut avoir une pluralité d'interconnexions métalliques de périphérie de puce qui sont mutuellement séparées par un matériau isolant et sont formées circulairement.
La pluralité de couches peut avoir une couche d'interconnexion dotée d'une interconnexion destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion électrique entre les différentes couches, où la couche d'interconnexion peut avoir une interconnexion métallique de périphérie de puce ayant une grande largeur et la couche de traversée peut avoir une pluralité d'interconnexions métalliques de périphérie de puce ayant une petite largeur.
La pluralité de couches peut avoir une couche d'interconnexion dotée d'une interconnexion destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion électrique entre des différentes couches, où l'interconnexion métallique de la couche de traversée dans la région infra-plot peut avoir une aire plane plus petite que l'interconnexion métallique de la couche d'interconnexion de la région infra-plot.
Au moins une couche de la pluralité de couches possède un matériau isolant qui présente une résistance ou une dureté mécanique inférieure à celle d'une pellicule d'oxyde de silicium ou de verre de silicate fluoré.
Au moins une couche de la pluralité de couches peut avoir un matériau isolant qui possède une constante diélectrique relative de 3 ou moins.
Chaque couche de la pluralité de couches peut comporter une pluralité d'interconnexions métalliques de périphérie de plot entourant respectivement la périphérie de la pluralité de régions infra-plot.
La pluralité de couches peut avoir une couche d'interconnexion dotée d'une interconnexion destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion entre les différentes couches, où la couche d'interconnexion peut avoir une interconnexion métallique de périphérie de plot qui présente une grande largeur et la couche de traversée peut avoir une interconnexion métallique de périphérie de plot qui présente une petite largeur.
Selon l'invention, on réalise un dispositif à semiconducteur qui résiste aux défaillances même lorsque l'on utilise un matériau isolant moins solide présentant une structure pelliculaire moins compacte ou un matériau isolant susceptible de s'arracher lorsqu'on l'empile et que l'on effectue un essai de caractéristiques en appliquant une sonde à la structure d'interconnexion pendant la fabrication jusque dans le substrat semiconducteur ou qu'on la soude au plot, les avantages industriels de ce dispositif à semiconducteur étant grands.
La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'applique sur les dessins annexés, parmi lesquels: la figure 1 est une vue en section droite montrant un dispositif à semiconducteur selon un mode de réalisation de l'invention; la figure 2 est une vue en plan et en perspective montrant les couches d'interconnexion 104 et 105 et la couche de traversée 110 en superposition par rapport à la surface de dessus de la région infra-plot 116 du dispositif à semiconducteur de la figure 1; la figure 3 est une vue en plan ne montrant que la partie qui correspond aux couches d'interconnexion 104 et 105, extraite de la figure 2; la figure 4 est une vue en plan ne montrant que la couche de traversée 110, extraite de la figure 2; la figure 5 est un graphe montrant les résultats de mesures effectuées par l'inventeur; la figure 6 est une vue en plan montrant une variante du premier mode de réalisation de l'invention la figure 7 est une vue en plan montrant une variante du premier mode de réalisation de l'invention la figure 8 est une vue en plan montrant une variante du premier mode de réalisation de l'invention la figure 9 est une vue en plan montrant une variante du premier mode de réalisation de l'invention la figure 10 est une vue en plan et en perspective montrant la structure plane d'une partie voulue d'un dispositif à semiconducteur selon un deuxième mode de réalisation de l'invention; la figure 11 est une vue simplifiée montrant la structure en section droite d'une interconnexion métallique 1002 de la périphérie de la puce; la figure 12 est une vue en section droite montrant une structure qui a été examinée par l'inventeur; la figure 13 est une vue en plan et en perspective montrant les couches d'interconnexion 1204 et 1205 et la couche de traversée 1210 se superposant par rapport à la surface supérieure dans la partie de plot 1216 du dispositif à semiconducteur représenté sur la figure 12; la figure 14 est une vue en section droite montrant un autre exemple de structure particulière permettant d'améliorer la résistance mécanique de la partie située au-dessous du plot d'électrode; la figure 15 est une vue en section droite montrant un autre exemple de structure particulière permettant d'améliorer la résistance mécanique de la partie située au- dessous du plot d'électrode; la figure 16 est une vue en perspective montrant la structure destinée à empêcher l'intrusion d'humidité et de gaz corrosif dans le processus après que le substrat semiconducteur ait été découpé en puces; et la figure 17 est une vue en section droite simplifiée montrant l'état dans lequel l'aiguille d'une sonde a pénétré dans la couche d'interconnexion de dessus.
On va maintenant décrire l'invention de manière détaillée au moyen de modes de réalisation en liaison avec les dessins.
Premier mode de réalisation La figure 1 est une vue en section droite montrant un dispositif à semiconducteur selon un mode de réalisation de l'invention.
Plus spécialement, le dispositif à semiconducteur comprend une couche 101 d'extrémité avant, et dans laquelle des couches de diffusion, des électrodes de grille et des transistors sont formés sur un substrat semiconducteur. La couche d'extrémité avant 101 est recouverte, sur l'étendue d'une couche de fiche de contact 102, séquentiellement au moyen de couches d'interconnexion 104, 105, 106 et 107 comportant des interconnexions 103 destinées à assurer la connexion dans cette même couche. Sur le dessus, un métal d'adhésion/barrière, de l'aluminium (Al) de connexion de plot 108 et une couche de passivation 109. La région située au-dessous de l'aluminium de connexion de plot 108 sera appelée la "région infra-plot", et l'autre région "région extra-plot".
Il faut noter que, dans un dispositif à semiconducteur réel, on empile de manière répétée un nombre prédéterminé de couches d'interconnexion et de couches de traversée afin de former une interconnexion multicouche. Toutefois, ceci a été omis sur la figure 1 pour ne pas compliquer la représentation graphique.
Dans ce dispositif à semiconducteur, des couches de traversée 110, 111 et 112 sont placées au-dessus et au-dessous des couches d'interconnexion afin d'assurer la connexion entre les différentes couches d'interconnexion. Des traversées 113 sont formées pour connecter électriquement les interconnexions. Ici, comme matériau pour les pellicules isolantes 114 et 115 se trouvant au-dessus de la couche d'interconnexion 104, il est souhaitable d'utiliser un matériau possédant une constante diélectrique inférieure à celle d'une pellicule d'oxyde de silicium ou de verre de silicate fluoré (FSG). Il est souhaitable d'utiliser une pellicule à k faible possédant une constante diélectrique relative de 3 ou moins. Ceci peut réduire la capacité parasite formée entre les couches d'interconnexion, ce qui conduit à un fonctionnement rapide. Les interconnexions et les traversées peuvent être faites en un métal principalement constitué de cuivre (Cu). Ceci peut réduire la résistance parasite des couches d'interconnexion, en supprimant ainsi les retards d'interconnexion et en procurant un fonctionnement rapide.
Il faut noter que des pellicules minces faites de matériaux isolants différents peuvent être prévues de manière appropriée au-dessus et audessous de ces pellicules à k faible. Par exemple, une pellicule mince isolante principalement constituée de silicium (Si) et de carbone (C) est placée au-dessous de la pellicule isolante 114 prévue dans la couche d'interconnexion 104. Cette pellicule mince fait fonction de pellicule d'arrêt de gravure pendant la gravure à sec. En outre, une pellicule mince isolante principalement constituée d'oxyde de silicium est placée au-dessus de la pellicule isolante 114 prévue dans la couche d'interconnexion 104. Cette pellicule mince sert à réduire les dommages imposés à la pellicule à k faible pendant le traitement.
La figure 2 est une vue en plan et en perspective montrant les couches d'interconnexion 104 et 105 et la couche de traversée 110 se superposant par rapport à la surface supérieure dans la région infra-plot 116 de ce dispositif à semiconducteur. Il faut noter que, sur cette figure, les interconnexions s'étendant de la partie plot jusqu'à l'intérieur de la puce semiconductrice ont été omises.
La figure 3 est une vue en plan ne montrant que la partie qui correspond aux couches d'interconnexion 104 et 105, extraite de la figure 2. La structure en section droite obtenue suivant la ligne de coupe en trait mixte que l'on peut voir sur ces figures est celle présentée sur la figure 1.
La partie métallique 201 est configurée comme un réseau. Dans chaque couche d'interconnexion, le matériau isolant à k faible 114 de la région infra-plot est entouré par la partie métallique.
La figure 4 est une vue en plan ne montrant que la couche de traversée 110, qui est obtenue à partir de la figure 2. La structure en section droite obtenue suivant la ligne de coupe en trait mixte que l'on peut voir sur cette figure est celle représentée sur la figure 1.
Les parties métalliques présentes dans la couche de traversée 110 sont repérées au moyen des numéros de référence 202 et 203. La partie métallique 202 est une traversée ordinaire, conformée à la manière d'un étai présent dans la couche de traversée 110. D'autre part, la partie métallique 203 forme une interconnexion en boucle fermée, et elle possède une structure qui entoure le matériau isolant à k faible 115 placé dans la région infra-plot. En d'autres termes, comme représenté sur les figures 2 à 4, les matériaux isolants 114 et 115 de chaque couche de la région infra-plot sont disposés de façon à être toujours entourés par les interconnexions métalliques 201 ou 203 de la même couche possédant une structure en boucle fermée.
En particulier, l'interconnexion métallique 203a forme une interconnexmétallique de périphérie de plot en forme de boucle qui entoure la périphérie de la région infra-plot. On peut dire que, en correspondance avec cette interconnexion métallique de périphérie de plot, les couches d'interconnexion 104 et 105 représentées sur la figure 3 sont également dotées d'une interconnexion métallique de périphérie de plot faisant comme une large boucle de façon à entourer la région infra-plot.
En entourant la périphérie des parties de matériau isolant au moyen d'interconnexions métalliques à la manière d'une boucle, même si l'électrode est endommagée ou craquelée par l'action de la sonde ou le soudage sur un plot d'électrode, comme décrit ci-dessus en liaison avec la figure 17, il est possible d'empêcher l'humidité ou le gaz corrosif de s'introduire dans des régions actives de la puce en passant par ce dommage ou cette craquelure. En d'autres termes, même si de l'humidité ou un gaz corrosif s'introduit dans une partie se trouvant au-dessous du plot de liaison, ils seront arrêtés par les interconnexions métalliques entourant la partie et empêchés de diffuser latéralement depuis le dessous du plot de liaison.
En outre, on peut empêcher l'humidité ou le gaz corrosif de diffuser depuis la région infra-plot dans la région extra-plot par la présence de l'interconnexion métallique de périphérie de plot. Ainsi, la partie active du dispositif à semiconducteur placé dans la région extra-plot peut être protégée de manière fiable. De ce fait, il est possible de produire un dispositif à semiconducteur qui est résistant vis-à-vis de la survenue d'une défaillance, même s'il est fait en un matériau isolant moins solide présentant une structure pellicule moins compacte ou un matériau isolant susceptible de s'arracher lorsqu'on l'empile.
L'inventeur a appliqué ce mode de réalisation à un dispositif à semiconducteur possédant des interconnexions multicouches comportant du cuivre (Cu) de façon à mesure la caractéristique courant-tension (I-V) d'un motif de capacité en forme de peigne.
La figure 5 est un graphique montrant le résultat de cette mesure.
Plus spécialement, on a essayé d'effectuer des mesures I-V sur un "motif en peigne" auquel ce mode de réalisation a été appliqué et sur un "motif en peigne" d'un exemple comparatif présentant la structure indiquée sur la figure 13, respectivement. On a fait en sorte que les formes des motifs elles-mêmes soient identiques pour ces échantillons. Dans ces échantillons, on a tout d'abord appliqué une sonde en répétant trois fois la mesure I-V dans une gamme de tensions de 0 à 3 volts de façon à ne pas provoquer de cassure. Trois jours plus tard, on a effectué la mesure I-V dans la gamme de 0 à 40 volts. La ligne continue de la figure 5 représente la caractéristique I-V du "motif en peigne" auquel l'invention est appliquée, et la ligne en trait interrompu représente la caractéristique I-V du "motif en peigne" de l'exemple comparatif.
L'échantillon de l'exemple comparatif possède une fuite de courant très importante, comme indiqué par la ligne en trait interrompu sur la figure 5, qui révèle des caractéristiques dégradées pour le dispositif à semiconducteur. En outre, la valeur de la capacité entre interconnexions était presque le double de la valeur intrinsèque. Ceci est vraisemblablement dû aux dommages provoqués par la sonde lors de la mesure I-V initialement effectué dans l'intervalle de 0 à 3 volts, et par l'humidité ou un gaz corrosif s'étant introduit via la partie endommagée de façon à dégrader le dispositif à semiconducteur, comme décrit cidessus en liaison avec la figure 17.
Au contraire, l'échantillon de l'invention ne présente aucune fuite de courante ni aucune dégradation de capacité, comme indiqué par la ligne en trait continu sur la figure 5, qui révèle que la caractéristique intrinsèque du "motif en peigne" a été obtenue. Ainsi, il a été confirmé que l'on empêchait de manière définitive toutes dégradations du dispositif à semiconducteur dues à un endommagement causé par la sonde.
En outre, l'exemple particulier représenté sur les figures 1 à 4 possède une structure telle que le taux d'occupation de l'aire plane pour les parties métalliques constituant la couche de traversée au-dessous du plot d'électrode est plus petit que le taux d'occupation de l'aire plane pour les parties métalliques constituant les couches d'interconnexion situées au-dessous du plot, qui sont disposées au-dessus et au-dessous de la couche de traversée. Ainsi, chaque couche peut être conçue de façon que le rapport de l'aire des parties métalliques (rapport des données) dans la partie plot possède une valeur proche de celle prévalant dans l'autre partie. De cette manière, lorsque des interconnexions de cuivre encastrées sont formées au moyen du procédé CMP, on peut réduire l'apparition d'un évidement appelé "érosion" ou bien "creusement en assiette" de manière à rendre uniforme la hauteur de l'interconnexion. De ce fait, on peut éviter les problèmes tels que l'arrachement et les fuites entre les interconnexions.
Les figures 6 à 9 sont des vues en plan montrant des variantes de ce mode de réalisation. Plus spécialement, ces figures sont des vues en plan et en perspective montrant la couche de traversée adjacente et la couche d'interconnexion se superposant par rapport à la surface supérieure dans la seule partie infra-plot et montrent la relation entre la pellicule isolante à k faible 114 se trouvant dans la couche d'interconnexion, la pellicule isolante à faible k 115 se trouvant dans la couche de traversée, la partie métallique 201 se trouvant dans la couche d'interconnexion, et la partie métallique 203 se trouvant dans la couche de traversée.
Dans toutes ces variantes, la couche de traversée et la couche d'interconnexion comportent toutes deux à la fois l'interconnexion métallique 201 (ou 203) et le matériau isolant à k faible 114 (ou 115). Entre les matériaux isolants des diverses couches se trouvant au-dessous du plot, la partie 114 (ou 115) adjacente à la partie de matériau isolant des couches situées au-dessus et au-dessous est toujours entourée par l'interconnexion de métal 201 (ou 203) possédant une structure en boucle fermée dans cette même couche, à l'exception de la partie de périphérie située au-dessous du plot. De ce fait, ces variantes ont des effets semblables à ceux décrits ci-dessus en liaison avec les figures 1 à 4.
Deuxième mode de réalisation On décrit ci-après le deuxième mode de réalisation de l'invention.
La figure 10 est une vue en plan et en perspective montrant la structure plane d'une partie intéressante d'un dispositif à semiconducteur selon ce mode de réalisation. Plus spécialement, dans cet exemple particulier, plusieurs plots de liaison sont placés autour de la puce. Une pluralité d'interconnexions métalliques 1002 de périphérie de puce en forme de bouche sont placées selon la périphérie de la puce de façon à entourer l'intérieur 1001 de la puce comportant des régions infra-plot 116 se trouvant au-dessous des plots de liaison. L'interconnexion métallique de périphérie de puce 1002 est prévue pour toutes les couches comportant le matériau isolant à k faible.
La figure 11 est une vue simplifiée montrant la structure en section droite de chaque interconnexion métallique de périphérie de 10 puce 1002.
Les couches d'interconnexion 104, 105, 106 et 107 sont respectivement dotées d'interconnexions 1101. Les couches de traversée 110, 111 et 112 sont respectivement dotées de couches d'interconnexion 1002. De plus, chacune des couches d'interconnexion 104, 105, 106 et 107 est dotée d'une pellicule isolante 114 faite en un matériau à k faible. Chacune des couches de traversée 110, 111 et 112 est également dotée d'une pellicule isolante 115 faite d'un matériau à k faible.
Les interconnexions métalliques 1101 prévues dans les couches d'interconnexion 104, 105, 106 et 107 et les interconnexions métalliques 1102 prévues dans les couches de traversée 110, 111 et 112 ont des contacts avec des contreparties adjacentes se trouvant entre les couches afin de former une paroi de protection métallique continue.
Une plaquette, dans laquelle des puces semiconductrices ayant la structure ci-dessus indiquée sont formées verticalement et horizontalement, est découpée en puces semiconductrices respectives. La puce est montée sur un substrat de mise en boîtier ou une grille de connexion, et fait l'objet d'un soudage de fil avec le plot d'électrode placées sur la région infra-plot 116 à l'intérieur de l'interconnexion métallique de périphérie de puce 1002 que l'on peut voir sur la figure 10. La structure décrite ci-dessus en référence au premier mode de réalisation est adoptée pour les régions infra-plot.
Selon ce mode de réalisation, plusieurs interconnexions métalliques en forme de boucles sont prévues dans les couches d'interconnexion aussi bien que les couches de traversée de façon à entourer la périphérie de la puce. Par conséquent, il est possible d'empêcher que l'humidité et un gaz corrosif ne s'introduise dans la puce via les couches de matériau à k faible (115 et 114) qui sont exposées sur les surfaces latérales de la puce. De ce fait, on obtient une fiabilité élevée.
Plus spécialement, lorsqu'on découpe la plaquette en puces, la surface latérale du matériau isolant à k faible est exposée. Ceci permet l'introduction d'humidité ou de gaz corrosif via cette surface exposée, ce qui est susceptible d'amener une déconnexion par corrosion des interconnexions de métal faisant fonction de lignes de signaux ou de lignes d'alimentation électrique dans la puce semiconductrice.
Au contraire, selon ce mode de réalisation, l'humidité et le gaz corrosif sont arrêtés par les interconnexions métalliques (1101, 1102), le long de la périphérie de la puce, et aucune gêne n'est appliquée à la fonction interne de la puce. De ce fait, des problèmes tels que des fuites de courant ou des dégradations de capacité ne se produisent pas. Ainsi, la puce présente des défaillances notablement réduites même lorsqu'on la monte sur un substrat de mise en boîtier, ou autres, et qu'on la soumet à un soudage de fil comme pour des produits terminaux réels. On obtient cet effet que pour autant qu'on utilise la structure du premier mode de réalisation en dessous du plot d'électrode et qu'on mette en oeuvre la configuration de la puce selon le deuxième mode de réalisation.
Plus spécialement, lorsque plusieurs interconnexions métalliques de périphérie de puce 1002 sont prévues, les éléments métalliques qui réagissent avec l'humidité ou un gaz corrosif et pénètrent dans le matériau isolant n'ont que des places limitées où aller. Ainsi, l'effet bloquant est encore amélioré. De plus, comme représenté sur la figure 20, lorsque l'interconnexion 1102 de la couche de traversée possède une plus petite largeur que les interconnexions 1101 des couches d'interconnexion placées dans les couches situées au-dessus et au-dessous, chaque couche peut être conçue de façon que le rapport de l'aire des parties de métal (rapport des données) dans la partie circulaire possède une valeur proche de celle de l'autre partie. De cette manière, lorsque des interconnexions de cuivre encastrées sont formées selon le procédé CMP, on peut rendre uniforme la hauteur des interconnexions. En résultat, on peut éviter les problèmes tels que le décollement, ou arrachement, et les fuites entre interconnexions.
Les modes de réalisation de l'invention ont été décrits en liaison avec des exemples particuliers. Toutefois, l'invention n'est pas limitée à ces exemples particuliers.
Par exemple, en plus de la structure particulière et du matériau particulier de chacun des éléments constituant le dispositif à semiconducteur, comme la couche d'extrémité avant, la couche d'interconnexion, la couche de traversée et le plot d'électrode précédemment décrits, tous ces éléments modifiés de manière appropriée par l'homme de l'art peuvent être également compris comme se trouvant à l'intérieur du domaine de l'invention, pour autant qu'ils contiennent les caractéristiques de l'invention.
Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir des dispositifs dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention.

Claims (20)

REVENDICATIONS
1. Dispositif à semiconducteur, caractérisé en ce qu'il comprend: une couche semiconductrice; un corps empilé placé sur la couche semiconductrice et possédant une pluralité de couches empilées; et un plot d'électrode placé sur le corps empilé, où : le corps empilé possède une région dite "infra-plot" (116), qui est placée en dessous du plot d'électrode, et une région dite "extra-plot", qui n'est pas placée audessous du plot d'électrode, et toute partie constituée de matériau isolant qui est présente dans la région infra-plot (116) à l'exception d'une couche de fiche de contact se trouvant directement au-dessus de la couche semiconductrice dans le corps empilé, est entourée par une interconnexion métallique possédant une structure fermée dans cette même couche.
2. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que chaque couche de la pluralité de couches comporte une interconnexion métallique de périphérie de plot entourant la périphérie de la région infra-plot (116).
3. Dispositif à semiconducteur selon la revendication 2, caractérisé en ce que la partie dans laquelle les interconnexions métalliques de périphérie de plot (103) placées dans des couches adjacentes respectives se chevauchent entre elles possède une structure fermée entourant la région infra-plot.
4. Dispositif à semiconducteur selon la revendication 2, caractérisé en ce qu'au moins une couche de la pluralité de couches possède une pluralité d'interconnexions métalliques (103) de périphérie de plot qui sont mutuellement séparées par un matériau isolant et sont formées circulairement.
5. Dispositif à semiconducteur selon la revendication 2, caractérisé en ce que: la pluralité de couches possède une couche d'interconnexion dotée d'une interconnexion (103) destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion à assurer la connexion électrique entre couches différentes, la couche de traversée possède une interconnexion métallique de périphérie de plot ayant une grande largeur, et la couche de traversée possède une pluralité d'interconnexions métalliques de périphérie de plot ayant une petite largeur.
6. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que: la pluralité de couches possède une couche d'interconnexion dotée d'une interconnexion (103) destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion électrique entre couches différentes, et l'interconnexion métallique de la couche de traversée dans la région infra-plot possède une aire plane plus petite que l'interconnexion métallique de la couche d'interconnexion dans la région infra-plot.
7. Dispositif semiconducteur selon la revendication 1, caractérisé en ce qu'au moins une couche de la pluralité de couches (104) possède comme matériau isolant un matériau isolant qui présente une résistance ou une dureté mécanique inférieure à celle d'une pellicule d'oxyde de silicium ou de FSG (à savoir verre de silicate fluoré).
8. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'au moins une couche de la pluralité de couches (104) possède comme matériau isolant un matériau isolant qui présente une constante diélectrique relative de 3 ou moins.
9. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que chaque couche de la pluralité de couches (104), à l'exception de la couche de fiche de contact se trouvant directement au-dessus de la couche semiconductrice, possède une interconnexion métallique de périphérie de puce placée dans la région extra-plot entourant le voisinage de la périphérie de la puce.
10. Dispositif à semiconducteur selon la revendication 9, caractérisé en ce que: la pluralité de couches possède une couche d'interconnexion dotée d'une interconnexion (103) destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion électrique entre couches différentes, la couche d'interconnexion possède une interconnexion métallique de périphérie de puce ayant une grande largeur, et la couche de traversée possède une interconnexion métallique de périphérie de puce ayant une petite largeur.
11. Dispositif à semiconducteur selon la revendication 9, caractérisé en ce qu'au moins une couche de la pluralité de couches (104) possède une pluralité d'interconnexions métalliques de périphérie de puce qui sont mutuellement séparées par du matériau isolant et sont formées circulairement.
12. Dispositif à semiconducteur, caractérisé en ce qu'il comprend: une couche semiconductrice; un corps empilé placé sur la couche semiconductrice et possédant une pluralité de couches empilées; et une pluralité de plots d'électrodes placés sur le corps empilé, où le corps empilé possède une pluralité de régions dite infra- plot (116) qui sont respectivement placées au-dessous de la pluralité de plots d'électrodes, et une région dite extra-plot qui n'est pas placée au- dessous des plots d'électrode, et chaque couche de la pluralité de couches comporte une interconnexion métallique de périphérie de puce entourant toutes les régions de la pluralité de régions infra-plot.
13. Dispositif à semiconducteur selon la revendication 12, caractérisé en ce que la partie dans laquelle les interconnexions métalliques de périphérie de puce (103) placées dans des couches adjacentes respectives se chevauchent entre elles possède une structure fermée entourant la région infra-plot.
14. Dispositif à semiconducteur selon la revendication 12, caractérisé en ce qu'au moins une couche de la pluralité de couches possède une pluralité d'interconnexions métalliques (103) de périphérie de puce qui sont mutuellement séparées par un matériau isolant et sont formées circulairement.
15. Dispositif à semiconducteur selon la revendication 12, caractérisé en ce que: la pluralité de couches possède une couche d'interconnexion dotée d'une interconnexion (103) destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion à assurer la connexion électrique entre couches différentes, la couche d'interconnexion possède une interconnexion métallique de périphérie de puce ayant une grande largeur, et la couche de traversée possède une pluralité d'interconnexions métalliques de périphérie de puce ayant une petite largeur.
16. Dispositif à semiconducteur selon la revendication 12, caractérisé en ce que: la pluralité de couches possède une couche d'interconnexion dotée d'une interconnexion (103) destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion électrique entre couches différentes, et l'interconnexion métallique de la couche de traversée dans la région infra-plot possède une aire plane plus petite que l'interconnexion métallique de la couche d'interconnexion dans la région infra-plot.
17. Dispositif semiconducteur selon la revendication 12, caractérisé en ce qu'au moins une couche de la pluralité de couches (104) possède un matériau isolant qui présente une résistance ou une dureté mécanique inférieure à celle d'une pellicule d'oxyde de silicium ou de FSG (à savoir verre de silicate fluoré).
18. Dispositif à semiconducteur selon la revendication 12, caractérisé en ce qu'au moins une couche de la pluralité de couches (104) possède un matériau isolant qui présente une constante diélectrique relative de 3 ou moins.
19. Dispositif à semiconducteur selon la revendication 12, caractérisé en ce que chaque couche de la pluralité de couches comporte une pluralité d'interconnexions métalliques (103) de périphérie de plot entourant respectivement la périphérie de la pluralité des régions infra- plot.
20. Dispositif à semiconducteur selon la revendication 19, caractérisé en ce que: la pluralité de couches possède une couche d'interconnexion dotée d'une interconnexion (103) destinée à assurer la connexion électrique à l'intérieur de cette même couche et une couche de traversée dotée d'une interconnexion destinée à assurer la connexion électrique entre couches différentes, la couche d'interconnexion possède une interconnexion métallique de périphérie de plot ayant une grande largeur, et la couche de traversée possède une interconnexion métallique de périphérie de plot ayant une petite largeur.
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