FR2887368A1 - Interconnexions avec la contrainte harmonisee et procedes de fabrication de celles-ci - Google Patents

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Abstract

La présente invention concerne des interconnexions ayant une contrainte harmonisée et des procédés de fabrication de celles-ci. Une interconnexion comprend un substrat ayant un élément conducteur. Une couche diélectrique à faible k composite, dans laquelle est intercalée au moins une couche d'harmonisation de contrainte, recouvre le substrat. Un détail conducteur dans la couche diélectrique à faible k composite passe à travers la au moins une couche d'harmonisation de contrainte pour connecter électriquement l'élément conducteur.

Description

INTERCONNEXIONS AVEC LA CONTRAINTE HARMONISEE
ET PROCEDES DE FABRICATION DE CELLES-CI
La présente invention concerne des détails de semi- conducteur, et notamment une interconnexion pour circuits intégrés.
La réduction de la taille des détails de circuit intégré résulte en des niveaux d'interconnexions électroconductrices placés à proximité les uns des autres verticalement, ainsi qu'en une réduction de l'espacement horizontal entre les interconnexions électro-conductrices, telles que des lignes métalliques. Par conséquent, on a augmenté la capacité entre de telles parties conductrices, ce qui résulte en un temps d'attente RC (résistance x conductance) et en un effet diaphonique. Une approche proposée à ce problème consiste à remplacer le matériau diélectrique d'oxyde de silicium classique (SiO2), ayant une constante diélectrique (k) d'environ 4,0, par tout autre matériau isolant ayant une constante diélectrique inférieure, pour abaisser ainsi la capacité.
Malheureusement, les matériaux diélectriques à faible k posent plusieurs problèmes qui rendent difficile l'intégration dans les structures de circuit intégré existantes et les processus inhérents. Par rapport aux matériaux diélectriques classiques utilisés dans la fabrication de semiconducteurs, la plupart des matériaux à faible k présentent typiquement des caractéristiques telles qu'une contrainte de traction élevée. De telles contraintes de traction élevées accumulées dans une structure à semi- conducteur peuvent provoquer un cintrage ou une déformation, une fissuration, un détachement, ou une formation de vides dans un film de celle-ci, qui peut endommager ou détruire une interconnexion qui inclut le film, affectant la fiabilité d'un circuit intégré résultant.
Par conséquent, il existe un besoin pour une interconnexion pour circuits intégrés ayant une harmonisation de contrainte améliorée.
On fournit des interconnexions ayant une contrainte harmonisée et des procédés de fabrication de celles-ci. Un mode de réalisation exemplaire d'une interconnexion comprend un substrat ayant un élément conducteur. Une couche diélectrique à faible k composite, dans laquelle est intercalée au moins une couche d'harmonisation de contrainte, recouvre le substrat. Un détail conducteur formé dans la couche diélectrique à faible k composite passe à travers la au moins une couche d'harmonisation de contrainte pour connecter électriquement l'élément conducteur.
Un mode de réalisation exemplaire d'une structure damasquinée double comprend un substrat ayant un élément conducteur. Une couche diélectrique à faible k composite, dans laquelle est intercalée au moins une couche d'harmonisation de contrainte, recouvre le substrat. Un détail conducteur formé dans la couche diélectrique à faible k composite passe à travers la au moins une couche d'harmonisation de contrainte pour connecter électriquement l'élément conducteur, moyennant quoi le détail conducteur comprend une ligne conductrice sous-jacente et une ligne conductrice susjacente empilée sur celle-ci.
Un mode de réalisation exemplaire d'un procédé permettant de fabriquer une interconnexion ayant une contrainte harmonisée comprend la fourniture d'un substrat ayant un élément conducteur sur celui-ci. Une couche diélectrique à faible k composite, dans laquelle est intercalée au moins une couche d'harmonisation de contrainte, est formée pour recouvrir le substrat. Une ouverture est formée dans la couche diélectrique à faible k composite et passe à travers la couche d'harmonisation de contrainte pour exposer une partie de l'élément conducteur. L'ouverture est remplie à l'aide d'un matériau conducteur pour former un détail conducteur connectant électriquement l'élément conducteur.
On donne une description détaillée dans les modes de réalisation suivants en faisant référence aux dessins joints.
On peut comprendre plus complètement l'invention en lisant la description détaillée suivante et les exemples qui font référence aux dessins joints, parmi lesquels: les figures 1 à 4 sont des sections transversales d'une partie d'un substrat lors de la fabrication d'une interconnexion ayant une contrainte harmonisée, selon un mode de réalisation exemplaire de l'invention; et les figures 5 et 6 sont des diagrammes schématiques montrant des sections transversales d'interconnexion ayant une contrainte harmonisée, selon plusieurs modes de réalisation exemplaires de l'invention.
On va maintenant décrire des interconnexions ayant une contrainte harmonisée et des procédés de fabrication de ces dernières plus en détail. Certains modes de réalisation de l'invention, tels que les modes de réalisation exemplaires décrits, peuvent fournir éventuellement des interconnexions ayant des couches diélectriques avec une contrainte harmonisée. Dans certains modes de réalisation, ceci peut être accompli en intercalant au moins une couche d'harmonisation de contrainte entre les couches diélectriques d'une interconnexion, dans laquelle la couche d'harmonisation de contraintes entoure les détails conducteurs adjacents d'une interconnexion et n'entre pas en contact, de préférence, avec une surface inférieure ou supérieure des détails conducteurs adjacents.
Dans cette description, les expressions telles que recouvrant le substrat , au-dessus de la couche ou sur le film indiquent simplement une relation de positionnement relative par rapport à la surface de la couche de base, indépendamment de l'existence des couches intermédiaires. Par conséquent, ces expressions peuvent indiquer non seulement le contact direct des couches, mais également, un état de noncontact d'au moins une couche stratifiée. L'utilisation du terme constante diélectrique faible ou à faible k signifie une constante diélectrique (valeur k) inférieure à la constante diélectrique d'un oxyde de silicium classique. De préférence, la constante diélectrique à faible k est inférieure à environ 4,0.
Les figures 1 à 4 sont des sections transversales d'une partie d'un substrat lors de la fabrication d'une interconnexion ayant une contrainte harmonisée selon un mode de réalisation exemplaire.
Dans la figure 1, un substrat à semi-conducteur 100, par exemple, un substrat de silicium, avec des dispositifs semi-conducteurs ou d'autres lignes conductrices existantes, est tout d'abord fourni. On illustre le substrat 100 comme un substrat plat pour plus de simplicité. Comme le montre la figure 1, le substrat à semi-conducteur 100 est également muni d'un élément conducteur 102 connectant électriquement l'un des dispositifs à semi-conducteur sous-jacents ou l'une des lignes conductrices (aucun des deux n'est montré).
Ensuite, les couches diélectriques à faible k 104 et 108 d'une contrainte de premier type et d'une couche d'harmonisation de contrainte 106 d'une contrainte de deuxième type sont ensuite formées de façon alternative sur le substrat 100 et l'élément conducteur 102. Normalement, la contrainte de premier type des couches diélectriques à faible k s'avère une contrainte de traction, et la contrainte de deuxième type de la couche d'harmonisation de contrainte 106 s'avère une contrainte par compression contraire à la contrainte de premier type. Les couches diélectriques à faible k 104 et 108 peuvent comprendre les matériaux diélectriques tels que des matériaux de dioxyde de silicium dopés au carbone, du verre de silice fluoré (FSG), du verre de silice organique (OSG), de l'oxyde de silicium dopé au fluor, des verres amovibles, du silesquioxane, des diélectriques de polymère à base de benzocyclobutène (BCB) et toute diélectrique à faible k contenant du silicium. On forme les couches diélectriques à faible k 104 et 108 à une épaisseur d'environ 100 à 3 000 A, et 100 à 5 000 A, respectivement. On forme la couche d'harmonisation de contrainte 106 à une épaisseur d'environ 200 à 1 000 À pour fournir ainsi une contrainte par compression d'environ 50 à 550 MPa pour harmoniser ainsi des contraintes de traction fournies par les couches diélectriques à faible k surjacentes et sous-jacentes (en faisant référence aux couches diélectriques à faible k 104 et 108). Par conséquent, on évite ainsi le cintrage ou la déformation du film composite 110 illustré sur la figure 1 et on peut également réduire la fissuration, le détachement ou la formation de vides dans le film composite 110. La couche d'harmonisation de contrainte 106 peut comprendre des matériaux diélectriques tels que l'oxyde, l'oxynitrure, le carbure de silicium, le nitrure, le carbure de silicium contenant de l'oxygène (SiaCbOc) , ou le carbure de silicium contenant de l'azote (SixCYNZ) , dans lequel a, b, c, x, y, z sont formés à environ 0,8-1,2, 0, 8-1,2, 0-0,8, 0,8-1,2, 0,8-1,2, et 0-0,6, respectivement. De préférence, la couche d'harmonisation de contrainte 106 comprend du carbure de silicium contenant de l'oxygène (SiaCbOc), du carbure de silicium contenant de l'azote (SixCYNZ), et du nitrure. On peut former la couche d'harmonisation de contrainte 106 par exemple, par dépôt chimique en phase gazeuse assistée par plasma (PECVD), et on peut la former in-situ lors de la formation d'au moins l'une des deux couches diélectriques à faible k 104 et 108 ou ex-situ par dépôt supplémentaire.
Sur la figure 2, on forme ensuite une ouverture 112, par exemple une ouverture damasquinée double ayant une partie de transit inférieure 112a et une partie de tranchée supérieure 112b, à travers les couches diélectriques à faible k 104, 108, et la couche d'harmonisation de contrainte 106 utilisant un processus de damasquinage double connu de la première tranchée formée ou de la première partie de transit formée. La partie de transit inférieure 112a de l'ouverture 112 expose une partie de l'élément conducteur sous-jacent 102.
On peut former l'ouverture 112 grâce à des étapes de photolithographie et d'attaque successives, dans lesquelles l'étape d'attaque peut être une attaque en mode temporel utilisant des produits chimiques d'attaque adéquats pour réduire ainsi l'utilisation d'une couche d'arrêt d'attaque (ESL) disposée de façon classique entre la couche diélectrique composite 110 et le substrat 100, et dans la couche diélectrique à faible k 108 de la couche diélectrique composite 110. Par conséquent, on peut empêcher l'élévation de la constante diélectrique globale de la couche composite 110.
Sur la figure 3, on forme de façon conforme une couche barrière de diffusion 114 dans l'ouverture 112 et sur la couche diélectrique à faible k 108. La couche barrière de diffusion 114 peut comprendre un matériau conducteur tel que le titane (Ti), le tantale (Ta), le nitrure de titane (TiN), le nitrure de tantale (TaN), ou des combinaisons de ceux-ci. Normalement, on forme la couche barrière de diffusion 114 à une épaisseur d'environ 20 à 200 A. Ensuite, une couche conductrice 116 d'un matériau conducteur tel que le cuivre ou un alliage de cuivre est formée dans l'ouverture 110 et sur la couche diélectrique à faible k 108. On peut former la couche conductrice 116 grâce à un dépôt électrochimique connu (ECP) lors de l'utilisation du cuivre ou d'un alliage de cuivre comme matériau conducteur dans celle-ci.
Sur la figure 4, on retire la partie de la barrière de diffusion 114 et de la couche conductrice 116 sur l'ouverture 112 grâce, par exemple, à un polissage chimique- mécanique (CMP), de telle sorte qu'il reste une interconnexion ayant une surface plane. Ensuite, on forme de façon sélective une coiffe conductrice supplémentaire 118 sur la couche conductrice 116, ce qui fournit une encapsulation de celle-ci à partir du dessus. On peut former de façon sélective la coiffe conductrice 118 grâce, par exemple, à un dépôt sans courant et elle peut comprendre des matériaux conducteurs tels que le tungstène de cobalt (CoW), le phosphore de cobalt (CoP), ou le phosphore de tungstène et de cobalt (CoWP). On peut former la coiffe conductrice 118 à une épaisseur d'environ 20 à 200 A. Par conséquent, on forme un détail conducteur S et on peut ainsi éliminer ou empêcher la diffusion non souhaitée des ions se trouvant entre les couches vers les couches diélectriques à faible k adjacentes à partir du matériau conducteur, par exemple le cuivre ou l'alliage de cuivre, du détail conducteur S. On forme ainsi une interconnexion ayant une contrainte harmonisée.
Ensuite, on forme une couche diélectrique 120 telle qu'une couche diélectrique à faible k sur la couche diélectrique à faible k 108 et le détail conducteur S. On peut exécuter en outre les processus séquentiels sur la couche diélectrique 120 pour terminer la fabrication du circuit intégré.
Dans un mode de réalisation exemplaire, on illustre l'interconnexion sous la forme d'une structure damasquinée double comportant un détail conducteur S ayant un bouchon conducteur et une ligne conductrice. La couche d'harmonisation de contrainte 106 formée dans la structure damasquinée double peut harmoniser les contraintes de traction à l'intérieur de l'interconnexion fournie principalement par les couches diélectriques à faible k.
En outre, les nombres et emplacements de la couche d'harmonisation de contrainte 106 peuvent varier. Par exemple, la couche d'harmonisation de contrainte 106 peut être située à tout autre endroit que celui illustré sur la figure 4. On peut former la couche d'harmonisation de contrainte 106 dans la couche diélectrique à faible k 108 entourant la partie de tranchée supérieure 112a, comme le montre la figure 5. En outre, on peut former plus d'une couche d'harmonisation de contrainte (en faisant référence à la couche d'harmonisation de contrainte 106a-c) en différents emplacements dans la couche composite 110, entourant le détail conducteur S, comme le montre la figure 6.
Dans la mesure où on n'a nullement besoin de couches d'arrêt d'attaque supplémentaires pour l'interconnexion, on forme de préférence la couche d'harmonisation de contrainte 106 à une certaine distance de la surface la plus supérieure ou la plus inférieure du détail conducteur S pour une facilité de fabrication.
En outre, si la couche d'arrêt d'attaque est souhaitée, on peut former la couche d'harmonisation de contrainte 106 à une certaine distance de la jonction de la partie de transit 112a et de la partie de tranchée 112b de l'ouverture 112, ce qui fournit des emplacements pour la formation d'une telle couche d'arrêt d'attaque.
Dans les modes de réalisation exemplaires ci-dessus, on illustre les interconnexions sous la forme d'une structure damasquinée double. Les spécialistes de l'art comprendront que l'invention peut également s'appliquer à une structure damasquinée simple qui n'est pas traitée ici pour plus de simplicité.
Comme le montre la figure 4, on illustre un mode de réalisation de l'interconnexion ayant une contrainte harmonisée. L'interconnexion inclut un substrat ayant un élément conducteur. Une couche diélectrique à faible k composite, dans laquelle est intercalée au moins une couche d'harmonisation de contrainte, recouvre le substrat. Un détail conducteur formé dans la couche diélectrique à faible k passe à travers la au moins une couche d'harmonisation de contrainte pour connecter électriquement l'élément conducteur.
Dans les modes de réalisation exemplaires ci-dessus, on harmonise les contraintes de traction fournies par les couches diélectriques à faible k d'une interconnexion grâce à la formation d'au moins une couche d'harmonisation de contrainte ayant une contrainte par compression, ce qui empêche des problèmes tels que ceux survenant dans une structure damasquinée lors de l'utilisation d'une diélectrique à faible k, tout en améliorant la fiabilité de l'interconnexion.
En outre, on peut encapsuler la surface supérieure du détail conducteur S dans l'interconnexion grâce à une couche à coiffe conductrice pour réduire le besoin d'utiliser des couches d'arrêt d'attaque, des facteurs tels que la performance d'électromigration (EM) de l'interconnexion étant ainsi garantis. On obtient ainsi l'interconnexion sans couche d'arrêt d'attaque permettant une fabrication simplifiée et à moindre coût.
Tandis que l'on a décrit l'invention à titre d'exemple et en termes de mode de réalisation préféré, il faut comprendre que l'invention ne se limite pas à ceux-ci. Au contraire, elle vise à couvrir plusieurs modifications et agencements similaires (comme ceux qui apparaîtront évidents pour les spécialistes de l'art). Par conséquent, la portée des revendications jointes doit être interprétée au sens le plus large de manière à englober toutes ces modifications et agencements similaires.

Claims (10)

REVENDICATIONS
1. Procédé de formation d'une interconnexion, comprenant: la formation d'un substrat ayant un élément conducteur sur celui-ci; la formation d'une couche diélectrique à faible k composite dans laquelle est intercalée au moins une couche d'harmonisation de contrainte recouvrant le substrat; la formation d'une ouverture dans le diélectrique à faible k composite, passant à travers la couche d'harmonisation de contrainte et l'exposition d'une partie de l'élément conducteur; et le remplissage de l'ouverture avec un matériau conducteur pour former un détail conducteur, connectant électriquement l'élément conducteur.
2. Procédé selon la revendication 1, dans lequel la formation de la couche diélectrique à faible k composite dans:Laquelle est intercalée au moins une couche d'harmonisation de contrainte, comprend: (a) la formation d'une première couche de diélectrique à faible k sur le substrat; (b) la formation d'une couche d'harmonisation de contrainte sur la première couche de diélectrique à faible k; et 15 (c) la formation d'une deuxième couche de diélectrique à faible k sur la première couche d'harmonisation de contrainte.
3. Procédé selon la revendication 2, comprenant en outre la répétition des étapes (a) à (c) au moins une fois pour former une couche diélectrique à faible k composite dans laquelle sont intercalées une pluralité de couches d'harmonisation de contrainte.
4. Procédé selon la revendication 2, dans lequel les première et deuxième couches diélectriques à faible k comprennent une contrainte de traction, et la première couche d'harmonisation de contrainte comprend une contrainte par compression.
5. Procédé selon la revendication 2, dans lequel les étapes (A) à (C) sont réalisées in situ grâce à un dépôt chimique en phase gazeuse assisté par plasma.
6. Interconnexion, comprenant: un substrat ayant un élément conducteur; une couche diélectrique à faible k composite dans laquelle est intercalée au moins une couche d'harmonisation de contrainte, recouvrant le substrat; et un détail conducteur dans la couche diélectrique à faible k composite, passant à travers la au moins une couche d'harmonisation de contrainte et connectant électriquement l'élément conducteur.
7. Interconnexion selon la revendication 6, dans laquelle la couche diélectrique à faible k composite comprend une pluralité de parties diélectriques à faible k d'une contrainte de traction dans laquelle est intercalée au moins une couche d'harmonisation de contrainte d'une contrainte par compression.
8. Interconnexion selon la revendication 6, comprenant en outre une coiffe conductrice formée sélectivement sur la surface supérieure du détail conducteur.
9. Structure damasquinée double, comprenant: un substrat ayant un élément conducteur; une couche diélectrique à faible k composite dans laquelle est intercalée au moins une couche d'harmonisation de contrainte, recouvrant le substrat; et un détail conducteur dans la couche diélectrique à faible k composite, passant à travers la au moins une couche d'harmonisation de contrainte et connectant électriquement l'élément conducteur, dans lequel le détail conducteur comprend une partie de transit conductrice sous-jacente et une ligne conductrice sus- jacente empilées l'une sur l'autre.
10. Structure damasquinée double selon la revendication 9, dans laquelle la couche diélectrique à faible k composite comprend une pluralité de parties diélectriques à faible k d'une contrainte de traction dans laquelle est intercalée au moins une couche d'harmonisation de contrainte d'une contrainte par compression.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278265B (en) * 2006-01-09 2007-04-01 Phoenix Prec Technology Corp Method for fabricating circuit board with electrically conducting structure and the same
US20070205507A1 (en) * 2006-03-01 2007-09-06 Hui-Lin Chang Carbon and nitrogen based cap materials for metal hard mask scheme
US7488984B2 (en) * 2006-04-19 2009-02-10 Flx Micro, Inc. Doping of SiC structures and methods associated with same
US8178436B2 (en) * 2006-12-21 2012-05-15 Intel Corporation Adhesion and electromigration performance at an interface between a dielectric and metal
EP2341531A4 (fr) * 2008-09-26 2012-05-16 Rohm Co Ltd Dispositif à semi-conducteurs et procédé de fabrication de dispositif à semi-conducteurs
US9754822B1 (en) 2016-03-02 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10199500B2 (en) 2016-08-02 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method
TWI632677B (zh) * 2017-06-09 2018-08-11 世界先進積體電路股份有限公司 半導體結構及其製造方法
US10276493B2 (en) * 2017-08-01 2019-04-30 Vanguard Enternational Semiconductor Corporation Semiconductor structure and method for fabricating the same
US10886465B2 (en) * 2018-02-28 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US11495658B2 (en) * 2018-06-08 2022-11-08 Texas Instruments Incorporated Hybrid high and low stress oxide embedded capacitor dielectric
CN111640756B (zh) * 2020-03-23 2022-05-31 福建省晋华集成电路有限公司 存储器及其形成方法
CN114743952A (zh) * 2022-06-14 2022-07-12 合肥晶合集成电路股份有限公司 半导体结构及其制作方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3226816B2 (ja) 1996-12-25 2001-11-05 キヤノン販売株式会社 層間絶縁膜の形成方法、半導体装置及びその製造方法
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6001730A (en) * 1997-10-20 1999-12-14 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers
JP3719878B2 (ja) * 1999-06-15 2005-11-24 株式会社東芝 半導体装置及びその製造方法
US6362091B1 (en) * 2000-03-14 2002-03-26 Intel Corporation Method for making a semiconductor device having a low-k dielectric layer
TW447075B (en) 2000-03-31 2001-07-21 Taiwan Semiconductor Mfg Method for forming dielectric layer with low dielectric constant
US6358839B1 (en) * 2000-05-26 2002-03-19 Taiwan Semiconductor Manufacturing Company Solution to black diamond film delamination problem
US6764958B1 (en) * 2000-07-28 2004-07-20 Applied Materials Inc. Method of depositing dielectric films
JP4350337B2 (ja) * 2001-04-27 2009-10-21 富士通マイクロエレクトロニクス株式会社 半導体装置
US20020197852A1 (en) * 2001-06-21 2002-12-26 Ming-Shi Yeh Method of fabricating a barrier layer with high tensile strength
JP2003209111A (ja) * 2002-01-17 2003-07-25 Sony Corp 半導体装置の製造方法
JP2003332422A (ja) * 2002-05-13 2003-11-21 Sony Corp 半導体装置およびその製造方法
CN1218393C (zh) 2002-06-14 2005-09-07 台湾积体电路制造股份有限公司 具有局部狭缝的金属内连线构造及其制造方法
KR100474857B1 (ko) * 2002-06-29 2005-03-10 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성방법
US8009327B2 (en) * 2002-07-11 2011-08-30 Canon Kabushiki Kaisha Method and apparatus for image processing
US6617690B1 (en) 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
CN1492496A (zh) 2002-10-24 2004-04-28 旺宏电子股份有限公司 形成多层低介电常数双镶嵌连线的制程
US20040183202A1 (en) * 2003-01-31 2004-09-23 Nec Electronics Corporation Semiconductor device having copper damascene interconnection and fabricating method thereof
JP2004282040A (ja) * 2003-02-24 2004-10-07 Nec Electronics Corp 半導体装置およびその製造方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
TW200428586A (en) * 2003-04-08 2004-12-16 Matsushita Electric Ind Co Ltd Electronic device and the manufacturing method thereof
US6890851B2 (en) * 2003-05-29 2005-05-10 United Microelectronics Corp. Interconnection structure and fabrication method thereof
US20040249978A1 (en) * 2003-06-05 2004-12-09 International Business Machines Corporation Method and apparatus for customizing a Web page
US20050037153A1 (en) 2003-08-14 2005-02-17 Applied Materials, Inc. Stress reduction of sioc low k films
US7352053B2 (en) * 2003-10-29 2008-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Insulating layer having decreased dielectric constant and increased hardness
US7049247B2 (en) * 2004-05-03 2006-05-23 International Business Machines Corporation Method for fabricating an ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device and electronic device made
US20060027924A1 (en) * 2004-08-03 2006-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Metallization layers for crack prevention and reduced capacitance
KR20060035257A (ko) 2004-10-22 2006-04-26 한국전기초자 주식회사 플런저용 핑거의 레벨 측정장치

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