CN114743952A - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明提供了一种半导体结构及其制作方法，所述半导体结构包括：衬底；位于所述衬底上的多层金属互连层，每层所述金属互连层均包括层间介质层和金属互连结构，其中，所述层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层。以此增大所述层间介质层自身的应力，可以有效抵抗来自通孔或凹槽的应力，避免所述层间介质层产生裂缝，并且氮化物层与氧化物层的薄弱地方不一样，也可以减少裂缝的产生，从而保证隔离效果，避免漏电流通道的产生，同时不会对电性及可靠性造成影响，从而提高器件的良率。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，两层以上的多层金属互连技术被广泛使用。金属互连层包括金属互连结构（金属互连结构包括金属互连线和金属插塞）和层间介质层（Inter-layer dielectric，ILD）。金属互连层的制作方法通常包括在层间介质层内制造凹槽（trench）和通孔（via），然后在上述凹槽和通孔内沉积金属，沉积的金属形成所述金属互连结构。通常选用铜作为金属互连线材料，选用氧化硅作为层间介质层材料。
如图1所示，其为一半导体结构的结构示意图，所述半导体结构包括衬底（未图示）、位于所述衬底上的多层金属互连层，图中示出了三层金属互连层，第一金属互连层10、第二金属互连层20与第三金属互连层30。所述第一金属互连层10包括第一层间介质层11和第一金属互连结构12，所述第一层间介质层11内形成有通孔和凹槽，所述第一金属互连结构12包括第一金属互连线12a与第一金属插塞12b，所述第一金属互连线12a位于所述凹槽内，所述第一金属插塞12b位于所述通孔内。其余金属互连层的结构类似。
然而，在形成金属互连层之后，经常会因为通孔或凹槽的应力（stress）导致层间介质层出现裂缝（IMD crack），如图1中的裂缝40。层间介质层裂缝会形成额外的漏电流通道，影响隔离效果，导致电性及可靠性受到较大影响。并且，层间介质层裂缝也可能会使得后续半导体器件的良率降低，甚至导致器件失效。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，改善层间介质层裂缝，提高电性及可靠性，提高器件的良率。
为解决上述技术问题，本发明提供一种半导体结构，包括：衬底；位于所述衬底上的多层金属互连层，每层所述金属互连层均包括层间介质层和金属互连结构，其中，所述层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层。
可选的，所述第一氧化物层的材质包含氧化硅，所述氮化物层的材质包含氮化硅，所述第二氧化物层的材质包含氧化硅。
可选的，所述金属互连结构包括金属互连线与金属插塞；所述层间介质层内形成有通孔与凹槽，所述凹槽的底部与所述通孔的顶部相连通，所述凹槽与所述通孔一起贯通所述层间介质层；所述金属插塞位于所述通孔内，所述金属互连线位于所述凹槽内。
可选的，所述金属互连线与所述金属插塞的材质均包括铜。
可选的，所述半导体结构还包括形成于所述衬底上的半导体器件，位于最底层的所述金属互连层与所述半导体器件电连接。
相应的，本发明还提供一种半导体结构的制作方法，包括以下步骤：
提供一衬底；以及，
在所述衬底上依次形成多层金属互连层，每层所述金属互连层均包括层间介质层和金属互连结构，其中，所述层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层。
可选的，所述第一氧化物层的材质包含氧化硅，所述氮化物层的材质包含氮化硅，所述第二氧化物层的材质包含氧化硅。
可选的，采用高密度等离子体化学气相沉积法形成所述第一氧化物层，采用化学气相沉积法形成所述氮化物层，采用正硅酸乙酯沉积法形成所述第二氧化物层。
可选的，形成所述金属互连层的步骤包括：
依次形成所述第一氧化物层、所述氮化物层与所述第二氧化物层；
刻蚀所述第二氧化物层、所述氮化物层与所述第一氧化物层以形成贯穿所述层间介质层的凹槽与通孔，所述凹槽的底部与所述通孔的顶部相连通；
形成金属材料层，所述金属材料层填满所述凹槽与通孔并覆盖所述层间介质层；以及
平坦化所述金属材料层至暴露出所述层间介质层，以形成位于所述通孔内的金属插塞与位于所述凹槽内的所述金属互连层。
可选的，所述金属材料层的材质包括铜。
在本发明提供的半导体结构及其制作方法中，每层层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层，以此增大所述层间介质层自身的应力，可以有效抵抗来自通孔或凹槽的应力，避免所述层间介质层产生裂缝，并且氮化物层与氧化物层的薄弱地方不一样，也可以减少裂缝的产生，从而保证隔离效果，避免漏电流通道的产生，同时不会对电性及可靠性造成影响，从而提高器件的良率。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1是一半导体结构的结构示意图。
图2是本发明一实施例提供的半导体结构的结构示意图。
图3是本发明一实施例提供的半导体结构的制作方法的流程图。
图1中：
10-第一金属互连层；11-第一层间介质层；12-第一金属互连结构；12a-第一金属互连线；12b-第一金属插塞；20-第二金属互连层；30-第三金属互连层；40-裂缝。
图2中：
100-第一金属互连层；110-第一层间介质层；110a-第一氧化物层；110b-氮化物层；110c-第二氧化物层；120-第一金属互连结构；120a-第一金属互连线；120b-第一金属插塞；200-第二金属互连层；300-第三金属互连层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
本发明提供一种半导体结构，包括：衬底、位于所述衬底上的多层金属互连层，每层所述金属互连层均包括层间介质层和金属互连结构，其中，所述层间介质层包括依次层叠的第一氧化物层、氮化物层和第二氧化物层。
图2是本发明一实施例提供的半导体结构的结构示意图。本实施例以三层金属互连层为例进行说明，但不限于此，所述金属互连层的层数由实际的需求来确定。如图2所示，所述半导体结构包括衬底（未图示）、位于所述衬底上的第一金属互连层100、第二金属互连层200以及第三金属互连层300，每层所述金属互连层均包括层间介质层和金属互连结构，例如第一金属互连层100包括第一层间介质层110和第一金属互连结构120。其中，每层所述层间介质层均包括依次层叠的第一氧化物层、氮化物层与第二氧化物层，例如所述第一层间介质层110包括依次层叠的第一氧化物层110a、氮化物层110b与第二氧化物层110c。其余金属互连层，例如第二金属互连层200、第三金属互连层300与所述第一金属互连层100的结构相同。
本实施例中，优选的，所述第一氧化物层110a的材质包含氧化硅，所述氮化物层110b的材质包含氮化硅，所述第二氧化硅层110c的材质包含氧化硅。即每层所述层间介质层均包含依次层叠的氧化硅层、氮化硅层与氧化硅层。
氮化物层（例如氮化硅）本身的应力大于氧化物层（例如氧化硅）的应力，所述层间介质层由第一氧化物层、氮化物层以及第二氧化物层的层叠结构构成可以增大自身的应力，这样当通孔或凹槽的应力作用于所述层间介质层的时候，三层的层叠结构能够有效抵抗应力，避免产生裂缝，并且氮化物层与氧化物层由于材质不同，薄弱的地方不一样，也可以减小裂纹的产生，从而保证隔离效果，避免漏电流通道的产生，同时由于仅对层间介质层进行材料及层数的变化，不会对电性及可靠性造成影响，从而提高了器件的良率。
本实施例中，对所述层间介质层的厚度不作限定，可以根据半导体结构的不同进行适当的调整。优选的，本实施例所提供的半导体结构比较适用于110nm以上的制程。
请继续参考图2所示，所述层间介质层内形成有通孔与凹槽，所述凹槽的底部与所述通孔的顶部相连通，所述通孔与所述凹槽一起贯通所述层间介质层；所述金属互连结构包括金属互连线与金属插塞，所述金属互连线位于所述凹槽内，所述金属插塞位于所述通孔内。例如，所述第一层间介质层110内形成有通孔与凹槽，所述凹槽的底部与所述通孔的顶部相连通，所述凹槽与所述通孔一起贯穿所述第一层间介质层110，即所述凹槽与所述通孔暴露出所述第一层间介质层110底部的所述衬底。所述第一金属互连结构120包括第一金属互连线120a与第一金属插塞120b，所述第一金属互连线120a位于所述凹槽内，所述第一金属插塞120b位于所述通孔内。所述金属互连线与所述金属插塞的材质均包含铜。
在多层所述金属互连层之间以及所述第一金属互连层100与所述衬底之间还形成有第一阻挡层（未图示），以作为刻蚀停止层，对所述第一阻挡层上的所述层间介质层起到刻蚀停止的作用，且所述第一阻挡层上的所述层间介质层内的通孔贯穿所述第一阻挡层。所述第一阻挡层的材质包含氮化硅、氮氧化硅或碳氧化硅。
在所述通孔与所述凹槽的侧壁及底部还形成有第二阻挡层（未图示），所述第二阻挡层的材质包含钛（Ti）、钽（Ta）、氮化钛（TiN）、氮化钽（TaN）或钛钨（WC），所述第二阻挡层用于防止所述金属互连结构中的金属扩散到所述层间介质层中。
所述半导体结构还包括形成于所述衬底上的半导体器件，所述衬底可以为硅衬底、锗衬底、绝缘体上硅衬底、绝缘体上层叠硅衬底、绝缘体上锗衬底其中的一种，在本实施例中，所述衬底为硅衬底。所述半导体器件可以为MOS晶体管、二极管、存储器、电容、电阻、电感其中一种或几种。所述第一金属互连层与所述半导体器件电连接，即位于最底层的所述金属互连层与所述半导体器件电连接。
相应的，本发明还提供一种半导体结构的制作方法，用于制作上述半导体结构。图3是本发明一实施例提供的半导体结构的制作方法的流程图，请参考图3所示，所述半导体结构的制作方法包括以下步骤：
S1：提供一衬底；以及，
S2：在所述衬底上依次形成多层金属互连层，每层所述金属互连层均包括层间介质层和金属互连结构，其中，所述层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层
以下将结合图2与图3对本发明一实施例所提供的半导体结构的制作方法进行详细说明。
在步骤S1中，提供一衬底（未图示），所述衬底可以为硅衬底、锗衬底、绝缘体上硅衬底、绝缘体上层叠硅衬底、绝缘体上锗衬底其中的一种，在本实施例中，所述衬底为硅衬底。
所述衬底上可以形成有半导体器件（未图示），所述半导体器件可以为MOS晶体管、二极管、存储器、电容、电阻、电感其中一种或几种
在步骤S2中，在所述衬底上依次形成多层金属互连层，每层所述金属互连层均包括层间介质层和金属互连结构，其中，所述层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层。
在图2中，仅示出了三层金属互连层，但不限于此。三层金属互连层分别为第一金属互连层100、第二金属互连层200与第三金属互连层300。每层所述金属互连层均包括层间介质层和金属互连结构，其中，每层所述层间介质层均包括依次层叠的第一氧化物层、氮化物层与第二氧化物层。以所述第一金属互连层100为例，所述第一金属互连层100包括第一层间介质层110和第一金属互连结构120，所述第一层间介质层110包括依次层叠的第一氧化物层110a、氮化物层110b和第二氧化物层110c。
首先，在所述衬底上形成第一层间介质层110，具体的，在所述衬底上依次形成所述第一氧化物层110a、第二氮化物层110b和第二氧化物层110c。所述第一氧化物层110a的材质优选为氧化硅，可以采用高密度等离子体化学气相沉积法（HDP CVD）形成；所述氮化物层110b的材质优选为氮化硅，可以采用化学气相沉积法（CVD）形成；所述第二氧化物层110c的材质优选为氧化硅，可以采用正硅酸乙酯沉积法（TEOS）形成。
接着，刻蚀所述第一层间介质层110以形成贯穿所述第一层间介质层110的凹槽和通孔，所述凹槽的底部与所述通孔的顶部相连通，所述凹槽的横截面大于所述通孔的横截面。在形成所述第一层间介质层110之前，还包括在所述衬底上形成第一阻挡层（未图示），所述第一阻挡层的材质包含氮化硅、氮氧化硅或碳氧化硅，可以采用化学气相沉积法或物理气相沉积法形成所述第一阻挡层。所述通孔还贯穿所述第一阻挡层，所述第一阻挡层在后续起到刻蚀阻挡作用，后续刻蚀所述第一层间介质层110的刻蚀工艺对所述第一阻挡层的刻蚀速率小，从而起到刻蚀停止作用，防止对所述衬底造成过刻蚀。
接着，形成金属材料层，所述金属材料层填满所述凹槽与所述通孔并覆盖所述第一层间介质层110，所述金属材料层的材质优选为铜。在形成所述金属材料层之前，还可以在所述凹槽和所述通孔的侧壁及底部形成第二阻挡层，所述第二阻挡层的材质包含钛（Ti）、钽（Ta）、氮化钛（TiN）、氮化钽（TaN）或碳化钨（WC），所述第二阻挡层用于防止所述第一金属互连结构120中的金属扩散到所述第一层间介质层110中。
接着，平坦化所述金属材料层，以形成位于所述通孔内的第一金属插塞120b与位于所述凹槽内的所述第一金属互连线120a，所述第一金属互连线120a与所述第一金属插塞120b构成第一金属互连结构120，所述第一金属互连结构120与所述第一层间介质层110构成第一金属互连层100。所述第一金属互连层100与所述衬底内的所述半导体器件电连接。
接着可以在所述第一金属互连层100上依次形成第一阻挡层、第二层间介质层，采用与上述相同的方式，形成第二金属互连层200，所述第二金属互连层内的第二金属互连线通过第二金属插塞与所述第一金属互连线电连接。接着，采用同样的方法形成第三金属互连层300，所述第三金属互连层300内的第三金属互连线通过第三金属插塞与所述第二金属互连线电连接。
本发明通过采用依次层叠的第一氧化物层110a、氮化物层110b与第二氧化物层110c作为层间介质层，增大了层间介质层自身的应力，这样当通孔或凹槽的应力作用于所述层间介质层的时候，三层的层叠结构能够有效抵抗应力避免产生裂缝，并且氮化物层与氧化物层由于材质不同，薄弱的地方不一样，也可以减小裂纹的产生，从而保证隔离效果，避免漏电流通道的产生，同时由于仅对层间介质层进行材料及层数的变化，不会对电性及可靠性造成影响，从而提高了器件的良率。
优选的，本实施例所述的半导体结构的制作方法比较适用于110nm以上的制程，以避免造成RC delay（电阻电容延迟）等问题。
综上所述，在本发明提供的半导体结构及其制作方法中，每层层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层，以此增大所述层间介质层自身的应力，可以有效抵抗来自通孔或凹槽的应力避免所述层间介质层产生裂缝，并且氮化物层与氧化物层的薄弱地方不一样，也可以减少裂缝的产生，从而保证隔离效果，避免漏电流通道的产生，同时不会对电性及可靠性造成影响，从而提高器件的良率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体结构，其特征在于，包括：衬底；位于所述衬底上的多层金属互连层，每层所述金属互连层均包括层间介质层和金属互连结构，其中，所述层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层。
2.如权利要求1所述的半导体结构，其特征在于，所述第一氧化物层的材质包含氧化硅，所述氮化物层的材质包含氮化硅，所述第二氧化物层的材质包含氧化硅。
3.如权利要求1所述的半导体结构，其特征在于，所述金属互连结构包括金属互连线与金属插塞；所述层间介质层内形成有通孔与凹槽，所述凹槽的底部与所述通孔的顶部相连通，所述凹槽与所述通孔一起贯通所述层间介质层；所述金属插塞位于所述通孔内，所述金属互连线位于所述凹槽内。
4.如权利要求3所述的半导体结构，其特征在于，所述金属互连线与所述金属插塞的材质均包括铜。
5.如权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括形成于所述衬底上的半导体器件，位于最底层的所述金属互连层与所述半导体器件电连接。
6.一种半导体结构的制作方法，其特征在于，包括以下步骤：
提供一衬底；以及，
在所述衬底上依次形成多层金属互连层，每层所述金属互连层均包括层间介质层和金属互连结构，其中，所述层间介质层包括依次层叠的第一氧化物层、氮化物层与第二氧化物层。
7.如权利要求6所述的半导体结构的制作方法，其特征在于，所述第一氧化物层的材质包含氧化硅，所述氮化物层的材质包含氮化硅，所述第二氧化物层的材质包含氧化硅。
8.如权利要求7所述的半导体结构的制作方法，其特征在于，采用高密度等离子体化学气相沉积法形成所述第一氧化物层，采用化学气相沉积法形成所述氮化物层，采用正硅酸乙酯沉积法形成所述第二氧化物层。
9.如权利要求8所述的半导体结构的制作方法，其特征在于，形成所述金属互连层的步骤包括：
依次形成所述第一氧化物层、所述氮化物层与所述第二氧化物层；
刻蚀所述第二氧化物层、所述氮化物层与所述第一氧化物层以形成贯穿所述层间介质层的凹槽与通孔，所述凹槽的底部与所述通孔的顶部相连通；
形成金属材料层，所述金属材料层填满所述凹槽与通孔并覆盖所述层间介质层；以及
平坦化所述金属材料层至暴露出所述层间介质层，以形成位于所述通孔内的金属插塞与位于所述凹槽内的所述金属互连层。
10.如权利要求9所述的半导体结构的制作方法，其特征在于，所述金属材料层的材质包括铜。
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