TWI632677B

TWI632677B - 半導體結構及其製造方法

Info

Publication number: TWI632677B
Application number: TW106119217A
Authority: TW
Inventors: 夏偉倫; 林俊賢; 楊曉瑩
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-06-09
Filing date: 2017-06-09
Publication date: 2018-08-11
Also published as: TW201904055A

Abstract

本發明實施例提供一種半導體結構，包括：導電特徵，位於基板上；複數個第一介電層，位於導電特徵之上，其中至少兩層具有不同的應力(stress)方向；第一孔洞，穿過複數個第一介電層且露出導電特徵；第一導電插塞(conductive plug)，順應性地覆蓋於第一孔洞中，且與導電特徵電性連接；及第一絕緣插塞(insulating plug)，填入第一孔洞中且位於第一導電插塞上方。

Description

半導體結構及其製造方法

本發明實施例係有關於一種半導體結構，特別是有關於一種適用於超厚電容的插塞結構。

傳統上，連接上下金屬層的接點(contact)/導孔(via)插塞結構由於製程填洞能力的限制，僅適用於小的孔洞尺寸及薄的層間介電層結構。然而，在高壓製程中，高壓元件之層間介電(inter layer dielectric，ILD)層/金屬層間介電(inter metal dielectric，IMD)層必須加厚，以避免金屬層間發生崩潰(breadkdown)。當層間介電層變厚時，受限於製程的填洞能力，無法將孔洞填滿，所產生的應力亦不均勻，以致晶圓翹曲(warpage)。

在半導體製程中，以後段(back-end of line，BEOL)製程製作內連線(interconnect)結構，亦可使用相同的製程，便可使上下金屬層及層間介電層形成金屬-氧化層-金屬(Metal-Oxide-Metal，MOM)電容結構。隨著半導體製程演進，製程尺寸縮小，後段的金屬層數增加，可供設計者設計使用金屬-氧化層-金屬電容之電容值更大。金屬-氧化層-金屬電容與後段製程能力息息相關，導電插塞及層間介電層的結構與材質均對金屬-氧化層-金屬電容產生顯著影響。

雖然現有的插塞結構大致符合需求，但並非各方面皆令人滿意，特別是用於超厚電容的插塞結構仍需進一步改善。

本發明實施例亦提供一種半導體結構之製造方法，包括：提供基板，其上具有導電特徵；於導電特徵上形成複數個第一介電層，其中至少兩層具有不同的應力(stress)方向；蝕刻複數個第一介電層，形成露出導電特徵之第一孔洞；順應性地形成第一導電插塞於第一孔洞中；形成第一絕緣插塞填入第一孔洞中及第一導電插塞上方；及對第一絕緣插塞進行一平坦化製程。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

100、200‧‧‧半導體結構

102‧‧‧基板

104‧‧‧導電特徵

106‧‧‧第一介電層

106A、106B、106C‧‧‧第一介電層

108‧‧‧孔洞

109‧‧‧附著層

110‧‧‧導電插塞

112‧‧‧第一絕緣層

114‧‧‧第二絕緣層

116‧‧‧絕緣插塞

118‧‧‧空隙

206‧‧‧第二介電層

206A、206B、206C、206D‧‧‧第二介電層

208‧‧‧孔洞

210‧‧‧導電插塞

216‧‧‧絕緣插塞

θ1‧‧‧角度

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。

第1-6、7A、7B、8圖係根據一些實施例繪示出半導體結構之製造方法之各階段剖面示意圖。

第9圖係根據另一些實施例繪示出半導體結構之剖面示意圖。

以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係

此外，其中可能用到與空間相關用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

本發明實施例提供一種適用於超厚電容的插塞結構，於製作導線製程時，同時順應性地形成導電插塞於孔洞中，同時達成連接效果並減少製程步驟。此外，藉由交錯設置壓縮(compressive)及拉伸(tensile)介電層，可使應力均勻分佈，克服晶圓翹曲(warpage)問題。

根據一些實施例，第1圖至第8圖繪示出半導體結構100製造方法之各階段剖面圖。如第1圖所繪示，提供一基板102。此基板102可為半導體晶圓、晶片、或電路板，基板102可包括半導體材料如Si、Ge、InAs、InP、GaAs或其他三五族化合物，此外，基板102也可以是絕緣層上覆半導體(semiconductor on insulator，SOI)基板。基板102上可形成包括內連線結構、隔離結構、閘極結構、位元線、接觸插塞、電容等結構，為簡化圖示，於第1圖中未顯示上述基板102之結構。

接著，在基板上形成導電特徵104，導電特徵104可包括閘極電極、擴散區域電極、接觸插塞、金屬導線、電容電極、或其他導電結構。導電特徵104之材料可為摻雜矽(doped silicon)、Al、Ag、Cu、AlCu、Pt、W、Ru、Ni、TaN、TiN、TiAlN、TiW、或上述之組合。此導電特徵104可使用濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、物理氣相沉積製程(physical vapor deposition，PVD)、或其它適合的沈積方式來形成。

如第2圖所繪示，接著在導電特徵上形成複數層第一介電層106，例如包括介電層106A、106B、及106C，第一介電層106可為使用化學氣相沉積(CVD)法形成之氧化矽、氮化矽、氮氧化矽、或其它任何適合之介電材料、或上述之組合。化學氣相沉積法例如可為低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、旋塗式玻璃(spin-on-glass，SOG)、或其它適用的方法。

根據一些實施例，複數層第一介電層106總厚度介於3μm至9μm之間，例如為6μm，複數層第一介電層106總厚度若太薄，則使用於高壓元件，例如橫向擴散金屬氧化物半導體(lateral double diffused MOS，LDMOS)或垂直擴散金屬氧化物半導體(vertical double diffused MOS，VDMOS)等功率金氧半電晶體(Power MOSFET)時，容易於金屬層間崩潰(breakdown)，厚度若太厚，則受限於填洞能力，不易於後續製程形成導電插塞。

若僅使用單一介電層，所產生的壓縮方向應力太大，與後續形成之導電插塞的拉伸方向應力無法匹配，產生的淨應力過大，而導致晶圓翹曲(warpage)。晶圓翹曲可能導致後續製程中機台之卡盤(chuck)難以有效吸附晶圓，而產生滑片、過熱燒熔等現象，影響產品良率。

根據一些實施例，將具壓縮(compressive)應力之介電層及具伸張(tensile)應力之介電層交錯堆疊，可調整淨應力，將晶圓翹曲控制在可接受範圍之內。根據一些實施例，可調整複數層第一介電層106中每一介電層106A、106B、106C的材質或厚度，以產生不同的應力方向及大小。在另一些實施例中，相鄰兩介電層的應力方向可能相同，可視淨應力需求調整。

值得注意的是，雖然第2圖繪示出三層第一介電層106A、106B、及106C，但本發明並不以此為限，視產品需求，複數層第一介電層106可為兩層或三層以上之介電層。

接著，如第3圖所繪示，利用微影與蝕刻製程，形成穿過複數層介電層106的孔洞108，以露出導電特徵104。在一實施例中，微影製程包括光阻塗佈、軟烤、光罩對準、曝光圖案、曝後烤(post-exposure baking)、光阻顯影及硬烤等製程步驟。蝕刻製程可包括反應離子蝕刻(reactive ion etch，RIE)、電漿蝕刻、或其他合適的蝕刻製程。孔洞108之大小介於1.8μm至7μm之間。若孔洞太大，則可能使電路布局(layout)尺寸增加，若孔洞太小，受限於填洞能力，不易於後續製程形成導電插塞。

藉由調整蝕刻製程參數，例如反應氣體比例/溶液種類與流量、垂直方向與水平方向的蝕刻速率等，使孔洞108之側壁傾斜角θ1介於75度至85度之間，較佳為介於75度至80度之間。若角度太大，則後續製程的階梯覆蓋(step coverage)不好，後續沉積製程之膜層亦難以附著於孔洞108之側壁上，若角度太小，則可能短路，抑或使電路布局(layout)尺寸增加，生產成本將隨之增加。

接著，如第4圖所示，順應性地(conformally)形成附著層109於孔洞108中及複數層介電層106之上表面，此附著層109易於與後續沉積膜層產生鍵結，因此後續沉積膜層能更順利附著於孔洞108之側壁上，不易滑落。附著層109亦可作為阻障層(barrier layer)，防止異質原子擴散。附著層109可使用濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、物理氣相沉積製程(physical vapor deposition，PVD)、化學氣相沉積法(chemical vapor deposition，CVD)、或其它適合的沈積方式來形成。附著層109的材質可包括鈦(Ti)、鉻(Cr)、二氧化鈦(TiO2)、鋯(Zr)、鉭(Ta)、氮化鉭(TaN)、或氮化鈦(TiN)，其厚度介於0.05μm至0.1μm之間。

形成附著層109之後，如第5圖所示，順應性地覆蓋導電插塞(conductive plug)110於孔洞108之側壁與底部及介電層106C之上方，並與導電特徵104電性連接。導電插塞110可為接點(contact)插塞或導孔(via)插塞，位於介電層106C上方的導電插塞110電性可連接相鄰的導電特徵。

導電插塞110的厚度介於0.5μm至3.5μm之間，若導電插塞110的厚度太厚，其應力太強，易造成晶圓翹曲。若導電插塞110的厚度太薄，便無法順利附著於孔洞108之側壁上，不易導電。

導電插塞110之材料可為Al、Ag、Cu、AlCu、Pt、W、Ru、Ni、TaN、TiN、TiAlN、TiW、或上述之組合。此導電插塞110可使用濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、物理氣相沉積製程(physical vapor deposition，PVD)、或其它適合的沈積方式來形成。

在一實施例中，可於導電插塞110之上方及下方形成阻障層(barrier layer)(圖未示)，以防止導電插塞110之導電材料擴散至介電層。阻障層的材料可為氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、或上述之組合。阻障層的厚度介於0.2μm至0.8μm之間，若阻障層厚度太厚，則可能使導電插塞導電性變差，若阻障層厚度太薄，則可能無法有效抑制原子擴散。

接著，使用絕緣材料將孔洞108填滿，形成一絕緣插塞。在一實施例中，如第6圖所示，先順應性地形成第一絕緣層112於孔洞108中，並覆蓋導電插塞110。第一絕緣層112可使用高溫爐管氧化法或化學氣相沉積法來形成。例如，第一絕緣層112可為使用化學氣相沉積(chemical vapor deposition，CVD)法所形成之氧化矽層、氮化矽層、氮氧化矽層、或其它任何適合之絕緣層、或上述之組合。化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)、次大氣壓化學氣相沈積法(Sub-atmospheric Chemical Vapor.Deposition，SACVD)、或其它常用的方法形成。在一實施例中，可選用階梯覆蓋(step coverage)較佳的沉積製程。

第一絕緣層112厚度介於0.5μm至2μm之間。若第一絕緣層厚度太厚，則可能沉積成本太高，若第一絕緣層厚度太薄，則可能無法將導電插塞110完整包覆，影響導電插塞110之導電性。

接著，如第7A圖所示，在第一絕緣層112上形成第二絕緣層114，並將孔洞108大抵填滿。在一實施例中，第二絕緣層114可使用高沉積速率原矽酸四乙酯(tetraethyl orthosilicate，TEOS)沉積製程、次大氣壓化學氣相沈積法(Sub-atmospheric Chemical Vapor.Deposition，SACVD)、旋塗式玻璃(spin-on-glass，SOG)、或其它常用的方法將孔洞108大抵填滿，在一實施例中，可選用沉積速度較快，成本較便宜的沉積製程。

形成第二絕緣層114時，在一些實施例中，可能因為沉積速度較快而於孔洞108之洞口處產生突出(overhang)現象，如第7B圖所示，當突出的第二絕緣層114合併(merge)時，便在孔洞108中形成空隙(void)118。空隙118的深度及位置可由形成第二絕緣層114之製程控制，使其不接觸導電插塞110。在一些實施例中，空隙118之深度係介於2μm至6μm之間。若深度太深，可能空隙接觸到導電插塞110，影響其導電性，若深度太淺，可能受應力而沿洞尖產生裂痕(crack)。

第一絕緣層112與第二絕緣層114填入孔洞108之部分可視為一絕緣插塞116。如第7A圖中所示，絕緣插塞116 可更延伸至位於介電層106上方之導電插塞110，以保護導電插塞110，避免金屬裸露。在一些實施例中，如前文所述，形成絕緣插塞116的製程分兩階段，包括形成第一絕緣層112之製程及形成第二絕緣層114之製程。形成第一絕緣層112可使用階梯覆蓋佳的沉積製程，例如高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)，以獲得良好的沉積品質，形成第二絕緣層114時可使用成本較低的沉積製程，例如次大氣壓化學氣相沈積法(Sub-atmospheric Chemical Vapor.Deposition，SACVD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)，以降低生產成本。在其他實施例中，可視製程需求及成本考量，以單層絕緣層或多層絕緣層形成絕緣插塞116。

接著，如第8圖所示，執行平坦化製程以將絕緣插塞116的上表面磨平。平坦化製程可包括化學機械研磨(chemical mechanical polishing，CMP)及/或回蝕(etch-back)製程。絕緣插塞116於平坦化製程後的厚度視製程需要而定，在第8圖中，位於孔洞108之外的第二絕緣層114被移除，然而並不以此為限，孔洞108之外的第二絕緣層114亦可能部分被保留。

如上所述，本發明利用順應性地形成導電插塞於孔洞中，並以壓縮(compressive)及拉伸(tensile)介電層形成層間介電(inter layer dielectric，ILD)層/金屬層間介電(inter metal dielectric，IMD)層，克服翹曲(warpage)問題，可於製作導線製程同時製作導電插塞，達到連接效果，降低製作成本，且可避免因填洞能力而限制介電層及導電結構的尺寸。為使導電插塞順利附著，調整接點/導孔之側壁角度，並於導電插塞與介電層間形成附著層。若於填充孔洞過程中產生空隙(void)，適當控制空隙的深度避免插塞因應力產生裂痕(crack)。

上述結構包括上下導電特徵110/104及超厚層間介電層106，可形成一電容結構，此電容結構可為單層超厚金屬-氧化層-金屬(Metal-Oxide-Metal，MOM)電容結構。

請參見第9圖，其繪示出本發明實施例中，具有數個插塞結構之半導體結構200之剖面圖，其中相同元件符號代表相同或類似的元件。

如第9圖所示，在形成填充孔洞108的絕緣插塞116(相當於第7A圖之步驟)之後，續於其上形成複數層第二介電層206，例如包括介電層206A、206B、206C、及206D，複數層第二介電層206亦包含交錯堆疊的壓縮(compressive)應力介電層及伸張(tensile)應力介電層。接著，在複數層第二介電層206中形成孔洞208，露出導電插塞110延伸至複數層第一介電層106上的部分，並順應性地形成導電插塞210於孔洞208中，以與半導體結構100中的導電插塞110電性連接，接著填入絕緣插塞216於孔洞208中及導電插塞210上方。用以形成複數層第二介電層206、孔洞208、導電插塞210、及絕緣插塞216的製程與材料可類似或等同於前述形成半導體結構100的實施例，此處不重述。

根據一些實施例，如第9圖所繪示，根據製程需求，半導體結構200可包含相同或不同厚度及應力方向/大小之複數層第一/第二介電層106/206，亦可包含相同或不同厚度及孔洞大小的導電插塞110/210。第9圖中複數個插塞結構僅為兩層導電插塞，然而並不以此為限，可為任意層複數導電插塞。

半導體結構200包括複數個導電插塞，有效解決大尺寸的導電插塞連接上下導電特徵時填洞不易、應力過大等問題。其中複數層導電特徵及複數層介電層可形成複數層超厚金屬-氧化層-金屬(Metal-Oxide-Metal，MOM)電容結構。此外，為搭配導電插塞製程，亦可將封環(seal ring)結構改為順應性覆蓋於孔洞的導電結構，於同一製程中同時製作導電插塞及封環，可簡化製程，降低生產成本。

綜上所述，本發明利用順應性地形成導電插塞於孔洞中，以不同應力大小及厚度的壓縮(compressive)及拉伸(tensile)介電層形成層間介電(inter layer dielectric，ILD)層/金屬層間介電(inter metal dielectric，IMD)層，克服翹曲(warpage)問題，可於製作導線製程同時製作導電插塞，降低製作成本。上下導電特徵及其中的超厚介電層可形成超厚金屬-氧化層-金屬(Metal-Oxide-Metal，MOM)電容結構。同時，封環結構(seal ring)亦為大尺寸孔洞結構，因此可將封環結構改為順應性覆蓋於孔洞的導電結構，若於同一製程中同時製作導電插塞及封環，可簡化製程，降低生產成本，並可避免因填洞能力而限制介電層及導電結構的尺寸。

上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims

一種半導體結構，包括：一導電特徵，位於一基板上；複數個第一介電層，位於該導電特徵之上，其中至少兩層具有不同的應力(stress)方向；一第一孔洞，穿過該複數個第一介電層且露出該導電特徵；一第一導電插塞(conductive plug)，順應性地覆蓋於該第一孔洞中，且與該導電特徵電性連接；及一第一絕緣插塞(insulating plug)，填入該第一孔洞中且位於該第一導電插塞上方，該第一絕緣插塞包括一第一絕緣層及一第二絕緣層；其中該第一絕緣層順應性地(conformally)覆蓋於該第一孔洞中，且該第二絕緣層大抵填滿該第一孔洞。
如申請專利範圍第1項所述之半導體結構，其中該第一導電插塞更延伸至該複數個第一介電層之上方。
如申請專利範圍第2項所述之半導體結構，其中該第一絕緣插塞更延伸至位於該複數個第一介電層上方之該第一導電插塞。
如申請專利範圍第1項所述之半導體結構，其中該複數個第一介電層為一壓縮(compressive)應力層及一伸張(tensile)應力層交錯堆疊。
如申請專利範圍第1項所述之半導體結構，其中該複數個第一介電層之總厚度介於3μm至9μm之間。
如申請專利範圍第1項所述之半導體結構，其中在該第一導電插塞之下，更包括一附著層，順應性地(conformally)覆蓋於該第一孔洞中及該複數個第一介電層之上表面。
如申請專利範圍第6項所述之半導體結構，其中該附著層的材質為鈦(Ti)、鉻(Cr)、二氧化鈦(TiO2)、鋯(Zr)、鉭(Ta)、氮化鉭(TaN)、或氮化鈦(TiN)。
如申請專利範圍第1項所述之半導體結構，更包括位於該第一導電插塞上方及下方的一阻障層(barrier layer)。
如申請專利範圍第8項所述之半導體結構，其中該阻障層的材質為氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、或氮化鎢(WN)。
如申請專利範圍第1項所述之半導體結構，其中該第一孔洞的一側壁之傾斜角介於75度至85度之間。
如申請專利範圍第1項所述之半導體結構，其中該第一絕緣插塞中具有一空隙(void)，該空隙位於該第一孔洞中。
如申請專利範圍第1項所述之半導體結構，其中位於該第一孔洞中的該第一導電插塞為接點(contact)插塞或導孔(via)插塞。
如申請專利範圍第1項所述之半導體結構，更包括：複數個第二介電層，位於該第一導電插塞之上，其中至少兩層具有不同的應力(stress)方向；一第二孔洞，穿過該複數個第二介電層，且露出該第一導電插塞；一第二導電插塞，順應性地覆蓋於該第二孔洞中，且與該第一導電插塞電性連接；及一第二絕緣插塞，填入該第二孔洞且位於該第二導電插塞上方。
一種半導體結構之製造方法，包括：提供一基板，其上具有一導電特徵；於該導電特徵上形成複數個第一介電層，其中至少兩層具有不同的應力(stress)方向；蝕刻該複數個第一介電層，形成露出該導電特徵之一第一孔洞；順應性地形成一第一導電插塞於該第一孔洞中；形成一第一絕緣插塞填入該第一孔洞中及該第一導電插塞上方；及對該第一絕緣插塞進行一平坦化製程；其中形成該第一絕緣插塞包括順應性地形成一第一絕緣層於該第一孔洞中，及形成一第二絕緣層將該第一孔洞大抵填滿。
如申請專利範圍第14項所述之半導體結構之製造方法，其中形成複數個第一介電層包括將一壓縮(compressive)應力層及一伸張(tensile)應力層交錯堆疊。
如申請專利範圍第14項所述之半導體結構之製造方法，更包括在形成該第一孔洞後，在該第一導電插塞之下順應性地形成一附著層於該第一孔洞中及該複數個第一介電層之上表面。
如申請專利範圍第14項所述之半導體結構之製造方法，其中蝕刻該複數個第一介電層所形成之該第一孔洞的一側壁之傾斜角介於75度至85度之間。
如申請專利範圍第14項所述之半導體結構之製造方法，其中形成該第一絕緣插塞時，形成一空隙(void)於該第一孔洞中的該第一絕緣插塞中。
如申請專利範圍第18項所述之半導體結構之製造方法，其中該空隙深度介於2μm至6μm之間。