TWI726231B - 半導體元件 - Google Patents

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Abstract

一種半導體元件，包含：一第一導電結構，包含具有複數個側壁及下表面的第一部分，其中第一導電結構嵌入第一介電層；以及一隔離層，包含第一部分以及第二部分，其中隔離層的第一部分襯裡第一導電結構的第一部分的側壁，而隔離層的第二部分襯裡第一導電結構的第一部分的下表面的至少一部分。

Description

半導體元件
本發明實施例係關於半導體元件。
半導體產業在追求更高元件密度以及更低的成本上已顯著的進步。在半導體元件的演進中，功能密度(functional density)(例如單位晶片面積的內連接導電特徵的數量)成長，而幾何尺寸則減小。這種縮小的過程一般藉由增加生產效率以及降低相關成本來提供優點。
然而，增加的功能密度亦增加了半導體元件的複雜度，舉例來說，相鄰的導電特徵之間的距離減少了。因此，相鄰的導電特徵之間的寄生耦合(parasitic coupling)的效應可能變得越來越重要。相鄰的導電特徵之間的這種日益顯著的寄生耦合效應通常導致了更高的電阻-電容延遲(resistance-capacitance(RC)delay)，這使得半導體元件的整體效能下降。
為此，低介電材料(low-k dielectric material)被使用於形成隔離層，以隔開相鄰的導電特徵，因為低介電材料的低介電常數有助於降低與介電常數成正比的電阻-電容延遲。因此，介電常數越低， 則電阻-電容延遲也越低。然而，低介電材料一般具有孔洞，其可以藉由各自的「孔隙率(porosity)」來定量。一般來說，介電常數越低，則孔隙率越高。需了解到，這樣的高孔隙率的隔離層可能不利地導致各種問題，例如隔離層較不可靠、污染相鄰的導電特徵等。換句話說，需要在隔離層的孔隙率(例如對應的隔離能力)與介電常數(例如對應的電阻-電容延遲)之間權衡。
因此，傳統藉由低介電材料形成的隔離層來隔離導電特徵的方法並無法完全令人滿意。
根據本揭露的一態樣，半導體元件包含第一導電結構及隔離層。第一導電結構包含第一部分，第一部分具有複數個側壁及下表面，其中第一導電結構嵌入於第一介電層中。隔離層包含第一部分及第二部分，其中隔離層的第一部分襯裡第一導電結構的第一部分的側壁，而隔離層的第二部分襯裡第一導電結構的第一部分的下表面的至少一部分。
根據本揭露的一態樣，半導體元件包含第一導電結構及隔離層。第一導電結構具有複數個側壁及下表面，其中第一導電結構嵌入第一介電層。隔離層包含第一部分及第二部分，其中隔離層的第一部分襯裡第一導電結構的側壁，而隔離層的第二部分襯裡第一導電結構的下表面。
根據本揭露的一態樣，半導體元件包含第一導電結構及第一隔離層。第一導電結構包含一第一部分，第一 部分具有複數個側壁及下表面，其中第一導電結構嵌入第一介電層。第一隔離層包含第一部分及第二部分，其中第一隔離層的第一部分襯裡第一導電結構的第一部分的側壁，而第一隔離層的第二部分自第一部分延伸，並且襯裡第一導電結構的第一部分的下表面的第一部分。
100:方法
102、104、106、108、110、112、114、116:操作
200、300:半導體元件
202:底層
204、304:導電特徵
206、306:蝕刻停止層
208、308:低介電層
212:凹陷孔洞
212U:上溝槽部分
212U_S:側壁
212U_B:下邊界
212L:下通孔部分
212L_S:側壁
212L_B:下邊界
214、314:隔離介電層
214-1、214-2、214-3、314-1、314-2:部分
216:金屬層
218、318:導電結構
218U:上部分
218U_S:側壁
218U_B:下邊界
218L:下部分
218L_S:側壁
218L_B:下邊界
302:基板
318_S:側壁
318_B:下邊界
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露。應強調，根據工業中的標準實務，各特徵並非按比例繪製且僅用於說明之目的。事實上，為了論述清晰之目的，可任意增加或減小特徵之尺寸。
第1圖繪示根據一些實施例形成半導體元件的方法的流程圖。
第2A、2B、2C、2D、2E、2F、2G及2H圖繪示根據一些實施例使用第1圖的方法製作的半導體元件在各個製程階段的剖面圖。
第3圖繪示根據一些實施例使用第1圖的方法中大部分操作製作的另一個半導體元件在一製程階段的剖面圖。
以下揭示內容提供許多不同實施例或示例，用於實施本揭露之不同特徵。下文描述組件及排列之特定實例以簡化本揭露書的內容。當然，該等實例僅為示例且並不意欲為限制性。舉例而言，本揭露可在各實例中重複元件符號 及/或字母。此重複係為了簡化，並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性用語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性用語意欲包含元件在使用或操作中之不同定向。裝置可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。
本揭露提供各種具有一或多個導電結構(或特徵)的半導體元件的實施例，此導電結構嵌入低介電材料中，兩者之間具有隔離介電層。各導電結構可以作為配置以電性耦合至另一個結構/特徵/元件的半導體元件的內連接結構。根據本揭露的一些實施例，隔離介電層沿著各個導電結構的對應側壁延伸，並部分地或全部地沿著各個導電結構對應的下邊界延伸。因此，當要在半導體元件上形成複數個導電結構時(一般在傳統半導體元件中產生各種問題的步驟)，本揭露的隔離介電層環繞至少一部分的各個導電結構，如此可以不需要上述的「權衡」。舉例來說，藉由隔離介電層至少部分環繞導電結構以及低介電材料，隔離介電層可以進一步隔開導電結構與任何相鄰的導電結構。因此，低介電材料的介電常數可以最佳化地最小化，而不需要擔心上述低介電材料的孔隙率問題。
第1圖繪示根據本揭露的一或多個實施例中形成半導體元件的方法100的流程圖，方法100包含一或多個導電結構，此導電結構至少一部分被本揭露的隔離介電層環繞。值得注意的是，方法100僅為一個示例，且並非意欲限制本揭露。因此，需了解到，額外的操作可以在第1圖的方法100之前、期間或之後執行，且本揭露僅簡要描述一些其他的操作。在一些實施例中，方法100的操作可以依序與第2A、2B、2C、2D、2E、2F、2G及2H圖所示的在各種製作階段的半導體元件的剖面圖相關，將會在以下更詳細討論。
請參考第1圖，方法100由操作102開始，操作102提供包含至少一導電特徵的基板。方法100繼續至操作104，操作104形成蝕刻停止層於基板之上。方法100繼續至操作106，操作106形成低介電層於蝕刻停止層之上。方法100繼續至操作108，操作108形成凹陷孔洞，此凹陷孔洞延伸穿過低介電層以及蝕刻停止層。在一些實施例中，形成凹陷孔洞以暴露出基板的導電特徵的上邊界的至少一部分，此將會在以下更進一步討論。方法100繼續至操作110，操作110形成隔離介電層於凹陷孔洞及低介電層之上。方法100繼續至操作112，操作112移除覆蓋至少一導電特徵的隔離介電層的一部分。方法100繼續至操作114，操作114形成金屬層於基板之上，以再填充凹陷孔洞。方法100繼續至操作116，操作116執行研磨製程，以形成導電結構。根據本揭露的一些實施例，導電結構至少部分由隔離介電層環 繞，且導電結構配置以電耦合基板的導電特徵至一或多個其他導電結構。特別的是，如上述，形成這樣的隔離介電層以提供低介電層更進一步的隔離，使得低介電層的介電常數可以在不考慮孔隙率問題的情況下最佳地最小化。
如上述，第2A-2H圖繪示半導體元件200在第1圖的方法100的各種製程階段的部分剖面圖，半導體元件200包含至少由本揭露的隔離介電層部分環繞的導電結構。半導體元件200可以在微處理器(microprocessor)、記憶胞(memory cell)及/或其他積體電路中。而且，為了使本揭露的概念更容易了解，第2A-2H圖係經簡化過。雖然圖式繪示了半導體元件200，應了解到，為了圖式簡潔起見，積體電路可以包含未繪示於第2A-2H圖的數個其他元件，例如電阻、電容、電感、熔線(fuses)等。
對應於第1圖的操作102，第2A圖係根據一些實施例的半導體元件200在各製程階段之一的剖面圖，半導體元件200包含具有至少一導電特徵204的底層202。雖然第2A圖繪示的實施例的半導體元件200僅包含一個導電特徵204，應了解到，第2A圖及後續圖式繪示的實施例僅用於說明的目的。因此，半導體元件200可以包含任何期望數量的導電特徵，亦保持在本揭露的範圍中。
在一些實施例中，底層202代表基板，其包含半導體材料基板，例如矽。或者，底層202可以包含其他元素半導體材料，例如鍺。底層202亦可以包含化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)和磷化銦(indium phosphide)。底層202可以包含合金半導體，例如矽鍺(silicon germanium)、矽鍺碳化物(silicon germanium carbide)、磷化鎵砷(gallium arsenic phosphide)和磷化鎵銦(gallium indium phosphide)。在一實施例中，底層202包含磊晶層。舉例來說，基板可以具有覆蓋主體半導體(bulk semiconductor)的磊晶層。此外，底層202可以包含絕緣體上半導體(semiconductor-on-insulator,SOI)結構。舉例來說，基板可以包含埋藏氧化層(buried oxide(BOX)layer)，埋藏氧化層藉由諸如氧植入隔離(separation by implanted oxygen,SIMOX)或其他合適的技術(例如晶圓接合(wafer bonding)及研磨(grinding))製程形成。
在上述底層202包含半導體材料的實施例中，導電特徵204可以為電晶體(例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field-effect-transistor,MOSFET))的源極、汲極或閘極電極。或者，導電特徵204可以為金屬矽化物(salicide)特徵，配置於源極、汲極或閘極電極上。金屬矽化物特徵可以藉由自對準金屬矽化物(self-aligned salicide)(一般稱為「salicide」)技術形成。
在一些其他實施例中，底層202係為介電材料層，形成於各元件特徵(例如電晶體的源極、汲極或閘極電極)之上，而導電特徵204係為金屬特徵(例如第一級金屬特 徵(the first level metal feature,M1))。底層202可以包含：氧化矽、具有相對較低的介電常數(低於約4)的介電材料或其組合中之至少一者。在一些實施例中，底層202係由低介電材料(low-k dielectric material)、極低介電材料(extreme low-k dielectric material)、多孔低介電材料(porous low-k dielectric material)或其組合而形成。「低介電(low-k)」係定義為介電材料的介電常數等於或小於3。「極低介電(extreme low-k(ELK))」則係介電常數等於或小於2.5，更佳為1.9至2.5之間。「多孔低介電(porous low-k)」係介電常數等於或小於2.0，更佳為等於或小於1.5。本揭露的一些實施例使用各式各樣的低介電材料，例如旋塗無機介電材料(spin-on inorganic dielectrics)、旋塗有機介電材料(spin-on organic dielectrics)、多孔介電材料(porous dielectric materials)、有機聚合物(organic polymer)、有機矽玻璃(organic silica glass)、氟矽玻璃(fluorosilicate glass,FSG)(SiOF類材料)、氫半矽氧烷(hydrogen silsesquioxane,HSQ)類材料、甲基半矽氧烷(methyl silsesquioxane,MSQ)系列材料或多孔有機(porous organic)類材料。
在底層202由介電材料形成的實施例中，導電特徵204可以為水平的導電結構、垂直的導電結構或其組合，且導電特徵204形成於底層202中。舉例來說，導電特徵204可以為內連接結構(例如水平導電結構)、連通柱結構(例如垂直導電結構)或其組合。因此，導電結構204可以電 性耦合至電晶體的元件特徵，例如配置於層或內連接層(底層202附近)下方的電晶體的源極、汲極或閘極特徵。在這樣的實施例中，導電特徵204可以由金屬材料形成，例如銅(Cu)、鋁(Al)、鎢(W)等。
對應於第1圖的操作104，第2B圖係根據一些實施例的半導體元件200在各製程階段之一的剖面圖，半導體元件200包含蝕刻停止層206。如第2B圖所示，蝕刻停止層206形成於底層202及導電特徵204之上。
在一些實施例中，蝕刻停止層206用作控制後續蝕刻製程的終點。在一些實施例中，蝕刻停止層206由氧化矽(silicon oxide)、氮化矽(silicon nitride)、碳化矽(silicon carbide)、氮氧化矽(silicon oxynitride)或其組合形成。在一些實施例中，蝕刻停止層206具有約10Å至約1000Å的厚度。蝕刻停止層206可以由任何沉積技術形成，包含低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、大氣壓化學氣相沉積(atmospheric-pressure chemical vapor deposition,APCVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)、物理氣相沉積(physical vapor deposition,PVD)、濺鍍(sputtering)及目前/未來研發的沉積製程。
對應於第1圖的操作106，第2C圖係根據一些實施例的半導體元件200在各製程階段之一的剖面圖，半導體元件200包含低介電層208。如第2C圖所示，低介電層208 形成於蝕刻停止層206之上，且低介電層208可以為單層結構或多層結構。在一些實施例中，低介電層208具有隨著使用的技術而變動的厚度，例如約1000Å至約30000Å。
在一些實施例中，低介電層208由選自以下群組的材料所形成：上述的低介電材料、極低介電材料、多孔介電材料及其組合。在一些實施例中，低介電層208可以使用任何技術沉積，例如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、遠距電漿增強化學氣相沉積(remote plasma enhanced chemical vapor deposition,RPECVD)、液態源霧化化學沉積(liquid source misted chemical deposition,LSMCD)、塗層(coating)、旋塗(spin-coating)或其他適用於形成薄膜於蝕刻停止層206之上的製程。
對應於第1圖的操作108，第2D圖係根據一些實施例的半導體元件200在各製程階段之一的剖面圖，半導體元件200包含凹陷孔洞212。如圖所示，凹陷孔洞212包含下通孔部分212L以及上溝槽部分212U，且凹陷孔洞延伸穿過蝕刻停止層206及低介電層208。
更詳細說明，在一些實施例中，上溝槽部分212U包含側壁212U_S及下邊界212U_B，兩者皆由低介電層208定義出來；而下通孔部分212L包含側壁212L_S及下邊界212L_B，側壁212L_S係由低介電層208定義，而下邊 界212L_B暴露出導電特徵204的上邊界的一部分。在一些實施例中，下通孔部分212L的側壁212L_S自上溝槽部分212U的下邊界212U_B沿著一方向(例如實質垂直的方向)朝底層202延伸。因此，在一些實施例中，在形成凹陷孔洞212之後，暴露出與下通孔部分212L的下邊界212L_B鄰接的導電特徵204的至少一部分上邊界。
值得注意的是，凹陷孔洞212係例示性的雙鑲嵌開口(dual damascene opening)，由圖案化蝕刻停止層206及低介電層208在底層202上定義出接觸區域。雖然第2D圖(以及後續圖式)的實施例繪示雙鑲嵌開口於低介電層208(一般稱為金屬間介電層(inter-metal dielectric(IMD)layer))中，在金屬間介電層中使用單鑲嵌開口(single damascene opening)亦可以提供優點。在包含「先通孔」圖案化方法或「先溝槽」圖案化方法的雙鑲嵌技術中，上溝槽部分212U及下通孔部分212L可以使用一般具有光罩技術及非等向蝕刻操作的微影製程形成(例如電漿蝕刻(plasma etching)或反應離子蝕刻(reactive ion etching))。在替代性的實施例中，下蝕刻停止層(未繪示)、中蝕刻停止層(未繪示)、研磨停止層(未繪示)或增透膜(anti-reflective coating,ARC)層(未繪示)沉積於低介電層208上或之中，提供了何時結束特定蝕刻製程的明確指示。
對應於第1圖的操作110，第2E圖係根據一些實施例的半導體元件200在各製程階段之一的剖面圖，半導體 元件200包含隔離介電層214。如圖所示，隔離介電層214形成覆蓋低介電層208，而凹陷孔洞212形成於其中。進一步說明，隔離介電層214覆蓋低介電層208的上邊界；隔離介電層214襯裡上溝槽部分212U的側壁212U_S及下邊界212U_B；隔離介電層214亦襯裡下通孔部分212L的側壁212L_S及下邊界212L_B。
在一些實施例中，隔離介電層214由非導電材料形成，非導電材料選自以下群組：氧化矽、氮化矽、碳化矽、氮氧化矽及其組合。在一些實施例中，隔離介電層214具有約50Å至約300Å的厚度，其可以藉由任何技術沉積，例如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、遠距電漿增強化學氣相沉積(remote plasma enhanced chemical vapor deposition,RPECVD)、液態源霧化化學沉積(liquid source misted chemical deposition,LSMCD)、塗層(coating)、旋塗(spin-coating)或其他適用於形成薄膜襯裡於上述邊界/側壁上的製程。
對應於第1圖的操作112，第2F圖係根據一些實施例的半導體元件200在各製程階段之一的剖面圖，在操作112中，移除一部分的隔離介電層214。如圖所示，移除一部分覆蓋導電特徵204的隔離介電層214，使得導電特徵204的一部分上邊界再次暴露出來。在一些實施例中，可以執行非等向蝕刻製程(例如乾蝕刻製程)，以使導電特徵204 的一部分上邊界再次暴露出來。
對應於第1圖的操作114，第2G圖係根據一些實施例的半導體元件200在各製程階段之一的剖面圖，半導體元件200包含金屬層216。如圖所示，形成金屬層216以覆蓋隔離介電層214以及再次暴露出的導電特徵204，使得凹陷孔洞212的下通孔部分212L及上溝槽部分212U各自由金屬層216再填充。在一些實施例中，金屬層216可以由金屬材料形成(例如銅(Cu)、鋁(Al)、鎢(W)等)。在一些實施例中，金屬層216可以使用至少一種上述的金屬材料並由任何技術沉積，例如化學氣相沉積、物理氣相沉積、電子鎗真空蒸鍍(E-gun)及/或其他合適的技術，以使金屬層216覆蓋隔離介電層214及再次暴露出的導電特徵204。
對應於第1圖的操作116，第2H圖係根據一些實施例的半導體元件200在各製程階段之一的剖面圖，半導體元件200包含導電結構218。在一些實施例中，在移除低介電層208之上的金屬層216(第2G圖)之後，形成導電結構218。根據一些實施例，導電結構218可以包含兩個部分：上部分218U及下部分218L，上部分218U填充上溝槽部分212U(第2F圖)，而下部分218L填充下通孔部分212L(第2F圖)。
進一步說明，在一些實施例中，上部分218U具有側壁218U_S及下邊界218U_B，兩者皆藉由配置於其間的隔離介電層214的對應部分(例如部分214-1及部分214-2)與低介電層208耦合。而下部分218L具有側壁 218L_S及下邊界218L_B，側壁218L_S與低介電層208藉由配置於其間的隔離介電層214的對應部分(例如部分214-3)耦合，而下邊界218L_B鄰接導電特徵204的上邊界的一部分。換句話說，上部分218U的各側壁218U_S與低介電層208藉由襯裡側壁218U_S的隔離介電層214的部分214-1隔開；上部分218U的下邊界218U_B與低介電層208藉由襯裡下邊界218U_B的隔離介電層214的部分214-2隔開；而下部分218L的各側壁218L_S與低介電層208藉由襯裡側壁218L_S的隔離介電層214的部分214-3隔開。此外，在一些實施例中，下部分218L的側壁218L_S自上部分218U的下邊界218U_B沿著一方向(例如實質上垂直的方向)朝向底層202延伸。
在一些實施例中，移除製程包含執行化學機械研磨(chemical mechanical polishing,CMP)製程，以移除金屬層216的多餘部分及凹陷孔洞212之外的隔離介電層214(第2G圖)(例如延伸至側壁212U_S上方的一部分金屬層216)，因而暴露出低介電層208的上邊界以及達到平坦化表面的目的。
如上所述，當形成複數個導電結構於低介電層中時，通常需要權衡低介電層的孔隙率與介電常數。然而，藉由本揭露的隔離介電層至少部分襯裡各個導電結構，本揭露的隔離介電層可以進一步隔離導電結構與任何相鄰的導電結構。換句話說，低介電層受到導電結構的應力較小。因此，低介電層的介電常數可以最佳化地最小化(以改善電阻- 電容延遲)，而不需要擔心低介電層的孔隙率問題。
第3圖繪示根據本揭露的一些實施例的半導體元件300，半導體元件300使用第1圖所示的方法100的大部分操作所形成，因此實質上類似於半導體元件200。舉例來說，半導體元件300亦包含基板302、導電特徵304、蝕刻停止層306、低介電層308、隔離介電層314及導電結構318，其各自實質上類似於底層202、導電特徵204、蝕刻停止層206、低介電層208、隔離介電層214以及導電結構218。然而，需注意的是，第3圖繪示的實施例的導電結構318不具有下部分(如第2H圖的下部分218L)。
因此，導電結構318具有側壁318_S及下邊界318_B，兩者皆與低介電層308藉由位於其間的隔離介電層314的對應的部分(例如部分314-1及部分314-2)耦合。換句話說，導電結構318的各側壁318_S與低介電層308藉由襯裡側壁318_S的隔離介電層314的部分314-1隔開；而導電結構318的下邊界318_B與低介電層308藉由襯裡下邊界318_B的隔離介電層314的部分314-2隔開。
在一些實施例中，這樣的導電結構318可以由去除操作108的第1圖的方法100的操作製成，凹陷孔洞可以形成僅具有溝槽部分，其可以使用單鑲嵌技術或是部分的雙鑲嵌技術，而操作112可以為選擇性的。
上文概述若干實施例或示例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為基礎來設計或修改其他製程及 結構，以便實施本文所介紹之實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
在一實施例中，半導體元件包含：一第一導電結構，包含具有側壁及下表面的第一部分，其中第一導電結構嵌入第一介電層；以及一隔離層，包含第一部分及第二部分，其中隔離層的第一部分襯裡第一導電結構的第一部分的側壁，而隔離層的第二部分襯裡第一導電結構的第一部分的下表面的至少一部分。
在一實施例中，隔離層配置以電性隔離第一導電結構與第一介電層。
在一實施例中，隔離層包含一非導電材料。
在一實施例中，第一導電結構更包含第二部分，第二部分具有複數個側壁及一下表面，其中第一導電結構的第二部分自第一導電結構的第一部分的下表面延伸。
在一實施例中，隔離層包含一第三部分，第三部分自隔離層的第二部分延伸，且隔離層的第三部分襯裡第一導電結構的第二部分的該些側壁。
在一實施例中，第一導電結構的第二部分藉由未被隔離層襯裡的第一導電結構的第一部分的下表面的一部分耦合至第一導電結構的第一部分。
在一實施例中，半導體元件更包含一第二導電結構，嵌入一第二介電層，第二介電層配置於第一介電層下 方，其中第二導電結構藉由第一導電結構的第二部分耦合至第一導電結構的第一部分。
在一實施例中，半導體元件更包含一第二導電結構，嵌入一第二介電層，第二介電層配置於第一介電層下方，其中第二導電結構與第一導電結構的第一部分藉由至少該隔離層而隔開。
在另一個實施例中，半導體元件包含：一第一導電結構，具有側壁及下表面，其中第一導電結構嵌入第一介電層；以及一隔離層，包含第一部分及第二部分，其中隔離層的第一部分襯裡第一導電結構的側壁，而隔離層的第二部分襯裡第一導電結構的下表面。
在一實施例中，隔離層配置以電性隔離第一導電結構與第一介電層。
在一實施例中，隔離層包含一非導電材料。
在一實施例中，半導體元件更包含一第二導電結構，嵌入一第二介電層，第二介電層配置於第一介電層下方，其中第二導電結構與第一導電結構藉由至少該隔離層而隔開。
在又另一個實施例中，半導體元件包含：一第一導電結構，包含具有側壁及下表面的第一部分，其中第一導電結構嵌入第一介電層；以及一第一隔離層，包含第一部分及第二部分，其中第一隔離層的第一部分襯裡第一導電結構的第一部分的側壁，而第一隔離層的第二部分自第一部分延伸，並襯裡第一導電結構的第一部分的下表面的第一部 分。
在一實施例中，第一隔離層配置以電性隔離第一導電結構與第一介電層。
在一實施例中，第一隔離層由一非導電材料形成。
在一實施例中，第一導電結構更包含一第二部分，具有複數個側壁及一下表面，其中第一導電結構的第二部分自第一導電結構的第一部分的下表面延伸。
在一實施例中，第一隔離層包含一第三部分，第三部分自第二部分延伸。
在一實施例中，第三部分襯裡第一導電結構的第二部分的該些側壁。
在一實施例中，半導體元件更包含一第二導電結構，嵌入一第二介電層，第二介電層配置於第一介電層下方，其中第二導電結構藉由第一導電結構的第二部分耦合至第一導電結構的第一部分。
在一實施例中，第二導電結構的複數個側壁及一下表面由一第二隔離層襯裡，第二隔離層實質上類似於第一隔離層。
200:半導體元件
202:底層
204:導電特徵
206:蝕刻停止層
208:低介電層
214:隔離介電層
214-1、214-2、214-3:部分
218:導電結構
218U:上部分
218U_S:側壁
218U_B:下邊界
218L:下部分
218L_S:側壁
218L_B:下邊界

Claims (7)

  1. 一種半導體元件，包含：一第一介電層；一導電特徵，形成於該第一介電層中；一蝕刻停止層，形成於該第一介電層和該導電特徵上；一第二介電層，形成於該蝕刻停止層上；一導電結構，嵌入於該第二介電層中，該導電結構包含複數個側壁及一下表面，其中該導電特徵與該導電結構之間透過該第二介電層與該蝕刻停止層隔開；以及一隔離層，包含一第一部分及一第二部分，其中該隔離層的該第一部分襯裡該導電結構的該些側壁，而該隔離層的該第二部分襯裡該導電結構的該下表面。
  2. 如請求項1所述之半導體元件，其中該導電特徵包括水平的導電結構。
  3. 如請求項1所述之半導體元件，其中該導電特徵包括垂直的導電結構。
  4. 一種半導體元件，包含：一第一介電層；一導電特徵，形成於該第一介電層中；一蝕刻停止層，形成於該第一介電層和該導電特徵上；一第二介電層，形成於該蝕刻停止層上；一導電結構，嵌入於該第二介電層中，該導電結構具 有複數個側壁及一下表面，其中該導電特徵與該導電結構之間透過該第二介電層與該蝕刻停止層隔開；以及一隔離層，襯裡該導電結構的該些側壁和該下表面，其中該隔離層包含氧化矽，配置以電性隔離該導電結構與該第二介電層。
  5. 一種半導體元件，包含：一金屬特徵；一介電層，形成於該金屬特徵上；一導電結構，形成於該介電層上，包含複數個側壁及一下表面，其中藉由該介電層與該金屬特徵物理性隔開；以及一隔離層，位於該介電層與該導電結構之間，其中該隔離層完全包覆該導電結構的該些側壁和該下表面。
  6. 如請求項5所述之半導體元件，其中該導電結構包括一溝槽部分。
  7. 如請求項5所述之半導體元件，其中該介電層包括一介電常數，其中該介電常數低於約4。
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