TW202245222A - 堆疊電容器結構及其製造方法 - Google Patents

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姜慧如
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Abstract

一種用於製造堆疊電容器結構之方法，其包括：在一基板上方形成一第一圖案化結構；在該第一圖案化結構上方形成一第一底部電極；在該第一底部電極上方沉積一第一介電膜；在該第一介電膜上方沉積一第一頂部電極層；形成一第一垂直互連結構；在該第一頂部電極層上方形成一第二圖案化結構；在該第二圖案化結構上方形成一第二底部電極，且該第二底部電極透過該第一垂直互連結構電性連接至該第一底部電極；在該第二底部電極上方沉積一第二介電膜；在該第二介電膜上方沉積一第二頂部電極層；以及形成從該第一頂部電極層延伸的一第二垂直互連結構。第二頂部電極層透過第二垂直互連結構電性連接至第一頂部電極層。

Description

堆疊電容器結構及其製造方法
發明領域
本發明實施例係有關於堆疊電容器結構及其製造方法
發明背景
記憶體裝置，例如但不限於動態隨機存取記憶體(DRAM)裝置，廣泛用於儲存資料的電子產業，更特別用於以二進制形式儲存資料作為儲存電容器上之電荷。記憶體裝置形成於半導體基板上，且接著半導體基板係經分割(diced)以形成記憶體晶片。記憶體晶片中的各者由儲存二進位資料作為儲存電容器上之電荷的個別記憶體單元之陣列之部分所組成。
電容器面積受限於記憶體單元尺寸。隨著記憶體單元的最小特徵件尺寸逐漸減小，電容器的高度與寬度的縱橫比就會大幅增加，使得用於電容器的獨立式底部電極的高度與寬度的縱橫比也會大幅增加。因此，獨立式(freestanding)底部電極易於在用於製造電容器的後續製程期間受損。
根據本揭示內容的一些實施例，一種用於製造堆疊電容器結構之方法包括：在一基板上方形成一第一圖案化結構；在該第一圖案化結構上方形成一第一底部電極；在該第一底部電極上方沉積一第一介電膜；在該第一介電膜上方沉積一第一頂部電極層；形成從該第一底部電極延伸的一第一垂直互連結構；在該第一頂部電極層上方形成一第二圖案化結構；在該第二圖案化結構上方形成一第二底部電極，其中該第二底部電極透過該第一垂直互連結構電性連接至該第一底部電極；在該第二底部電極上方沉積一第二介電膜；在該第二介電膜上方沉積一第二頂部電極層；以及形成從該第一頂部電極層延伸的一第二垂直互連結構，其中該第二頂部電極層透過該第二垂直互連結構電性連接至該第一頂部電極層。
根據本揭示內容的一些實施例，一種堆疊電容器結構包括：一基板上方的一第一電容器子結構，其中該第一電容器子結構包括一第一底部電極、在該第一底部電極上方的一第一介電膜、在該第一介電膜上方的一第一頂部電極層、以及從該第一底部電極延伸的一第一垂直互連結構；在該第一電容器子結構上方的一第二電容器子結構，其中該第二電容器子結構包括透過該第一垂直互連結構電性連接至該第一底部電極的一第二底部電極、在該第二底部電極上方的一第二介電膜、以及在該第二介電膜上方的一第二頂部電極層；以及一第二垂直互連結構，其中該第二頂部電極層透過該第二垂直互連結構電性連接至該第一頂部電極層。
根據本揭示內容的一些實施例，一種堆疊電容器結構包括：一基板上方的一第一電容器子結構，其中該第一電容器子結構包括一第一底部電極、在該第一底部電極上方的一第一介電膜、在該第一介電膜上方的一第一頂部電極，以及從該第一底部電極延伸的一第一垂直互連結構；在該第一電容器子結構上方的一第二電容器子結構，其中該第二電容器子結構包括透過該第一垂直互連結構電性連接至該第一底部電極的一第二底部電極、在該第二底部電極上方的一第二介電膜、以及在該第二介電膜上方的一第二頂部電極；以及一第二垂直互連結構，該第二垂直互連結構延伸於第一電容器子結構與第二電容器子結構中各者的中心部分中，其中該第二頂部電極透過該第二垂直互連結構電性連接至該第一頂部電極。
較佳實施例之詳細說明
以下所揭示的內容提供許多不同的實施例或範例，用以實施本發明實施例的不同特徵。為了精簡本揭示內容，以下將描述各個組件和配置的具體範例。這些當然僅為範例，而非意欲要做限制用途。例如，在以下描述中第一特徵件形成於第二特徵件上方或上面可包括第一特徵件和第二特徵件直接接觸形成的實施例，也可包括額外特徵件形成於第一特徵件和第二特徵件間，以使得第一特徵件和第二特徵件可不直接接觸的實施例。另外，本揭示內容的各種範例中的參考編號和/或字母可能會重複。此重複是為求簡單明確，並非其本身代表所論述各種實施例和/或設置間的關係。
此外，在本文中所使用的空間相關詞彙，如「在…上面」、「在…上」、「在…上方」、「向下地」及其他諸如此類的詞彙是為了便於描述圖示中所例示的元件或特徵件對於另一元件或特徵件的關係。該空間相關詞彙除了圖示所描繪的方位外，意欲囊括在使用或操作中的裝置的不同方位。該裝置可能以其它方式定向(旋轉90度或其他方位)，而在本文中所使用的空間相關詞彙可同樣地相應依旋轉後的方位來解讀。
參照圖1，根據一些實施例，一種用於製造記憶體裝置之電容器結構(例如但不限於DRAM裝置)之方法包括：依序沉積蝕刻停止層12及介電層13(一層的介電材料，諸如氧化矽、氮化矽、或氮氧化矽)於層間介電(ILD)層10上，其安置於基板1上方且在其中形成有介層接觸窗11；藉由乾蝕刻製程，透過圖案化光阻層(未顯示)的圖案化開口，將介電層13和蝕刻停止層12圖案化，以形成穿透介電層13和該蝕刻停止層12的溝槽(未顯示)，以透過該等溝槽分別暴露出該等介層接觸窗11；共形地沉積底部電極層(未顯示)以覆蓋ILD層10、蝕刻停止層12、和介電層13，且電性連接介層接觸窗11；用該介電材料填充該等溝槽以再形成介電層13；藉由平坦化技術(例如化學機械平坦化CMP)移除過量的介電材料以及底部電極層之頂部部分，以形成彼此間隔開之多個底部電極151；藉由濕式蝕刻製程移除介電層13；共形地沉積介電膜16以覆蓋底部電極151及蝕刻停止層12；共形地沉積頂部電極層17於介電膜16上以形成多個電容器18；沉積該介電材料以再形成覆蓋該頂部電極層17的介電層13；藉由平坦化技術(例如CMP)移除過量的介電材料以暴露出頂部電極層17的頂部部分；以及在頂部電極層17的頂部部分上形成頂部板19以物理性及電性連接頂部電極層17。  基板1可為半導體基板，且可包括各種主動區，例如配置為N型金屬氧化物半導體電晶體裝置(NMOS)的主動區或配置為P型金屬氧化物半導體電晶體裝置(PMOS)的主動區。金屬布線層(未顯示)可安置於該ILD層與該基板1之間。
在藉由濕式蝕刻製程移除介電層13以形成底部電極151之後，該等底部電極151之各者被配置為獨立式結構，其僅有藉由在該等底部電極151之各者的底部部分的蝕刻停止層12的較小支撐，而使底部電極151容易在用於製造電容器結構的後續製程期間受損。例如，底部電極151可能由於在後續用於製造電容器結構的製程期間所產生的金屬膜應力而變形、塌陷、頸縮、傾斜或剝離。因此，電容器18的縱橫比侷限於高至7的範圍。
圖2A及圖2B例示根據一些實施例之用於製造記憶體裝置(例如但不限於DRAM裝置)之堆疊電容器結構之方法100。圖3至圖27例示在圖2A及圖2B中所示之方法100之各種階段期間之堆疊電容器結構的示意圖。方法100及堆疊電容器結構在下文共同描述。然而，在方法100之前、之後或期間可提供額外步驟，且本文所描述的某些步驟可被其他步驟取代或消除。同樣地，進一步的額外特徵件可呈現於堆疊電容器結構中，且/或在額外的實施例中，現有的特徵件可被取代或消除。
參照圖2A，方法100開始於方塊101，其中，依序沉積第一介電層、第一蝕刻停止層、以及第二介電層。參照圖11中例示的範例，第一介電層22、第一蝕刻停止層23、及第二介電層24依序沉積在安置於一基板上方的互連層上，其與圖1中所示之基板1相同或類似。互連層包括層間介電(ILD)層20及形成在ILD層20內的介層接觸窗21。
在一些實施例中，ILD層20可包括介電材料如氧化矽、氮化矽、氮氧化矽、旋轉塗布玻璃(SOG)、非晶氟化碳、氟化矽石玻璃(FSG)、摻雜碳之氧化矽(如SiCOH)、Black Diamond.RTM(Applied Materials Inc., Santa Clara, California)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、聚醯亞胺、聚對二甲苯(Parylene)、二苯並環丁烯(bis-benzocyclobutenes，BCB)、Flare、SiLK(Dow Chemical, Midland, Mich.)、非多孔材料、多孔材料或其組合。在一些實施例中，ILD層20可包括高密度電漿(HDP)介電材料(例如HDP氧化物)、高縱橫比製程(HARP)介電材料(例如HARP氧化物)或其組合。在一些實施例中，ILD層20可為平坦化的介電膜。其它合適的介電材料也在本揭示內容的預期範圍內。ILD層20可由所屬技術領域中具有通常知識者所知的適當沉積製程來形成，例如但不限於化學氣相沉積(CVD)、高密度電漿CVD(HDPCVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)或低壓CVD(LPCVD)。
介層接觸窗21藉由例如但不限於單鑲嵌製程形成於ILD層20中。在一些實施例中，介層接觸窗21的形成包括下述步驟。首先，使用蝕刻製程(例如但不限於乾蝕刻製程)，透過圖案化光阻層(未顯示)以穿透ILD層20而圖案化ILD層20，形成介層窗開口。形成介層窗開口之後，藉由沉積金屬材料填充介層窗開口，然後藉由平坦化技術(例如CMP)移除過量的金屬材料，在ILD層20中形成介層接觸窗21。在一些實施例中，金屬材料可包括例如但不限於鈷、鎢、銅、鈦、鉭、鋁、鋯、鉿或其組合。其他合適金屬材料也在本揭示內容的預期範圍內。在一些實施例中，金屬材料的沉積可藉由半導體製造技術領域中具有通常知識者已知的合適技術來實行，例如但不限於ALD、PEALD、或其他合適的沉積技術。
第一介電層22可包括例如但不限於氧化矽、氮化矽、氮氧化矽、未摻雜之矽酸鹽玻璃(USG)或其組合。其它合適的介電材料也在本揭示內容的預期範圍內。在一些實施例中，氧化矽可形成自四乙基正矽酸鹽(TEOS)。第一介電層22的厚度可取決於欲形成之電容器區段的縱橫比。在一些實施例中，第一介電層22的沉積可藉由半導體製造技術領域中具有通常知識者已知的合適技術來實施，例如但不限於CVD、HDPCVD、RPCVD、PECVD、LPCVD或其他合適的沉積製程。
在一些實施例中，第一蝕刻停止層23可包括例如但不限於鋁化合物(例如氮化鋁、氮氧化鋁、氧化鋁等)、矽化合物(例如氧化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽(SiCON)等)或其組合。其它合適的介電材料也在本揭示內容的預期範圍內。在一些實施例中，第一蝕刻停止層23的沉積可藉由半導體製造技術領域中具有通常知識者已知的合適技術來實施，例如但不限於CVD、HDPCVD、RPCVD、PECVD、LPCVD、或其他合適的沉積製程。在一些實施例中，第一蝕刻停止層23的厚度可在約15奈米(nm)至約30 nm的範圍。第一蝕刻停止層23的其他合適厚度也在本揭示內容的預期範圍內。
第二介電層24可包含例如但不限於氧化矽、氮化矽、氮氧化矽、未摻雜的矽酸鹽玻璃(USG)或其組合。其它合適的介電材料也在本揭示內容的預期範圍內。在一些實施例中，氧化矽可形成自四乙基正矽酸鹽(TEOS)。用於第二介電層24的介電材料可與第一介電層22的介電材料相同或不同。第二介電層24的厚度可取決於欲形成之電容器區段的縱橫比。在一些實施例中，第一介電層22與第二介電層24的厚度比值在約3/7至約7/3的範圍。當厚度比值太低時，例如低於約3/7，將形成的底部電極可能在用於製造堆疊電容器結構的後續製程期間受損。另一方面，當厚度比值太高，例如高於約7/3時，可能增加電容器耗損。在一些實施例中，第二介電層24的沉積可藉由半導體製造技術領域中具有通常知識者已知的合適技術來實施，例如但不限於CVD、HDPCVD、RPCVD、PECVD、LPCVD、或其他合適的沉積製程。
參照圖2A，方法100接著進行到方塊102，其中，形成多個第一開口。參照圖3和圖4例示的範例，形成數個第一開口25以穿透第二介電層24、第一蝕刻停止層23、及第一介電層22，使得該等介層接觸窗21分別透過第一開口25而暴露。第一開口25可藉由以下形成：界定第一圖案於第二介電層24上且使用蝕刻製程(例如但不限於乾式蝕刻製程)透過圖案化光阻層(未顯示)將第二介電層24、第一蝕刻停止層23、及第一介電層22圖案化而移除第二介電層24之一部分、第一蝕刻停止層23之一部分與第一介電層22之一部分，該圖案化光阻層可藉由曝光、烘烤、顯影及/或習知的其他光微影製程而形成。第一圖案化結構(P1)相應地形成，且包括多個第一柱(P11)。
參照圖2A，方法100接著進行到方塊103，其中，共形地沉積第一底部電極層。參照圖5例示的範例，第一底部電極層26共形地沉積於第一圖案化結構(P1)上方以覆蓋第二介電層24、第一蝕刻停止層23、第一介電層22及ILD層20，且物理性及電性連接至介層接觸窗21。在一些實施例中，第一底部電極層26可包括例如但不限於鈦(Ti)、鉭(Ta)、鎢(W)、釕(Ru)、鉬(Mo)、鉑(Pt)、銥(Ir)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)或其他低電阻金屬材料。其他合適金屬材料亦在本揭示內容的預期範圍內。在一些實施例中，第一底部電極層26的沉積可藉由半導體製造技術領域中具有通常知識者已知的合適技術來實施，例如但不限於ALD、PEALD或其他合適的沉積製程)。第一底部電極層26可以是單層或多層結構。在一些實施例中，第一底部電極層26可具有在約50埃(Å)至約200埃(Å)範圍內之厚度。其他合適的厚度也在本揭示內容的預期範圍內。
參照圖2A，方法100接著進行到方塊104，其中，將第一介電填料填充於第一開口中。參照圖5及圖6例示的範例，由第一柱(P11)界定之第一開口25藉由半導體製造技術領域中具有通常知識者已知的合適技術用第一介電填料27填充，合適技術例如但不限於CVD、HDPCVD、RPCVD、PECVD、LPCVD或其他合適沉積製程。第一介電填料27可包括例如但不限於氧化矽、氮化矽、氮氧化矽、未摻雜的矽酸鹽玻璃(USG)或其組合。其它合適的介電材料也在本揭示內容的預期範圍內。
參照圖2A，方法100接著進行到方塊105，其中，移除過量的第一介電填料及第一底部電極層的頂部部分以形成第一底部電極。參照圖6及圖7例示的範例，過量的第一介電填料27及第一底部電極層26的頂部部分藉由平坦化技術(例如CMP)移除，以形成彼此間隔開的多個第一底部電極261。以橫截面圖而言，該等第一底部電極261的各者具有U型輪廓。
參照圖2A，方法100接著進行到方塊106，其中，移除第一介電填料及第二介電層。參照圖7及圖8例示的範例，藉由濕式蝕刻製程移除第一介電填料27及第二介電層24。可使用包括無機酸的蝕刻化學品進行濕蝕刻製程。無機酸可包括例如氫鹵酸、HF或H 2SO 4。在移除第一介電填料27及第二介電層24之後，第一底部電極261由第一介電層22及第一蝕刻停止層23所支撐，因此可防止第一底部電極261在用於製造堆疊電容器結構的後續製程期間受損。
參照圖2A，方法100接著進行到方塊107，其中，共形地沉積第一介電膜。參照圖9例示的範例，將第一介電膜28(例如但不限於高k介電膜)共形地沉積於第一底部電極261上方以覆蓋第一底部電極261及第一蝕刻停止層23。第一介電膜28包括分別共形地安置在第一底部電極261上的多個第一介電區段281，以及安置在第一蝕刻停止層23上的多個第二介電區段282。第一介電區段281及第二介電區段282彼此交替且彼此連接以形成第一介電膜28。在一些實施例中，第一介電膜28可包括例如但不限於氧化鈦、鈦酸鋇鍶、氧化鋯、氧化鉿、氧化鋁、氧化鉭、氧化鉿矽、氧化鋯矽、氧化鉿鋁、氧化鋯鋁、氧化鍶鈦或其組合。其它合適的介電材料也在本揭示內容的預期範圍內。第一介電膜28可為單層或多層結構。在一些實施例中，第一介電膜28的沉積可藉由半導體製造技術領域中具有通常知識者已知的合適技術來實施，例如但不限於ALD、PEALD、或其他合適的沉積製程。在一些實施例中，第一介電膜28可具有在約50 Å至約150 Å範圍內的厚度。其他合適的厚度也在本揭示內容的預期範圍內。
參照圖2A，方法100接著進行到方塊108，其中，共形地沉積第一頂部電極層。參照圖10例示的範例，將第一頂部電極層29共形地沉積在第一介電膜28上方且覆蓋第一介電膜28。第一頂部電極層29包括共形地安置於第一介電區段281上之多個第一頂部電極291及共形地安置於第二介電區段282上之多個第一連接區段292。第一頂部電極291和第一連接區段292彼此交替設置，並且彼此連接以形成第一頂部電極層29。在一些實施例中，第一頂部電極層29可包含例如但不限於鈦(Ti)、鉭(Ta)、鎢(W)、釕(Ru)、鉬(Mo)、鉑(Pt)、銥(Ir)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)或其他低電阻金屬材料。其他合適金屬材料也在本揭示內容的預期範圍內。在一些實施例中，該第一頂部電極層29的沉積可由半導體製造技術領域中具有通常知識者已知的合適技術來進行，例如但不限於ALD、PEALD、或其他合適的沉積製程。第一頂部電極層29可以是單膜或多膜結構。在一些實施例中，第一頂部電極層29可具有在約50 Å至約200 Å範圍之厚度。其他合適的厚度也在本揭示內容的預期範圍內。
參照圖2A，方法100接著進行到方塊109，其中，將第二介電填料填充於由第一頂部電極層界定的第一凹槽中。參照圖10和圖11例示的範例，由第一頂部電極層29所界定的第一凹槽30藉由半導體製造技術領域中具有通常知識者已知的合適技術用第二介電填料31填充，合適技術例如但不限於CVD、HDPCVD、RPCVD、PECVD、LPCVD、或其他合適的沉積製程。第二介電填料31可包括例如但不限於氮化矽、氮氧化矽、未摻雜矽酸鹽玻璃(USG)或其組合。其它合適的介電材料也在本揭示內容的預期範圍內。藉由平坦化技術(例如CMP)移除在第一頂部電極層29上方過量的第二介電填料31，以形成第一電容器子結構(C1)於ILD層20上。第一電容器子結構(C1)包括第一絕緣層(D1)以及安置在第一絕緣層(D1)中的多個第一電容器區段(S1)。第一絕緣層(D1)自第一介電層22及第二介電填料31形成。該等第一電容器區段(S1)之各者包括該等第一底部電極261中的一者、共形地安置在第一底部電極261中的該者上的該等第一介電區段281中對應的一者、以及該等第一頂部電極291中對應的一者，其共形地安置在第一介電區段281中的對應的該者上且藉由第一介電區段281中對應的該者與第一底部電極261中的該者隔離。在該等第一電容器區段(S1)中的兩個相鄰者中，第一底部電極261彼此間隔開，且第一頂部電極291藉由該等第一連接區段292中對應的一者彼此連接。第一蝕刻停止層23安置於第一介電層22上，以將該等第一底部電極261中的各者界定為插入第一介電層22中的下部和延伸遠離下部並穿過第一蝕刻停止層23的上部。該等第一底部電極261中各者的下部與上部的高度比值在約3/7至約7/3的範圍內。如上所述，在移除第一介電填料27及第二介電層24之後，第一底部電極261由第一介電層22及第一蝕刻停止層23所支撐，因此可防止第一底部電極261在用於製造堆疊電容器結構的後續製程期間受損。因此，與圖1例示之電容器18的縱橫比(其侷限於高至7)相比，可將第一電容器區段(S1)之縱橫比增加至例如高至12而不受損，藉此增強第一電容器區段(S1)之電容值。
參照圖2A，方法100接著進行到方塊110，其中，形成多個第一溝槽。參照圖12例示的範例，多個第一溝槽32藉由使用蝕刻製程(例如但不限於乾式蝕刻製程)透過圖案化光阻層(未顯示)將第二介電填料31、第一頂部電極291及第一介電區段281圖案化而形成，該圖案化光阻層可藉曝光、烘烤、顯影及/或習知的其他光微影製程而形成。因此所形成的該等第一溝槽32的各者穿過第二介電填料31、該等第一頂部電極291中對應的一者以及該等第一介電區段281中對應的一者，以暴露該等第一底部電極261中對應的一者。
參照圖2A，方法100接著進行到方塊111，其中，形成多個第一側壁間隔件。參照圖13例示的範例，多個第一側壁間隔件33形成為橫向覆蓋第二介電填料31且向下延伸至第一底部電極261。第一側壁間隔件33可藉由共形地沉積一間隔物層並使用乾蝕刻製程(例如但不限於非等向蝕刻)蝕刻移除該間隔物層的水平部分來形成。共形沉積可藉由半導體製造技術領域中具有通常知識者已知的合適沉積製程來實施，例如但不限於CVD、PECVD、ALD、PEALD或其它合適的方法。在一些實施例中，該間隔物層可包含但不限於氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、或其組合。其它合適的介電材料也在本揭示內容的預期範圍內。在一些實施例中，間隔物層的厚度可具有在約50 Å至約150 Å範圍內之厚度。其他合適的厚度也在本揭示內容的預期範圍內。
參照圖2A，方法100接著進行到方塊112，其中，形成多個第一垂直互連結構。參照圖13及圖14例示的範例，多個第一垂直互連結構34(例如但不限於介層窗插塞)藉由沉積金屬材料以填充第一溝槽32然後藉由平坦化技術(例如CMP)移除過量的金屬材料來形成。在一些實施例中，金屬材料可包括例如但不限於鈷、鎢、銅、鈦、鉭、鋁、鋯、鉿或其組合。其他合適金屬材料也在本揭示內容的預期範圍內。在一些實施例中，金屬材料的沉積可藉由半導體製造技術領域中具有通常知識者已知的合適技術來實行，例如但不限於ALD、PEALD、或其他合適的沉積技術。
參照圖2B，方法100接著進行到方塊113，其中，依序沉積第三介電層、第二蝕刻停止層、以及第四介電層。參照圖15中例示的範例，第三介電層22'、第二蝕刻停止層23'及第四介電層24'依序地沉積於第一電容器子結構(C1)上。關於第三介電層22'、第二蝕刻停止層23'及第四介電層24'形成的細節與上述參照圖3所描述的第一介電層22、第一蝕刻停止層23、及第二介電層24形成的細節相同或相似。
參照圖2B，方法100接著進行到方塊114，其中，形成多個第二開口。參照圖15和圖16例示的範例，形成穿透第四介電層24'、第二蝕刻停止層23'和第三介電層22'的多個第二開口25'，使得該等第一垂直互連結構34分別透過該等第二開口25'暴露。可藉由界定第二圖案於第四介電層24'上及移除第四介電層24'的一部分、第二蝕刻停止層23'的一部分及第三介電層22'的一部分來形成第二開口25'。第二圖案化結構(P2)相應地形成，且包括多個第二柱(P21)。關於第二開口25'形成的細節與上述參照圖4所描述之第一開口25形成的細節相同或相似。
參照圖2B，方法100接著進行到方塊115，其中，共形地沉積第二底部電極層。參照圖17中例示的範例，第二底部電極層26'共形地沉積於第二圖案化結構(P2)上方以覆蓋第四介電層24'、第二蝕刻停止層23'、第三介電層22'及第一電容器子結構(C1)，並物理性及電性連接至第一垂直互連結構34。關於第二底部電極層26'形成的細節與上述參照圖5所描述的第一底部電極層26形成的細節相同或相似。
參照圖2B，方法100接著進行到方塊116，其中，將第三介電填料填充於第二開口中。參照圖17及圖18例示之範例，由第二柱(P21)界定之第二開口25'用第三介電填料27'填充。關於第三介電填料27'填充的細節與上述參考圖5及圖6所描述的第一介電填料27填充的細節相同或相似。
參照第2B圖，方法100接著進行到方塊117，其中，移除過量的第三介電填料和第二底部電極層的頂部部分以形成第二底部電極。參照圖18及圖19中例示的範例，過量的第三介電填料27'及第二底部電極層26'的頂部部分藉由平坦化技術(例如CMP)移除，以形成彼此間隔開的多個第二底部電極261'。以橫截面圖而言，該等第二底部電極261'的各者具有U型輪廓。
參照圖2B，方法100接著進行到方塊118，其中，移除第三介電填料及第四介電層。參照圖19及圖20例示的範例，藉由濕式蝕刻製程移除第三介電填料27'及第四介電層24'。關於第三介電填料27'及第四介電層24'移除的細節與上述參照圖7及圖8所描述之第一介電填料27及第二介電層24移除的細節相同或相似。在移除第三介電填料27'及第四介電層24'之後，第二底部電極261'由第三介電層22'及第二蝕刻停止層23'所支撐，因此可防止第二底部電極261'在製造電容器結構的後續製程期間受損。
參照圖2B，方法100接著進行到方塊119，其中，共形地沉積第二介電膜。參照圖21例示的範例，將第二介電膜28'(例如但不限於高k介電膜)共形地沉積於第二底部電極261'上方以覆蓋第二底部電極261'及第二蝕刻停止層23'。關於第二介電膜28'形成的細節與上述參照圖9所描述之第一介電膜28形成的細節相同或相似。第二介電膜28'包括分別共形地安置在第二底部電極261'上的多個第三介電區段281'，以及安置在第二蝕刻停止層23'上的多個第四介電區段282'。第三介電區段281'及第四介電區段282'彼此交替且彼此連接以形成第二介電膜28'。
參考圖2B，方法100接著進行到方塊120，其中，共形地沉積第二頂部電極層。參照圖22例示的範例，將第二頂部電極層29'共形地沉積在第二介電膜28'上方且覆蓋第二介電膜28'。關於該第二頂部電極層29'形成的細節與上述參照圖10所描述之第一頂部電極層29形成的細節相同或相似。第二頂部電極層29'包括共形地安置在第三介電區段281'上的多個第二頂部電極291'以及共形地安置在第四介電區段282'上的多個第二連接區段292'。第二頂部電極291'和第二連接區段292'彼此交替設置，並且彼此連接以形成第二頂部電極層29'。
參照圖2B，方法100接著進行到方塊121，其中，將第四介電填料填充於由第二頂部電極層所界定的第二凹槽中。參照圖22及圖23例示的範例，將第四介電填料31'填充於由該第二頂部電極層29'界定的該等第二凹槽30'。關於第四介電填料31'填充的細節與上述參照圖10及圖11所描述的第二介電填料31填充的細節相同或相似。藉由平坦化技術(例如CMP)移除在第二頂部電極層29'上方過量的第四介電填料31'，以形成第二電容器子結構(C2)於第一電容器子結構(C1)上。第二電容器子結構(C2)包括第二絕緣層(D2)及設置在第二絕緣層(D2)中的多個第二電容器區段(S2)。第二絕緣層(D2)自第三介電層22'及第四介電填料31'形成。該等第二電容器區段(S2)之各者包括該等第二底部電極261'中的一者、共形地設置於第二底部電極261'中的該者上的該等第三介電區段281'中對應的一者、以及該等第二頂部電極291'中對應的一者，其共形地安置在第三介電區段281'的對應的該者上且藉由第三介電區段281'中對應的該者與第二底部電極261'中的該者隔離。在該等第二電容器區段(S2)中之兩個相鄰者中，第二底部電極261'彼此間隔開，且第二頂部電極291'藉由該等第二連接區段292'中之對應的一者彼此連接。第二蝕刻停止層23'係安置於第三介電層22'上，以將該等第二底部電極261'中的各者界定為插入第三介電層22'中的下部和延伸遠離下部並穿過第二蝕刻停止層23'的上部。該等第二底部電極261'中各者的下部與上部的高度比值在約3/7至約7/3的範圍內。如上所述，在移除第三介電填料27'以及第四介電層24'之後，第二底部電極261'由第三介電層22'以及第二蝕刻停止層23'所支撐，因此可防止第二底部電極261'在用於製造堆疊電容器結構的後續製程期間受損。因此，與圖1例示之電容器18的縱橫比(其侷限於高至7)相比，可將第二電容器區段(S2)之縱橫比增加至例如高至12而不受損，藉此增強第二電容器區段(S2)之電容值。
參照圖2B，方法100接著進行到方塊122，其中，形成第二溝槽。參照圖24例示的範例，第二溝槽32'藉由使用蝕刻製程(例如但不限於乾式蝕刻製程)透過圖案化光阻層(未顯示)將第四介電填料31'、該等第二連接區段292'中的一者、該等第四介電區段282'中對應的一者、第二蝕刻停止層23'、第三介電層22'、及第二介電填料31圖案化而形成，該圖案化光阻層可藉由曝光、烘烤、顯影、及/或習知的其他光微影製程形成。因此所形成的第二溝槽32'穿過第四介電填料31'、第二連接區段292'中的該者、第四介電區段282'中對應的該者、第二蝕刻停止層23'、第三介電層22'以及第二介電填料31，以暴露出該等第一連接區段292中對應的一者。
參照圖2B，方法100接著進行到方塊123，其中，形成第二垂直互連結構。參照圖24至圖26例示之範例，第二垂直互連結構33'藉由沉積金屬材料以填充第二溝槽32'然後藉由平坦化技術(例如CMP)移除過量的金屬材料來形成。在一些實施例中，金屬材料可包括例如但不限於鈷、鎢、銅、鈦、鉭、鋁、鋯、鉿或其組合。其他合適金屬材料亦在本揭示內容的預期範圍內。在一些實施例中，金屬材料的沉積可藉由所屬技術領域中具有通常知識者所知的半導體製造之合適技術來實行，例如但不限於ALD、PEALD、或其他合適的沉積技術。在一些實施例中，第二垂直互連結構33'延伸於第一電容器子結構和第二電容器子結構(C1、C2)中各者的中心部分中。第一頂部電極291和第二頂部電極291'透過第二垂直互連結構33'彼此電性連接。具體而言，第一頂部電極層29與第二頂部電極層29'透過第二垂直互連結構33'彼此電性連接。此外，該等第一底部電極261中各者和該等第二底部電極261'中對應的一者透過該等第一垂直互連結構34中對應的一者彼此電性連接。
參照圖2B，方法100接著進行到方塊124，其中，形成頂部板。參照圖27例示的範例，頂部板34'形成於第二頂部電極層29'上且與第二頂部電極層29'物理性及電性連接，其藉由以下形成：在第二頂部電極層29'上沉積光阻層；藉由曝光、烘烤、顯影及/或習知的其他光微影製程來圖案化該光阻層以形成具有圖案開口之圖案化光阻層；沉積金屬材料以填充圖案化光阻層之圖案開口；及藉由平坦化技術(例如CMP)移除過量的金屬材料。頂部板34'亦物理性及電性連接至第二垂直互連結構33'。
圖28例示根據一些實施例之用於製造堆疊電容器結構之方法200。圖29至圖43例示在圖28中所示方法200之各種階段期間之堆疊電容器結構的示意圖。方法200及堆疊電容器結構在下文共同描述。然而，在方法200之前、之後或期間可提供額外步驟，且本文所描述的某些步驟可被其他步驟取代或消除。同樣地，進一步的額外特徵件可呈現於堆疊電容器結構中，且/或在額外的實施例中，現有的特徵件可被取代或消除。
參照圖28，除了在形成第二電容器子結構之前，在第一電容器子結構上形成第三電容器子結構之外，方法200與上述參照圖2A及圖2B的方法100相似。第三電容器子結構的形成開始於方塊201，其中，依序沉積第五介電層、第三蝕刻停止層以及第六介電層。參照圖29例示的範例，第五介電層22''、第三蝕刻停止層23''以及第六介電層24''依序沉積於第一電容器子結構(C1)上。關於第五介電層22''、第三蝕刻停止層23''以及第六介電層24''形成的細節與上述參照圖3所描述的第一介電層22、第一蝕刻停止層23、以及第二介電層24形成的細節相同或相似。
參照圖28，第三電容器子結構之形成接著進行到方塊202，其中，形成多個第三開口。參照圖29和圖30例示的範例，形成穿過第六介電層24''、第三蝕刻停止層23''和第五介電層22''的多個第三開口25''，使得該等第一垂直互連結構34分別透過該等第三開口25''暴露。可藉由界定第三圖案於第六介電層24''上及移除第六介電層24''的一部分、第三蝕刻停止層23''的一部分以及第五介電層22''的一部分來形成第三開口25''。第三圖案化結構(P3)相應地形成，且包括多個第三柱(P31)。關於第三開口25''形成的細節與上述參照圖4所描述之第一開口25形成的細節相同或相似。
參照圖28，第三電容器子結構之形成接著進行到方塊203，其中，共形地沉積第三底部電極層。參照圖31例示的範例，第三底部電極層26''共形地沉積於第三圖案化結構(P3)上方以覆蓋第六介電層24''、第三蝕刻停止層23''、第五介電層22''、及第一電容器子結構(C1)，且物理性及電性連接至第一垂直互連結構34。關於第三底部電極層26''形成的細節與上述參照圖5所描述的第一底部電極層26形成的細節相同或相似。
參照圖28，第三電容器子結構之形成接著進行到方塊204，其中，將第五介電填料填充於第三開口中。參照圖31及圖32例示之範例，由第三柱(P31)界定的第三開口25''用第五介電填料27''填充。關於第五介電填料27''填充的細節與上述參照圖5及圖6所描述之第一介電填料27填充的細節相同或相似。
參照圖28，第三電容器子結構之形成接著進行到方塊205，其中，移除過量之第五介電填料及第三底部電極層之頂部部分以形成第三底部電極。參照第32圖和第33圖例示的範例，過量的第五介電填料27''和第三底部電極層26''的頂部部分藉由平坦化技術(例如CMP)移除，以形成彼此隔開的多個第三底部電極261''。以橫截面圖而言，該等第三底部電極261''的各者具有U型輪廓。
參照圖28，第三電容器子結構之形成接著進行到方塊206，其中，移除第五介電填料及第六介電層。參照圖33及圖34例示的範例，藉由濕式蝕刻製程移除第五介電填料27''及第六介電層24''。關於第五介電填料27''及第六介電層24''移除的細節與上述參照圖7及圖8所描述之第一介電填料27及第二介電層24移除的細節相同或相似。在移除第五介電填料27''及第六介電層24''之後，第三底部電極261''由第五介電層22''及第三蝕刻停止層23''所支撐，因此可防止第三底部電極261''在用於製造堆疊電容器結構的後續製程期間受損。
參照圖28，第三電容器子結構之形成接著進行到方塊207，其中，共形地沉積第三介電膜。參照圖35例示的範例，將第三介電膜28''(例如但不限於高k介電膜)共形地沉積於第三底部電極261''上方以覆蓋第三底部電極261''及第三蝕刻停止層23''。關於第三介電膜28''形成的細節與上述參照圖9所描述之第一介電膜28形成的細節相同或相似。第三介電膜28''包括分別共形地安置在第三底部電極261''上的多個第五介電區段281''以及安置在第三蝕刻停止層23''上的多個第六介電區段282''。第五介電區段281''及第六介電區段282''彼此交替且彼此連接以形成第三介電膜28''。
參照圖28，第三電容器子結構的形成接著進行到方塊208，其中，共形地沉積第三頂部電極層。參照圖36例示的範例，將第三頂部電極層29''共形地沉積在第三介電膜28''上方且覆蓋第三介電膜28''。關於該第三頂部電極層29''形成的細節與上述參照圖10所描述之第一頂部電極層29形成的細節相同或相似。第三頂部電極層29''包括共形地安置於第五介電區段281''上之多個第三頂部電極291''及共形地安置於第六介電區段282''上之多個第三連接區段292''。第三頂部電極291''和第三連接區段292''彼此交替設置，並且彼此連接以形成第三頂部電極層29''。
參照圖28，第三電容器子結構之形成接著進行到方塊209，其中，將第六介電填料填充於由第三頂部電極層所界定之第三凹槽中。參照在圖36和圖37例示的範例，由該第三頂部電極層29''所界定的第三凹槽30''用第六介電填料31''填充。關於第六介電填料31''填充的細節與上述參照圖11所描述的第二介電填料31填充的細節相同或相似。藉由平坦化技術(例如CMP)移除第三頂部電極層29''上方過量的第六介電填料31''，以形成第三電容器子結構(C3)於第一電容器子結構(C1)上。第三電容器子結構(C3)包含第三絕緣層(D3)及安置於第三絕緣層(D3)中的多個第三電容器區段(S3)。第三絕緣層(D3)自第五介電層22''及第六介電填料31''形成。該等第三電容器區段(S3)中各者包括該等第三底部電極261''中的一者、共形地安置於第三底部電極261''中的該者上的該等第五介電區段281''中對應的一者、以及該等第三頂部電極291''中對應的一者，其共形地安置於第五介電區段281''中對應的該者上且藉由第五介電區段281''中對應的該者與第三底部電極261''中的該者隔離。在該等第三電容器區段(S3)中之兩個相鄰者中，第三底部電極261''彼此間隔開，且第三頂部電極291''藉由該等第三連接區段292''中對應的一者彼此連接。第三蝕刻停止層23''安置於第五介電層22''上，以將該等第三底部電極261''中的各者界定為插入第五介電層22''中的下部和延伸遠離下部並穿透第三蝕刻停止層23''的上部。該等第三底部電極261''中各者的下部與上部之間的高度比值在約3/7至約7/3的範圍內。如上所述，在移除第五介電填料27''及第六介電層24''之後，第三底部電極261''由第五介電層22''及第三蝕刻停止層23''所支撐，因此可防止第三底部電極261''在用於製造堆疊電容器結構的後續製程期間受損。因此，與圖1中例示之電容器18的縱橫比(其侷限於高至7)相比，可將第三電容器區段(S3)之縱橫比增加至例如高至12而不受損，藉此增強第三電容器區段(S3)之電容值。
參照圖28，第三電容器子結構之形成接著進行到方塊210，其中，形成多個第三溝槽。參照圖38例示的範例，多個第三溝槽32''藉由使用蝕刻製程(例如但不限於乾式蝕刻製程)透過圖案化光阻層(未顯示)將第六介電填料31''、第三頂部電極291''及第五介電區段281''圖案化而形成，該圖案化光阻層可藉由曝光、烘烤、顯影及/或習知的其他光微影製程而形成。因此所形成的該等第三溝槽32''的各者穿透第六介電填料31''、該等第三頂部電極291''中對應的一者、以及該等第五介電區段281''中對應的一者，以暴露出該等第三底部電極261''中對應的一者。
參照圖28，第三電容器子結構之形成接著進行到方塊211，其中，形成多個第二側壁間隔件。參照圖39中例示的範例，多個第二側壁間隔件33''形成為橫向覆蓋第六介電填料31''且向下延伸至第三底部電極261''。關於第二側壁間隔件33''形成的細節與上述參照圖13所描述的第一側壁間隔件33形成的細節相同或相似。
參照圖28，第三電容器子結構的形成接著進行到方塊212，其中，形成多個第三垂直互連結構。參照圖39及圖40例示的範例，多個第三垂直互連結構34''藉由沉積金屬材料以填充第三溝槽32''然後藉由平坦化技術(例如CMP)移除過量的金屬材料而形成。關於第三垂直互連結構34''形成的細節與上述參照圖14所描述的第一垂直互連結構34形成的細節相同或相似。
參照圖28，在形成第三電容器子結構之後，第二電容器子結構形成於第三電容器子結構上。關於第二電容器子結構(C2)形成的細節除了下述內容之外與上述參照圖15至26所描述之第二電容器子結構(C2)形成的細節相同或相似。
參照圖41例示的範例，第二溝槽32'藉由使用蝕刻製程(例如但不限於乾式蝕刻製程)透過圖案化光阻層(未顯示)將第四介電填料31'、該等第二連接區段292'中的一者、該等第四介電區段282'中對應的一者、第二蝕刻停止層23'、第三介電層22'、第六介電填料31''、該等第三連接區段292''中對應的一者、該等第六介電區段282''中對應的一者、第三蝕刻停止層23''、第五介電層22''及第二介電填料31圖案化，該圖案化光阻層可藉由曝光、烘烤、顯影及/或習知的光微影製程形成。因此所形成的溝槽32'穿透第四介電填料31'、第二連接區段292'中的該者、第四介電區段282'中對應的該者、第二蝕刻停止層23'、第三介電層22'、第六介電填料31''、第三連接區段292''中對應的該者、第六介電區段282''中對應的該者、第三蝕刻停止層23''、第五介電層22''及第二介電填料31，以暴露出該等第一連接區段292中對應的一者。
參照圖42至圖44例示的範例，第二垂直互連結構33'藉由沉積金屬材料以填充溝槽32'然後藉由平坦化技術(例如CMP)移除過量的金屬材料而形成，以使得第一頂部電極層29、第二頂部電極層29'和第三頂部電極層29''透過第二垂直互連結構33'彼此電性連接。此外，該等第一底部電極261中的各者、該等第三底部電極261''中對應的一者以及該等第二底部電極261'中對應的一者透過該等第一垂直互連結構34中對應的一者以及該等第三垂直互連結構34''中對應的一者彼此電性連接。
參照在圖43例示的範例，將頂部板34'接著形成在第二頂部電極層29'上並與第二頂部電極層29'物理性及電性連接。關於頂部板34'形成的細節與上述參照圖27所描述的頂部板34'形成之細節相同或相似。
參照圖42、圖45及圖46例示的範例，在一些實施例中，第二垂直互連結構33'在第一電容器子結構、第二電容器子結構及第三電容器子結構(C1、C2、C3)中之各者中心部分中延伸，且第一電容器區段、第二電容器區段及第三電容器區段(S1、S2、S3)之各種配置可根據堆疊電容器結構之特定要求而設計。例如，第二垂直互連結構33'可被三個(如圖46中所例示)、四個(如圖45中所例示)或更多個第一電容器子結構、第二電容器子結構及第三電容器子結構(C1、C2、C3)包圍。
參照圖44例示的範例，在一些實施例中，可在第一電容器子結構與第二電容器子結構(C1、C2)之間形成兩個或更多個第三電容器子結構(C3)。
如上所述，在本揭示內容中，根據一些實施例，在用於製造堆疊電容器結構的方法期間移除介電填料及介電層之後，因此所形成的底部電極由另一介電層及安置於介電層下方的蝕刻停止層所支撐，因此可防止底部電極在用於製造堆疊電容器結構的方法的後續製程期間受損。因此，可增加堆疊電容器結構之電容器子結構中該等電容器區段之各者的縱橫比，藉此提高堆疊電容器結構的電容值。
根據本揭示內容的一些實施例，一種用於製造堆疊電容器結構之方法包括：在一基板上方形成一第一圖案化結構；在該第一圖案化結構上方形成一第一底部電極；在該第一底部電極上方沉積一第一介電膜；在該第一介電膜上方沉積一第一頂部電極層；形成從該第一底部電極延伸的一第一垂直互連結構；在該第一頂部電極層上方形成一第二圖案化結構；在該第二圖案化結構上方形成一第二底部電極，其中該第二底部電極透過該第一垂直互連結構電性連接至該第一底部電極；在該第二底部電極上方沉積一第二介電膜；在該第二介電膜上方沉積一第二頂部電極層；以及形成從該第一頂部電極層延伸的一第二垂直互連結構，其中該第二頂部電極層透過該第二垂直互連結構電性連接至該第一頂部電極層。
根據本揭示內容的一些實施例，形成該第一圖案化結構包括：在該基板上方依序沉積一第一介電層、一第一蝕刻停止層、以及一第二介電層；在該第二介電層上界定一第一圖案；及移除該第二介電層之一部分、該第一蝕刻停止層之一部分及該第一介電層之一部分以形成多個第一柱。
根據本揭示內容的一些實施例，形成該第一底部電極包括：在該第一圖案化結構上方沉積一第一底部電極層；將一第一介電填料填充於由該等第一柱中兩個相鄰者所界定之一第一開口中；以及移除在該等第一柱上方過量的第一介電填料及該第一底部電極層的頂部部分。
根據本揭示內容的一些實施例，形成該第一垂直互連結構包括：將第二介電填料填充在由該第一頂部電極層界定的一第一凹槽中；形成一第一溝槽，該第一溝槽穿透該第二介電填料、該第一頂部電極層和該第一介電膜，以暴露該第一底部電極；以及將一金屬材料填充於該第一溝槽中。
根據本揭示內容的一些實施例，形成該第二圖案化結構包括：在該第一頂部電極層上依序地沉積一第三介電層、一第二蝕刻停止層、以及一第四介電層；在該第四介電層上界定一第二圖案；及移除該第四介電層之一部分、該第二蝕刻停止層之一部分及該第三介電層之一部分以形成多個第二柱。
根據本揭示內容的一些實施例，形成該第二底部電極包括：在該第二圖案化結構上方沉積一第二底部電極層；將一第三介電填料填充於由該等第二柱中兩個相鄰者界定之一第二開口中；以及移除在該等第二柱上方過量的第三介電填料及該第二底部電極層的頂部部分。
根據本揭示內容的一些實施例，形成該第二垂直互連結構包括：將第四介電填料填充於由該第二頂部電極層界定的一第二凹槽中；形成一第二溝槽，該第二溝槽穿透該第四介電填料、該第二頂部電極層、該第二介電膜、該第二蝕刻停止層、該第三介電層及該第二介電填料，以暴露該第一頂部電極層；以及將一金屬材料填充於該第二溝槽中。
根據本揭示內容的一些實施例，該用於製造堆疊電容器結構之方法在該第一頂部電極層上方形成該第二圖案化結構之前進一步包括：在該第一頂部電極層上方形成一第三圖案化結構；在該第三圖案化結構上方形成一第三底部電極；在該第三底部電極上方沉積一第三介電膜；在該第三介電膜上方沉積一第三頂部電極層，其中該第一頂部電極層、該第二頂部電極層、及該第三頂部電極層透過該第二垂直互連結構而彼此電性連接；以及形成一第三垂直互連結構，該第三垂直互連結構從該第三底部電極延伸，其中該第一底部電極、該第二底部電極及該第三底部電極透過該第一垂直互連結構及該第三垂直互連結構彼此電性連接。
根據本揭示內容的一些實施例，形成該第三圖案化結構包括：在該第一頂部電極層上方依序地沉積一第五介電層、一第三蝕刻停止層、以及一第六介電層；在該第六介電層上界定一第三圖案；以及移除該第六介電層的一部分、該第三蝕刻停止層的一部分以及該第五介電層的一部分以形成多個第三柱。
根據本揭示內容的一些實施例，形成該第三底部電極包括：在第三圖案化結構上方沉積一第三底部電極層；將一第五介電填料填充於該等第三柱中兩個相鄰者界定的一第三開口；以及移除在該等第三柱上方過量的第五介電填料及該第三底部電極層的頂部部分。
根據本揭示內容的一些實施例，形成該第三垂直互連結構包括：將一第六介電填料填充於由第三頂部電極層界定的一第三凹槽中；形成一第三溝槽，該第三溝槽穿透該第六介電填料、該第三頂部電極層和該第三介電膜以暴露出該第三底部電極；以及將一金屬材料填充於該第三溝槽中。
根據本揭示內容的一些實施例，一種堆疊電容器結構包括：一基板上方的一第一電容器子結構，其中該第一電容器子結構包括一第一底部電極、在該第一底部電極上方的一第一介電膜、在該第一介電膜上方的一第一頂部電極層、以及從該第一底部電極延伸的一第一垂直互連結構；在該第一電容器子結構上方的一第二電容器子結構，其中該第二電容器子結構包括透過該第一垂直互連結構電性連接至該第一底部電極的一第二底部電極、在該第二底部電極上方的一第二介電膜、以及在該第二介電膜上方的一第二頂部電極層；以及一第二垂直互連結構，其中該第二頂部電極層透過該第二垂直互連結構電性連接至該第一頂部電極層。
根據本揭示內容的一些實施例，該第一介電膜包括在該第一底部電極上方的一第一介電區段以及連接至該第一介電區段的第二介電區段；該第一頂部電極層包括在該第一介電區段上方的一第一頂部電極以及在該第二介電區段上方並連接至該第一頂部電極的一第一連接區段；該第二介電膜包括在該第二底部電極上方的一第三介電區段和連接至該第三介電區段的一第四介電區段；該第二頂部電極層包括在該第三介電區段上方的一第二頂部電極及在該第四介電區段上方並且連接至該第二頂部電極的一第二連接區段；以及該第二垂直互連結構從該第一連接區段延伸且穿透該第四介電區段及該第二連接區段。
根據本揭示內容的一些實施例，該堆疊電容器結構進一步包括至少一第三電容器子結構，其介於該第一電容器子結構與該第二電容器子結構之間，其中該至少一第三電容器子結構包括一第三底部電極，在該第三底部電極上方的一第三介電膜，在該第三介電膜上方的一第三頂部電極層，以及從該第三底部電極延伸的一第三垂直互連結構。
根據本揭示內容的一些實施例，該第一底部電極、該第二底部電極和該第三底部電極透過該第一垂直互連結構和該第三垂直互連結構彼此電性連接。
根據本揭示內容的一些實施例，該第一頂部電極層、該第二頂部電極層、以及該第三頂部電極層透過該第二垂直互連結構彼此電性連接。
根據本揭示內容的一些實施例，該第三介電膜包括在該第三底部電極上方的第五介電區段以及連接至該第五介電區段的第六介電區段；該第三頂部電極層包括在該第五介電區段上方的一第三頂部電極以及在該第六介電區段上方且連接至該第三頂部電極的一第三連接區段；以及該第二垂直互連結構進一步穿過該第六介電區段及該第三連接區段。
根據本揭示內容的一些實施例，該第一電容器子結構、該第二電容器子結構、以及該第三電容器子結構之各者進一步包括一介電層；以及在該介電層上方的一蝕刻停止層，以將該第一底部電極、該第二底部電極與該第三底部電極之各者界定為插入該介電層中的一下部與延伸遠離該下部並穿透該蝕刻停止層的一上部，其中該第一底部電極、該第二底部電極及該第三底部電極中之各者的該下部與該上部之高度比例值在3/7至7/3之範圍內。
根據本揭示內容的一些實施例，一種堆疊電容器結構包括：一基板上方的一第一電容器子結構，其中該第一電容器子結構包括一第一底部電極、在該第一底部電極上方的一第一介電膜、在該第一介電膜上方的一第一頂部電極，以及從該第一底部電極延伸的一第一垂直互連結構；在該第一電容器子結構上方的一第二電容器子結構，其中該第二電容器子結構包括透過該第一垂直互連結構電性連接至該第一底部電極的一第二底部電極、在該第二底部電極上方的一第二介電膜、以及在該第二介電膜上方的一第二頂部電極；以及一第二垂直互連結構，該第二垂直互連結構延伸於第一電容器子結構與第二電容器子結構中各者的中心部分中，其中該第二頂部電極透過該第二垂直互連結構電性連接至該第一頂部電極。
根據本揭示內容的一些實施例，該堆疊電容器結構進一步包括介於第一電容器子結構與第二電容器子結構之間的至少一第三電容器子結構，其中該至少一第三電容器子結構包括一第三底部電極、在該第三底部電極上方的一第三介電膜、在該第三介電膜上方的一第三頂部電極，及自該第三底部電極延伸的一第三垂直互連結構。第一底部電極、第二底部電極和第三底部電極透過第一垂直互連結構和第三垂直互連結構彼此電性連接，且第二垂直互連結構延伸於第一電容器子結構、第二電容器子結構以及至少一第三電容器子結構中的各者的中心部分，且第一頂部電極、第二頂部電極和第三頂部電極透過第二垂直互連結構彼此電性連接。
前文概述了幾個實施例的特徵，以使得本發明所屬技術領域中具有通常知識者可以更好地理解本揭示內容的各個態樣。本發明所屬技術領域中具有通常知識者應當理解，他們可容易地使用本揭示內容為基礎以設計或修改其他加工方式或結構，以實現與本文所介紹的實施例相同的目的和/或達到與本文所介紹的實施例相同的優點。本發明所屬技術領域中具有通常知識者應當意識到，此類等效結構不脫離本揭示內容的精神與範疇，且在不脫離本揭示內容的精神與範疇的情況下，他們可對本文做各種的變化、替換、變更。
1:基板 10,20:層間介電層 11,21:介層接觸窗 12:蝕刻停止層 13:介電層 151:底部電極 16:介電膜 17:頂部電極層 18:電容器 19:頂部板 100,200:方法 101,102,103,104,105,106,107,108,109,110,111,112,113,114,115,116,117,118,119, 120,121,122,123,124,201,202,203,204,205,206,207,208,209,210,211,212,213:方塊 22:第一介電層 22':第三介電層 22'':第五介電層 23:第一蝕刻停止層 23':第二蝕刻停止層 23'':第三蝕刻停止層 24:第二介電層 24':第四介電層 24'':第六介電層 25:第一開口 25' :第二開口 25'':第三開口 26:第一底部電極層 261:第一底部電極 26':第二底部電極層 261':第二底部電極 26'':第三底部電極層 261'':第三底部電極 27:第一介電填料 27':第三介電填料 27'':第五介電填料 28:第一介電膜 281:第一介電區段 282:第二介電區段 28':第二介電膜 281':第三介電區段 282':第四介電區段 28'':第三介電膜 281'':第五介電區段 282'':第六介電區段 29:第一頂部電極層 291:第一頂部電極 292:第一連接區段 29':第二頂部電極層 291':第二頂部電極 292':第二連接區段 29'':第三頂部電極層 291'':第三頂部電極 292'':第三連接區段 30:第一凹槽 30':第二凹槽 30'':第三凹槽 31:第二介電填料 31':第四介電填料 31'':第六介電填料 32:第一溝槽 32':第二溝槽 32'':第二溝槽 33:第一側壁間隔件 33':第二垂直互連結構 33'':第二側壁間隔件 34:第一垂直互連結構 34':頂部板 34'':第三垂直互連結構 C1:第一電容器子結構 C2:第二電容器子結構 C3:第三電容器子結構 D1:第一絕緣層 D2:第二絕緣層 D3:第三絕緣層 P1:第一圖案化結構 P11:第一柱 P2:第二圖案化結構 P21:第二柱 P3:第三圖案化結構 P31:第三柱 S1:第一電容器區段 S2:第二電容器區段 S3:第三電容器區段
圖式簡單說明
藉由以下的詳細描述並配合該等附圖閱讀，本揭示內容的各個態樣可以最佳地被理解。應注意的是，依據產業的標準實務，各種特徵件未按比例繪製。事實上，各種特徵件的尺寸可為了清楚論述而任意地被增大或減小。
圖1例示根據一些實施例之電容器結構的示意圖。
圖2A及圖2B為流程圖，例示根據一些實施例之用於製造堆疊電容器結構之方法。
圖3至圖27例示展示圖2A及圖2B中所描繪之方法之中間階段的示意圖。
圖28為流程圖，例示根據一些實施例之用於製造堆疊電容器結構之方法。
圖29至圖43例示展示圖28中所描繪之方法之中間階段的示意圖。
圖44例示根據一些實施例之堆疊電容器結構的示意圖。
圖45例示根據一些實施例之堆疊電容器結構的示意性平面圖。
圖46例示根據一些實施例之堆疊電容器結構的示意性平面圖。
20:層間介電層
21:介層接觸窗
22:第一介電層
22':第三介電層
23:第一蝕刻停止層
23':第二蝕刻停止層
261:第一底部電極
261':第二底部電極
28:第一介電膜
281:第一介電區段
282:第二介電區段
28':第二介電膜
281':第三介電區段
282':第四介電區段
29:第一頂部電極層
291:第一頂部電極
292:第一連接區段
29':第二頂部電極層
291':第二頂部電極
292':第二連接區段
31:第二介電填料
31':第四介電填料
33:第一側壁間隔件
33':第二垂直互連結構
34:第一垂直互連結構
34':頂部板
C1:第一電容器子結構
C2:第二電容器子結構
D1:第一絕緣層
D2:第二絕緣層
S1:第一電容器區段
S2:第二電容器區段

Claims (1)

  1. 一種用於製造堆疊電容器結構之方法，包含： 在一基板上方形成一第一圖案化結構； 在該第一圖案化結構上方形成一第一底部電極； 在該第一底部電極上方沉積一第一介電膜； 在該第一介電膜上方沉積一第一頂部電極層； 形成從該第一底部電極延伸的一第一垂直互連結構； 在該第一頂部電極層上方形成一第二圖案化結構； 在該第二圖案化結構上方形成一第二底部電極，其中該第二底部電極透過該第一垂直互連結構電性連接至該第一底部電極； 在該第二底部電極上方沉積一第二介電膜； 在該第二介電膜上方沉積一第二頂部電極層；以及 形成從該第一頂部電極層延伸之一第二垂直互連結構，其中該第二頂部電極層透過該第二垂直互連結構電性連接到該第一頂部電極層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI847912B (zh) * 2023-10-04 2024-07-01 林君明 半導體結構以及半導體結構製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605704B1 (en) * 2021-10-08 2023-03-14 Nanya Technology Corporation Capacitor array and method for forming the same
US20240178267A1 (en) * 2022-11-29 2024-05-30 Nanya Technology Corporation Capacitor and fabricating method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164005B2 (en) * 2016-03-17 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Deep trench capacitor with a filled trench and a doped region serving as a capacitor electrode
US20230163163A1 (en) * 2021-11-22 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with integrated metal-insulator-metal capacitors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI847912B (zh) * 2023-10-04 2024-07-01 林君明 半導體結構以及半導體結構製造方法

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