TW202044598A - 金屬-絕緣體-金屬電容結構的製造方法 - Google Patents

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Abstract

金屬-絕緣體-金屬電容結構的製造方法包含形成底電極，形成第一氧化物層相鄰於底電極，以及在底電極和第一氧化物層上形成第一高介電常數的介電層。然後在第一高介電常數的介電層上形成中間電極，以及形成第二氧化物層相鄰於中間電極。可在中間電極和第二氧化物層上沉積第二高介電常數的介電層，以及在第二高介電常數的介電層上沉積頂電極。

Description

金屬-絕緣體-金屬電容結構的製造方法
本發明實施例是關於金屬-絕緣體-金屬電容結構的製造方法，特別是有關於具有與電極相鄰的介電層的金屬-絕緣體-金屬電容結構及其形成方法。
半導體積體電路(integrated circuit，IC)工業在過去的數十年內歷經了快速的發展。半導體材料及設計在技術上的進步已產生更小且更複雜的電路。由於與製程和製造相關的技術歷經科技的進展，這些材料和設計的進展已變得可行，在積體電路發展的進程中，在降低能可靠地創造出之最小組件尺寸的同時，增加單位面積的互連裝置數。
半導體中許多技術的進展是在記憶體裝置的領域中發生的，其中的一些涉及電容結構。這種電容結構包含像是金屬-氧化物-半導體(MOS)電容、p-n接面電容和金屬-絕緣體-金屬(MIM)電容。在一些應用中，由於金屬-氧化物-半導體和p-n接面電容的頻率特性可能因形成於半導體電極中的空乏層而受到限制，金屬-絕緣體-金屬電容可對金屬-氧化物-半導體和p-n接面電容提供一些優勢。金屬-絕緣體-金屬電容可展現改良的頻率和溫度特性。再者，金屬-絕緣體-金屬電容係形成在金屬互連層內或上，藉此降低互補式金屬氧化物半導體(CMOS)電晶體製程整合的相互影響或複雜度。
然而，為了製造達到預期之高密度的金屬-絕緣體-金屬電容，可能在結構中產生弱點。這些弱點可能導致電容在應力中或在裝置的製造過程或使用中的崩潰或損壞。因此，可預期金屬-絕緣體-金屬電容的改良結構和製造方法。
本揭露提供製造金屬-絕緣體-金屬(MIM)電容的方法的各種實施例。在較廣的其中一個實施例中，方法包含形成底電極，形成第一氧化物層相鄰於底電極，以及在底電極和第一氧化物層上沉積第一高介電常數的介電層。然後在第一高介電常數的介電層上形成中間電極，以及形成第二氧化物層相鄰於中間電極。可在中間電極和第二氧化物層上沉積第二高介電常數的介電層，以及在第二高介電常數的介電層上沉積頂電極。
在另一個更廣的實施例中，在基底上製造金屬-絕緣體-金屬(MIM)電容結構的方法包含在基底上形成第一導電材料層，以及將第一導電材料層圖案化以形成第一電極和開口。在開口內沉積氧化物材料。在第一電極和沉積的氧化物材料上實施化學機械研磨(chemical mechanical polishing，CMP)製程以形成平坦表面。在平坦表面上沉積具有與氧化物材料不同組成物的高介電常數的介電材料，以及在高介電常數的介電材料上形成第二電極。
在又一個實施例中，提供金屬-絕緣體-金屬(MIM)電容結構。金屬-絕緣體-金屬電容結構包含形成在基底上的底電極，以及與底電極共平面的第一氧化物層。結構在第一氧化物層和底電極上具有第一高介電常數的介電層，以及在第一高介電常數的介電層上的中間電極。第二氧化物層與中間電極共平面。結構包含在第二氧化物層與中間電極上的第二高介電常數的介電層，以及在第二高介電常數的介電層上的頂電極。
以下揭露提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本揭露的說明。當然，這些僅僅是範例，並非用以限定本發明實施例。再者，以下敘述中提及第一部件形成於第二部件之上或上方，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。為了簡化和清楚的目的，圖式中的各個部件的尺寸可能被任意地繪示。
第1圖顯示垂直堆疊的金屬-絕緣體-金屬(MIM)電容。金屬-絕緣體-金屬電容100包含電極或極板102、104和106，以及插入前述之間的介電或絕緣層108和110。電極102為金屬-絕緣體-金屬電容100的底電極。電極104為金屬-絕緣體-金屬電容100的中間電極。電極106為金屬-絕緣體-金屬電容100的頂電極。介電層108和110分別插入於電極102與104之間和電極104與106之間。在金屬-絕緣體-金屬電容100的其他實施例中，可具有包含兩個或更多極板組成之其他數目的電極。在一實施例中，將電極102和電極106維持在(操作中的)第一電位，且對電極104提供(操作中的)第二電位，第二電位與第一電位不同。因此，在電極102與電極104之間(例如在它們重疊的區域)以及在電極106與電極104之間(例如在它們重疊的區域)各自形成電容。
在基底101上形成金屬-絕緣體-金屬電容100。在許多實施例中，基底101包含一或多個形成在基底上的主動裝置(未繪示)。這些主動裝置的例子包含P型通道場效電晶體(PFET)、N型通道場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體場效(CMOS)電晶體、鰭式場效電晶體(FinFET)、高壓電晶體、高頻電晶體、雙極性接面電晶體、其他合適的裝置及/或前述之組合。
基底101包含元素半導體(例如矽或鍺)及/或化合物半導體(例如矽鍺、碳化矽、砷化鎵、砷化銦、氮化鎵和磷化銦。其他示範的基底材料包含合金半導體，例如碳化矽鍺、磷化鎵砷和磷化鎵銦。一些實施例中，基底101具有在其中定義的一或多層，例如磊晶層。舉例而言，在這樣的一個實施例中，基底101包含上覆於塊材半導體的磊晶層。其他分層的基底包含絕緣體上覆半導體(semiconductor-on-insulator, SOI)基底。在這樣絕緣體上覆半導體基底的一者中，基底101包含藉由例如氧離子植入矽晶隔離法(separation by implanted oxygen, SIMOX)來分離之製程以形成的埋置氧化物(buried oxide，BOX)層。在各種實施例中，基底101可以平面式基底、鰭、奈米線及/或其他本發明所屬技術領域中具有通常知識者知道的其他方式來呈現。
基底101可包含一或多個摻雜區。舉例而言，基底101的區域可摻雜P型摻質。合適的P型摻質包含硼、鎵、銦、其他合適的P型摻質、及/或前述之組合。基底也可包含一或多個摻雜N型摻質的區域，例如磷、砷、其他合適的N型摻質，及/或前述之組合。可使用像是離子植入或擴散的多個步驟和技術的製程以實行摻雜。
基底101也可包含主動裝置，例如在主動裝置區內形成P型場效電晶體(PFET)、N型場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體場效(CMOS)電晶體、鰭式場效電晶體(FinFET)、高壓電晶體、高頻電晶體、雙極性接面電晶體、及/或其他合適的裝置。在一示範的實施例中，主動裝置包含源/汲極區和閘極堆疊。源/汲極區可藉由在基底101內植入P型摻質(P+)，例如硼或BF2 、及/或N型摻質(N+)，例如磷或砷。一些實施例中，藉由包含環形植入(halo implant)、蝕刻、離子植入、磊晶、及/或退火步驟的製程以形成源/汲極區。
以下為金屬-絕緣體-金屬電容100之示範材料的詳細討論。介電層108和110抑制電流流經相鄰之電極102、104和106之間。一些實施例中，介電層108和110的材料可為高介電常數的介電質。高介電常數的介電材料的範例包含Al2 O3 、ZrO2 、Ta2 O5 、HfO2 、La2 O3 、TiO2 、SiO2 、或前述之組合。介電層108和110的厚度可視需求而定以調整金屬-絕緣體-金屬電容100的電容。介電層108及/或110的示範厚度包含大約20埃至大約100埃。在一實施例中，介電層108和110大約為60埃。可使用各種合適的製程以形成介電層108及/或110，例如使用化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)和原子層沉積(atomic layer deposition，ALD)。
電極102、104和106可為相同的導電材料，或者，可為不同的導電材料。在一實施例中，電極102、104及/或106可包含氮化鈦(TiN)。電極102、104及/或106其他示範的組成包含矽、多晶矽、鉭、鈦、氮化鉭、鎢、銅、鋁、鋁銅、銥、釕、鉑、前述之組合、及/或其他合適的導電材料。可訂定電極102、104及/或106的厚度以確保極板之合適的導電特性。示範的厚度包含在大約400埃與大約800埃之間。在進一步的實施例中，每一個電極的厚度在大約400埃與大約600埃之間。雖然在第1圖顯示剖面示意圖，在平面或上視圖中電極102、104及/或106可具有各種形狀。需注意的是，電極102、104和106之間的重疊決定電容效能。因此，可藉由調整電極102(又稱為底電極)在電極104(又稱為中間電極)正下方之部分的尺寸以調整金屬-絕緣體-金屬電容100的電容，等等。
電極102、104及/或106可藉由合適的製程(例如濺鍍、電子束蒸鍍)形成在基底101上。可將導電材料適當的沉積和圖案化，例如包含進行微影製程、無遮罩微影製程或各種適合將圖案轉移至相對之電極102、104或106的製程。這可由任何次數的材料移除製程組合來完成，或者可由單一道材料移除製程來完成。電極102、104或106可形成為各種形狀，例如像是圓形、曲線形狀、矩形、線狀、包含圓弧狀角落的多邊形、及/或其他合適的形狀。
再者，在金屬-絕緣體-金屬電容100內形成絕緣層112和114。絕緣層112與電極102(又稱為第一電極)共平面。根據實施例，大抵上共平面的層可定義為這些層的至少一部分橫向地對齊。在一實施例中，絕緣層112的頂面與第一電極102的頂面大抵上共平面。根據實施例，大抵上共平面的表面可定義為至少由第一表面和第二表面共用的表面，其中第一表面和第二表面橫向地對齊(即第一表面和第二表面相對於彼此並非在面外(out of plane)，或者第一表面和第二表面具有可容忍的在面外的數值(例如5%)。絕緣層114與中間電極104共平面。在一實施例中，絕緣層114的頂面大約(例如在製程容許度內)與中間電極104的頂面共平面。絕緣層112和114相對於彼此可為相同的組成。絕緣層112和114的組成可與介電層108和110的組成都不同。在另一個實施例中，絕緣層112和114可與介電層108和110中的一或多者具有相同的組成，例如氧化物(像是SiO2 )。在一實施例中，絕緣層112及/或114為氧化矽。在一實施例中，絕緣層112及/或114為氮化矽。絕緣層112和114可具有與另一者相同的組成，或者不同的組成。
在一實施例中，絕緣層112與電極102具有大抵上相似的厚度。在一實施例中，絕緣層112的厚度在大約40nm與大約80nm之間。在一實施例中，絕緣層114與電極104具有大抵上相似的厚度。在一實施例中，絕緣層114的厚度在大約40nm與大約60nm之間。
電極102(又稱為底電極層)下為絕緣層116L。在一實施例中，絕緣層116L為氧化矽。絕緣層116L的厚度可在大約2000埃與大約3000埃之間。可訂定氧化物的組成和厚度以對金屬-絕緣體-金屬電容100提供足夠的絕緣。在一實施例中，絕緣層116L具有大約2500埃的厚度。層118可位於絕緣層116L下。在一實施例中，層118為氮化矽。在一實施例中，層118大約為750埃，然而也可具有其他可能的厚度，其他可能的厚度包含例如在大約550埃與950埃之間。層118可對後續的製程(例如蝕刻接觸孔洞)提供蝕刻停止層。
在電極106(又稱為頂電極層)上為絕緣層116U，例如氧化物(像是氧化矽)。絕緣層116U可具有與絕緣層116L相同的組成。在一實施例中，絕緣層116U的厚度可大於650nm。絕緣層116U的厚度可在大約6000埃與大約7000埃之間。可訂定氧化物的組成和厚度以對金屬-絕緣體-金屬電容100(又稱為電容100)提供足夠的絕緣。在一實施例中，絕緣層116U具有大約6500埃的厚度。在另一實施例中，絕緣層116U具有大約670奈米的厚度。
阻障層124環繞金屬-絕緣體-金屬電容100。阻障層可包含複數個例如為鈦和氮化鈦的層。其他合適的組成也是可行的。阻障層外側一般為在基底上的其他裝置(例如其他的金屬-絕緣體-金屬電容100)之間提供電性絕緣的絕緣材料。各個接觸部件可延伸至金屬-絕緣體-金屬電容100。在一實施例中，接觸部件(例如導孔)延伸以將金屬-絕緣體-金屬電容100的極板與金屬層120互連，如下所討論。
在金屬層120上設置金屬-絕緣體-金屬電容100。金屬層120可為多層互連(multi-layer interconnect，MLI)結構的頂(例如最上面的)金屬層。多層互連結構可包含複數個金屬或者導體，導線和導孔。在一實施例中，金屬層120可包含銅。其他示範的組成包含鋁、多晶矽、包含鋁或銅的合金、及/或其他合適的材料。多層互連結構可形成於基底101上的主動元件(例如電晶體)上，且用以與前述的主動元件互連。在一實施例中，基底101上包含介於源極和汲極部件之間的閘極結構以形成電晶體。電晶體可為鰭式場效電晶體(FinFET)。金屬-絕緣體-金屬電容100可與一或多個形成於基底101上的電晶體互連。一些實施例中，金屬-絕緣體-金屬電容100為記憶體裝置的一部分，舉例而言，金屬-絕緣體-金屬電容100可為可變電阻式記憶體(resistive random-access memory，RRAM)單元的一個記憶體元件，及/或合適之類型的各種非揮發性電腦記憶體單元。
多層互連結構的頂金屬層120可為金屬線，用以對設置於基底上的一或多個主動或被動部件提供水平佈線互連。頂金屬層120可經由水平地延伸導孔(未繪示)與下方的金屬線互連。多層互連結構也包含金屬間介電(inter-metal dielectric，IMD)層，包含在金屬層120周圍的金屬間介電層122。金屬間介電層122可為低介電常數的介電材料，包含以氧化矽為基底之低介電常數的介電材料。組成包含氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)氧化物、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽玻璃(fluorinated silica glass，FSG)、摻碳氧化矽、黑鑽石(Black Diamond®)(應用材料公司(Applied Materials of Santa Clara，California))、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶形氟化碳、聚對二甲苯(Parylene)、雙-苯環丁烯(bis-benzocyclobutenes，BCB)、SiLK(陶氏化學(Dow Chemical，Midland，Michigan)、聚亞醯胺(polyimide)、其他合適的材料、及/或前述之組合。再次說明，金屬層120可搭配阻障層124形成，在此所述的阻障層124可大抵上相似於上述討論之金屬-絕緣體-金屬電容100的阻障層124。
結果，在一些這樣的實施例中，像是金屬-絕緣體-金屬電容100的這些結構的形成係屬於後段製程(back end of line，BEOL)的一部分。相反地，閘極結構的形成一般為前段製程(front end of line，FEOL)。在這樣的實施例中，金屬-絕緣體-金屬電容100係在後段製程完成後才形成。另一個優勢是，在沒有多層互連(MLI)結構或者將主動裝置(例如電晶體)圖案化的空間限制的情況下，可提高金屬-絕緣體-金屬電容的密度。一些實施例中，基底101上的金屬-絕緣體-金屬電容100的密度可達到大約73%-90%之間。一些實施例中，金屬-絕緣體-金屬電容100可為電容裝置陣列的部分，例如一個1×20的陣列至一個250×250的陣列。
需注意的是，在金屬-絕緣體-金屬電容100中有以「A」標記的點，這些點為電容的極板角落。需注意的是這裡的「角落」並非限定於90度角，也可為圓弧形。「角落」為金屬-絕緣體-金屬電容100的各個電極(例如電極102、電極104)的終止點。至於這些以「A」標記的點，即電容的極板終止處，電極各自的橫向側壁上有與高介電常數之介電材料的界面。然而，在上方及/或下方的終止邊緣(例如角落)，電極與例如為氧化物材料的絕緣層112和114(又稱為絕緣材料)接合。一些具有這種配置的實施例可提供某些優勢。亦即，金屬-絕緣體-金屬電容之電極的區域「A」或角落可為較容易受到應力的區域，因此，一些實施例中，這些區域較容易遭受製程的崩潰或損壞，或者較容易受到製作過程中或操作中的應力。在一些實施例中，第1圖的實施例中的區域「A」藉由以分隔之氧化物材料(例如絕緣層112、114)替代例如覆蓋側壁和區域「A」的高介電常數的介電材料，以提供在區域「A」之應力的緩解。前述的氧化物可具有較低的介電常數。由於在沉積高介電常數之介電材料之前，單獨沉積並圖案化絕緣材料，也可提供區域「A」額外的覆蓋，因此，可例如降低對於在區域「A」上提供階梯覆蓋性之高介電常數的介電材料的共形沉積的擔憂。
第2圖是根據本揭露的一些方面，顯示製造金屬-絕緣體-金屬(MIM)電容的方法200流程圖。方法200參考第2圖並與第3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K和3L以及示範的金屬-絕緣體-金屬電容300一起搭配描述。金屬-絕緣體-金屬電容300大抵上可相似於前述第1圖所示的金屬-絕緣體-金屬電容100。一些實施例中，使用方法200或前述的方面製作金屬-絕緣體-金屬電容100。
一些實施例中，根據揭露的方法200製作的金屬-絕緣體-金屬電容可為可變電阻式記憶體(RRAM)單元的一個記憶體元件及/或合適之類型的各種非揮發性電腦記憶體單元。可理解的是，可在方法200的前、中、及/或後提供額外的步驟，且在方法200之其他的實施例中可取代、刪除、及/或移動一些敘述的步驟。
方法200由方框202開始，提供基底。參見第3A圖的範例，提供基底101。基底101大抵上與上述第1圖的金屬-絕緣體-金屬電容100相似。基底101可包含各種部件，例如由多層互連結構互相連接的主動電晶體。如第3A圖所示，基底101包含頂金屬層120和金屬間介電層122，大抵上與上述第1圖的金屬-絕緣體-金屬電容100相似。
方法200繼續進行至方框204，備好基底的表面。表面可為平坦表面。在一實施例中，備好的表面為絕緣材料，例如絕緣層的頂表面。參考第3A圖的範例，在基底上設置絕緣層116L，例如氧化物。層118(又稱為蝕刻停止層)，例如氮化矽，可在絕緣層116L的下方。層118和絕緣層116L可大抵上與上述第1圖的金屬-絕緣體-金屬電容100相似。在一實施例中，絕緣層116L為氧化物，例如氧化矽。絕緣層116L及/或層118可由化學氣相沉積(CVD)及/或其他合適的方法形成。可實施化學機械研磨(CMP)以提供方框204中提及的平坦表面。
方法200持續進行至方框206，在基底上形成電容底極板或電極。電容底電極的製程可藉由沉積導電材料的共形(conformal)層，隨後將共形層圖案化以形成電容底電極。參見第3B圖的範例，在基底101上沉積導電層302。在一實施例中，導電層302為氮化鈦。其他導電材料包含矽、多晶矽、鉭、鈦、氮化鉭、鎢、銅、鋁、鋁銅、銥、釕、鉑、前述之組合、及/或其他合適的導電材料。
然後可將導電層302圖案化以形成預期形狀的電容底電極。可藉由進行微影製程、無遮罩微影製程或各種適合將圖案轉移至導電層302的製程將沉積的導電材料圖案化。這可由任何次數的材料移除製程組合來完成，或者可由單一道材料移除製程來完成。參見第3C圖的範例，將導電層302圖案化以形成電極302’。形成相鄰於電極302’且暴露出下方之絕緣層116L的開口。需注意的是，如第3C圖所示，開口暴露出與電極302’的下表面共平面之絕緣層116L的頂面。一些實施例中，也可能在將電極302’圖案化的期間蝕刻絕緣層116L的一部分。因此，絕緣層116L暴露出的頂面可能在電極302’下方之絕緣層116L的頂面下。見第3D圖，電極302’可形成為各種形狀，例如像是圓形、曲線形狀、矩形、線狀、包含圓弧狀角落的多邊形、及/或其他合適的形狀。
方法200接著繼續進行至方框208，形成與電容之第一電極相鄰的第一氧化物層。需注意的是，雖然在此以「氧化物層」做為稱呼，一些實施例中可使用其他組成，例如氮化矽。在與上述方框206中討論的底電極相鄰的開口中形成第一氧化物層。參見第3D圖的範例，形成與電極302’相鄰的第一氧化物(或氮化物)層304。第一氧化物層304可為氧化矽、氮化矽、前述之組合、及/或其他合適的組成。在一實施例中，藉由化學氣相沉積(CVD)形成第一氧化物層。然而，可使用許多合適的製程以形成第一氧化物層304，包含化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、熱氧化、前述之組合及/或其他合適的製程。
在一實施例中，絕緣材料的厚度可大於電極302’的厚度，使得絕緣材料的頂面位於電極302’的頂面上。在一實施例中，沉積的絕緣材料的厚度大約為電極302’的厚度的兩倍。然後可實施化學機械研磨(CMP)製程以降低沉積的絕緣材料的厚度，並提供平坦的頂面。在一實施例中，化學機械研磨製程大約在電極302’的頂面上具有停止點(例如定時的停止點)。舉例而言，化學機械研磨可大約停在電極302’的頂面上(例如在像是5%的電極302’的過度蝕刻的製程容許度內)。如第3D圖所示的範例中，形成包含電極302’和第一氧化物層304的平坦頂面。在一實施例中，第一氧化物層304(又稱為層304)的總厚度大約等於電極302’的總厚度。在一實施例中，層304的總厚度大於電極302’的總厚度。舉例而言，層304的絕緣材料可延伸至低於電極302’。在一實施例中，層304與電極302’之間的厚度差異可藉由控制過度蝕刻的時間或蝕刻量以進行控制。在一實施例中，若過度蝕刻的量少，可降低隨後的平坦化製程移除的材料量，提供較有效率的製程。
方法200接著繼續進行至方框210，在基底上形成第一高介電常數的介電層(或介電質)。第一高介電常數的介電層可以共形層的方式沉積。參見第3E圖的範例，在基底101上沉積第一高介電常數的介電層。在一實施例中，在不需要提供階梯覆蓋性的情況下(例如在電極302’的側壁或角落上)，在平坦表面上共形地沉積第一高介電常數的介電層306。第一高介電常數的介電層306與包含電極302’和第一氧化物層304的平坦頂面接合。第一高介電常數的介電層306具有與第一氧化物層304不同的組成。
第一高介電常數的介電層306之高介電常數的介電材料範例包含Al2 O3 、ZrO2 、Ta2 O5 、HfO2 、La2 O3 、TiO2 、SiO2 或前述之組合。可訂定第一高介電常數的介電層306的厚度以調整金屬-絕緣體-金屬電容300的電容。高介電常數的介電層的示範厚度可在大約20埃至大約100埃之間。可使用許多合適的製程以形成第一高介電常數的介電層306，包含化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)和原子層沉積(ALD)。
方法200繼續進行至方框212，在基底上形成電容中間極板或電極。電容中間電極的製程可藉由沉積導電材料的共形層，且後續將前述的共形層圖案化以形成電極。參見第3F圖的範例，在基底101上沉積導電層308。在一實施例中，導電層308為氮化鈦。其他導電材料包含矽、多晶矽、鉭、鈦、氮化鉭、鎢、銅、鋁、鋁銅、銥、釕、鉑、前述之組合、及/或其他合適的導電材料。導電層308可與導電層302具有相同的組成，或者，可提供不同的組成。
然後將導電層308圖案化以形成預期形狀的電容中間電極。可藉由進行微影製程、無遮罩微影製程或各種適合將圖案轉移至導電層308的製程將沉積的導電材料圖案化，以形成電極308’。這可由任何次數的材料移除製程組合來完成，或者可由單一道材料移除製程來完成。電極308’可形成為各種形狀，例如像是圓形、曲線形狀、矩形、線狀、包含圓弧狀角落的多邊形、及/或其他合適的形狀。參見第3G圖的範例，將(第3F圖的)導電層308圖案化以形成電極308’。在圖案化中，形成相鄰於電極308’且暴露出下方之第一高介電常數的介電層306的開口。
方法200接著繼續進行至方框214，形成與電容之中間電極相鄰的第二氧化物層。需注意的是，雖然在此以「氧化物層」做為稱呼，一些實施例中可使用其他組成，例如氮化矽。在與上述方框212中討論的底電極相鄰的開口中形成第二氧化物層。參見第3G圖的範例，形成與中間電極308’相鄰的第二氧化物(或氮化物)層310。第二氧化物層310可為氧化矽、氮化矽、前述之組合、及/或其他合適的組成。在一實施例中，第二氧化物層310與第一氧化物層304可包含相同的組成。可使用許多合適的製程以形成第二氧化物層310，包含化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、熱氧化、前述之組合及/或其他合適的製程。
在一實施例中，絕緣材料的厚度可大於電極308’的厚度，使得絕緣材料的頂面位於電極308’的頂面上。然後可實施化學機械研磨(CMP)製程以降低沉積的絕緣材料的厚度。在一實施例中，化學機械研磨製程大約在電極308’的頂面上具有停止點(例如定時的停止點)。如第3G圖所示的範例中，形成包含電極308’和第二氧化物層310的平坦頂面。
方法200接著繼續進行至方框216，在基底上形成第二高介電常數的介電層。第二高介電常數的介電層可沉積為共形層。在一實施例中，在方框214提供的平坦表面上沉積共形層。參見第3H圖的範例，在基底101上沉積第二高介電常數的介電層312。第二高介電常數的介電層312與包含電極308’和第二氧化物層310的平坦頂面接合。在一實施例中，第二高介電常數的介電層312具有與第二氧化物層310不同的組成。第二高介電常數的介電層312可具有與第一高介電常數的介電層306相同的組成。
第二高介電常數的介電層312之高介電常數的介電材料範例包含Al2 O3 、ZrO2 、Ta2 O5 、HfO2 、La2 O3 、TiO2 、SiO2 或前述之組合。可訂定第二高介電常數的介電層312的厚度以調整金屬-絕緣體-金屬電容300的電容。高介電常數的介電層的示範厚度可在大約20埃至大約100埃之間。可使用許多合適的製程以形成第二高介電常數的介電層312，包含化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)和原子層沉積(ALD)。
方法200繼續進行至方框218，在基底上形成電容上方(或頂)極板(或電極)。電容頂電極的製程可藉由沉積導電材料的共形層，且後續將此共形層圖案化以形成電極。參見第3I圖的範例，在基底101上沉積導電層314。在一實施例中，導電層314為氮化鈦。其他導電材料包含矽、多晶矽、鉭、鈦、氮化鉭、鎢、銅、鋁、鋁銅、銥、釕、鉑、前述之組合、及/或其他合適的導電材料。導電層314可與導電層302及/或308具有相同的組成，或者，可提供不同的組成。
然後將導電層314圖案化以形成預期形狀的電容頂電極。可藉由進行微影製程、無遮罩微影製程或各種適合將圖案轉移至導電層314的製程將沉積的導電材料圖案化，以形成電極314’。 這可由任何次數的材料移除製程組合來完成，或者可由單一道材料移除製程來完成。電極314’可形成為各種形狀，例如像是圓形、曲線形狀、矩形、線狀、包含圓弧狀角落的多邊形、及/或其他合適的形狀。參見第3J圖的範例，將(第3I圖的)導電層314圖案化以形成電極314’。在圖案化中，形成相鄰於電極314’且暴露出下方之第二高介電常數的介電層312的開口。
方法200接著繼續進行，在方框220進一步處理包含電容300的裝置。舉例而言，可形成電容300之額外的絕緣層和接觸及/或其他形成在基底101上的部件。
進一步處理的實施例的範例包含示範的第3K圖所顯示的部件，但不限於此。在基底101和電容300上沉積絕緣層116U。絕緣層116U可大抵上相似於上述第1圖和金屬-絕緣體-金屬電容100所討論的。形成穿過絕緣層116U和下方的層的接觸孔洞316，以暴露出頂金屬層120。絕緣層116U(又稱為層)及/或下方的層的蝕刻可包含電漿感應蝕刻製程。在一實施例中，在接觸孔洞316內填入導電材料以形成如第3L圖所示的導孔318。如第3L圖所示，導孔318可提供電容300與頂金屬層120(例如多層互連的最頂部金屬層)的電性連接。導孔318可以銅、鋁、鋁銅、及/或其他合適的材料來填充。
需注意的是，如上所述，金屬-絕緣體-金屬電容300具有三個極板。然而，這樣的配置謹為範例，並非意圖將本發明限制為超出以下申請專利範圍中明確記載的內容。也可使用第2圖的方法200製作具有更多極板或更少極板(例如也包含像是層304及/或層310之氧化物)的電容。舉例而言，在一範例中，省略方框216和218。在另一個範例中，也省略部分的方框214且在方框212形成的電極上形成像是層116U的絕緣層。
如上所述，金屬-絕緣體-金屬電容300可大抵上相似於金屬-絕緣體-金屬電容100。相似地，可根據電容預期的效能選擇導電層302、308和314的厚度，以及第一高介電常數的介電層306(又稱為介電層306或層306)和第二高介電常數的介電層312(又稱為介電層312或層312)的厚度。可訂定介電層306和介電層312的預期厚度以調整金屬-絕緣體-金屬電容300的電容。介電層306及/或介電層312的示範的厚度包含大約20埃至大約100埃。在一實施例中，介電層306和介電層312各自大約為60埃。在一實施例中，介電層306和介電層312具有彼此不同的厚度。介電層306及/或介電層312的厚度可視給予之裝置的電容效能和介電層可靠度之間的取捨而定。可藉由降低厚度的層306及/或層312增加電容效能，但降低的厚度可能產生可靠度疑慮的風險，例如層306及/或層312之介電材料的崩塌。
電極302’、308’和314’可相似於上述的電極102、104和106。可訂定電極302’、308’和314’的厚度以確保極板具有合適的導電特性。示範的厚度包含在大約400埃與大約800埃之間。在進一步的實施例中，每一個電極的厚度在大約400埃與大約600埃之間。在一實施例中，電極302’、308’和314’的任一者可具有與其他一或多個電極302’、308’和314’不同的厚度。可增加電極302’、308’及/或314’的厚度以提高對相關之電容充電的速度。在一實施例中，提供另一個電極302’、308’和314’中任一者的厚度，以及對另一個電極302’、308’和314’提供交流電(AC)。
因此，在本揭露提供在其他部件之間相鄰於電容的電極的介電層的裝置和方法。在此所述的介電層可不同於形成在電容的極板之間的絕緣層。一些實施例中，與電容之電極相鄰的介電層的作用係對電容的極板的弱點角落或邊緣區域提供保護。一些實施例中，使用金屬-絕緣體-金屬電容300作為範例，氧化物層304和310並未提供決定電容效能的電容率(permittivity)。更準確地說，決定電容效能的電容率係由介電層306和312所提供。
本揭露提供製造金屬-絕緣體-金屬(MIM)電容的方法的各種實施例。在較廣的其中一個實施例中，方法包含形成底電極，形成第一氧化物層相鄰於底電極，以及在底電極和第一氧化物層上沉積第一高介電常數的介電層。然後在第一高介電常數的介電層上形成中間電極，以及形成第二氧化物層相鄰於中間電極。可在中間電極和第二氧化物層上沉積第二高介電常數的介電層，以及在第二高介電常數的介電層上沉積頂電極。
在進一步的實施例中，方法也包含提供頂金屬層和金屬間介電質(IMD)，以及在頂金屬層和金屬間介電質上形成絕緣層；以及其中底電極係形成在絕緣層上。在一實施例中，形成第一氧化物層的方法步驟包含沉積氧化物材料，以及在氧化物材料上實施化學機械研磨(CMP)製程。化學機械研磨製程可提供包含氧化物材料和底電極的平坦表面。在一實施例中，在前述的平坦表面上直接沉積第一高介電常數的介電層。在一實施例中，在第一高介電常數的介電層上形成中間電極包含沉積導電材料做為共形層，將共形層圖案化以在導電材料內形成開口，在開口內沉積第二氧化物層，以及在第二氧化物層和導電材料上實施化學機械研磨(CMP)製程。在進一步的實施例中，化學機械研磨製程形成第二氧化物層和導電材料的平坦表面；以及其中沉積第二高介電常數的介電層係在前述的平坦表面上直接形成第二高介電常數的介電層。在上述討論的方法的一實施例中，形成第一氧化物層包含氧化矽的化學氣相沉積。
在另一個更廣的實施例中，在基底上製造金屬-絕緣體-金屬(MIM)電容結構的方法包含在基底上形成第一導電材料層，以及將第一導電材料層圖案化以形成第一電極和開口。在開口內沉積氧化物材料。在第一電極和沉積的氧化物材料上實施化學機械研磨(CMP)製程以形成平坦表面。在平坦表面上沉積具有與氧化物材料不同組成物的高介電常數的介電材料，以及在高介電常數的介電材料上形成第二電極。
在方法進一步的實施例中，第一導電材料為氮化鈦。在一實施例中，其中上述討論的平坦表面包含由第一電極定義的第一部分和由沉積的氧化物材料定義的第二部分。可在第一部分和第二部份上直接沉積高介電常數的介電材料。
在前述討論之更廣的方法的進一步的實施例中，氧化物材料大約為第一電極的厚度的兩倍。在一實施例中，形成第二電極包含沉積第二導電材料層，以及將第二導電材料圖案化以形成第二電極和另一個開口。此方法可包含以另一個氧化物材料填充前述之另一個開口，以即將另一個氧化物材料平坦化。在一實施例中，方法更包含在另一個氧化物材料上形成第三電極。
在又一個實施例中，提供金屬-絕緣體-金屬(MIM)電容結構。金屬-絕緣體-金屬電容結構包含形成在基底上的底電極，以及與底電極共平面的第一氧化物層。結構在第一氧化物層和底電極上具有第一高介電常數的介電層，以及在第一高介電常數的介電層上的中間電極。第二氧化物層與中間電極共平面。結構包含在第二氧化物層與中間電極上的第二高介電常數的介電層，以及在第二高介電常數的介電層上的頂電極。
在金屬-絕緣體-金屬(MIM)電容結構的一實施例中，第一氧化物層具有頂面與底電極的頂面共平面。可在第一氧化物層的頂面和底電極的頂面上直接地設置第一高介電常數的介電層。在一實施例中，金屬-絕緣體-金屬(MIM)電容結構更包含在底電極下的多層互連的頂金屬層。
以上概述數個實施例或範例之特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例或範例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明實施例的精神與範圍，且他們能在不違背本發明實施例之精神和範圍之下，做各式各樣的改變、取代和替換。
100、300:金屬-絕緣體-金屬電容 101:基底 102、104、106:電極 108、110:介電層 112、114、116L、116U:絕緣層 118、304、310:層 120:金屬層 122:金屬間介電層 124:阻障層 200:方法 202、204、206、208、210、212、214、216、218、220:方框 302、308、314:導電層 302’、308’、314’:電極 306:第一高介電常數的介電層 312:第二高介電常數的介電層 316:接觸孔洞 318:導孔 A:區域
藉由以下的詳述配合所附圖式，我們能更加理解本發明實施例的內容。需注意的是，根據產業上的標準做法，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，這些部件的尺寸可能被任意地增加或減少。 第1圖是根據本揭露的一些方面，顯示金屬-絕緣體-金屬(MIM)電容的一實施例的剖面。 第2圖是根據本揭露的一些方面，顯示製造金屬-絕緣體-金屬(MIM)電容的方法流程。 第3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K和3L圖是根據本揭露的一些方面，顯示使用第2圖的一方法實施例製造金屬-絕緣體-金屬(MIM)電容的剖面示意圖。 在圖式中揭露且在前述內容簡要描述的各個部件當本發明所屬技術領域中具有通常知識者在閱讀以下的詳述後將更明白易懂。當在兩者或更多圖式中顯示的部件為共同的部件時，使用相同的編號以清楚地描述。
100:金屬-絕緣體-金屬電容
101:基底
102、104、106:電極
108、110:介電層
112、114、116L、116U:絕緣層
118:層
120:金屬層
122:金屬間介電層
124:阻障層
A:區域

Claims (1)

  1. 一種金屬-絕緣體-金屬電容結構的製造方法，包括： 形成一第一氧化物層相鄰於一底電極； 在該底電極和該第一氧化物層上沉積一第一高介電常數的介電層； 在該第一高介電常數的介電層上形成一中間電極； 形成一第二氧化物層相鄰於該中間電極； 在該中間電極和該第二氧化物層上形成一第二高介電常數的介電層；以及 在該第二高介電常數的介電層上形成一頂電極。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11621263B2 (en) * 2020-10-13 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with short-resistant capacitor plate

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3246274B2 (ja) 1995-06-22 2002-01-15 松下電器産業株式会社 半導体装置
US6430028B1 (en) * 2000-11-22 2002-08-06 Newport Fab, Llc Method for fabrication of an MIM capacitor and related structure
US6849387B2 (en) 2002-02-21 2005-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for integrating copper process and MIM capacitor for embedded DRAM
US7361950B2 (en) * 2005-09-12 2008-04-22 International Business Machines Corporation Integration of a MIM capacitor with a plate formed in a well region and with a high-k dielectric
WO2008010028A1 (en) * 2006-06-15 2008-01-24 Freescale Semiconductor, Inc. Mim capacitor integration
CN103959463B (zh) * 2011-10-01 2017-03-15 英特尔公司 片上电容器及其组装方法
US20140159200A1 (en) * 2012-12-08 2014-06-12 Alvin Leng Sun Loke High-density stacked planar metal-insulator-metal capacitor structure and method for manufacturing same
CN104103495A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 具有mim电容的半导体器件及其形成方法
US9685433B2 (en) 2013-09-25 2017-06-20 Taiwan Semiconductor Manufacturing Company Ltd. Capacitor device
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9219110B2 (en) * 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9761655B1 (en) * 2016-06-20 2017-09-12 International Business Machines Corporation Stacked planar capacitors with scaled EOT
US10211147B2 (en) * 2017-07-06 2019-02-19 Globalfoundries Inc. Metal-insulator-metal capacitors with dielectric inner spacers
US10468478B2 (en) * 2017-10-26 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure and method for forming the same
US10734475B2 (en) * 2018-04-03 2020-08-04 International Business Machines Corporation Stacked MIM capacitors with self-aligned contact to reduce via enclosure
US10483344B1 (en) * 2018-04-26 2019-11-19 International Business Machines Corporation Fabrication of a MIM capacitor structure with via etch control with integrated maskless etch tuning layers
US10361367B1 (en) * 2018-07-17 2019-07-23 International Business Machines Corporation Resistive memory crossbar array with top electrode inner spacers
US10497519B1 (en) * 2018-09-27 2019-12-03 International Business Machines Corporation Back-end-of-the line capacitor

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