JP3719878B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタが形成された基板上に多層配線構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
大規模集積回路（Large Scale Integrated Circuit :LSI）の多層配線において、上層配線は下層に比較してデザイン・ルールが緩く、配線幅及び厚みともに２〜４倍となっている。例えばゲート長０．２５μｍのロジック・デバイスの最上層配線では配線幅２．２μｍ、配線厚１．６μｍにも達し、最下層に形成された第１層配線に比較して、約７倍の幅を有し、約３倍の厚みを有する。これは電源もしくは信号配線のＲＣ遅延をできる限り抑制するためであり、配線断面積を大きくすることにより抵抗成分を、配線間距離及び層間距離を大きくすることにより線間及び層間の容量成分を小さくしている。このとき、配線厚み方向の寸法を増したことで、構造上配線層部分に対応する絶縁膜（以下、線間絶縁膜と称する）についても膜厚を増やさなければならない。
【０００３】
しかし、絶縁膜は単層であっても際限なく厚く堆積できるというわけではない。絶縁膜を厚く堆積した場合の問題点を図１８を用いて説明する。図１８に示す半導体装置はｎ層の配線構造を有する半導体装置であり、半導体基板１上に、線間絶縁膜２，６，１４及び１７１と層間絶縁膜４，８，１０及び１４が交互に形成されているそして、これら絶縁膜の間に第１層配線３，第２層配線７，…，第ｎ−１層配線１３及び第ｎ層配線１８が順次形成され、ｎ層の配線構造を有する。このような半導体装置において、第１層配線３及び第２層配線７に対して第ｎ−１層配線１３及び第ｎ層配線１８は配線幅及び配線厚ともに増加していることがわかる。
【０００４】
しかし、上位２層に相当する第ｎ−１層配線１３又は第ｎ層配線１８がある臨界膜厚に達すると、これら配線１３又は１８の線間に形成された絶縁膜１３又は１９自体が持っている応力によって亀裂１２ａ〜１２ｃ、１７１ａ、１７１ｂが入ったり、あるいは割れて剥離（１７１ｃ）したりすることが一般的に知られている。このことはダマシン配線になったとしても絶縁膜を使用する限りは依然として問題となる。
【０００５】
特に、メチル基やエチル基で膜構成元素のダングリングボンドを終端した有機絶縁膜や、膜中にミクロな物理的空間や膜の密度差が存在するシリカ系ポーラス膜といった低誘電率膜を使用した際にはより顕著に発現し、そのときの臨界膜厚はおよそ１μｍである。この臨界膜厚は、大竹政雄らによる”ＵＬＳＩ平坦化有機塗布膜材料”として、電子材料８月号、ｐ．５３（１９９６）に開示されている。将来、この臨界膜厚が低誘電率絶縁膜を使用したデバイスを作製する上で大きな障害となることは明白である。
【０００６】
【発明が解決しようとする課題】
このように従来の多層配線構造を有する半導体装置では、信号の遅延を抑制するために配線間距離及び層間距離を大きくすることが必要と考えられ、これを実現するために配線厚み方向の寸法を増すことで、その線間に形成された絶縁膜の膜厚も増やす必要がある。しかし、絶縁膜自体の臨界膜厚により、応力により亀裂が入ったり、あるいは割れて剥離したりする恐れがある。
【０００７】
本発明は上記課題を解決するためになされたもので、その目的とするところは、応力の影響を低減した多層配線構造を有する半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、この発明の主要な観点によれば、線間絶縁膜を介して複数形成された配線からなる配線層が基板上に層間絶縁膜を介して複数形成されてなる３層以上からなる多層配線構造を有する半導体装置において、前記配線層のうち最上層又は上位２層における前記線間絶縁膜は、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも２層の絶縁膜の積層構造を有し、前記最上層又は上位２層における前記線間絶縁膜の膜厚は、前記配線層のうち最下層における線間絶縁膜の膜厚よりも厚いことを特徴とする。
【０００９】
ここで、膜応力を、Ｓｉ基板上にＳｉＯ2からなる薄膜を形成した場合に生じる応力σfを例にとって定義する。
【００１０】
σf＝Ｅs／６（１−ν）・ｄs 2／（ｄf・ａ）
と表すことができる。ここで、νはＳｉ基板のポアソン比、ＥsはＳｉ基板のヤング率、ｄsはＳｉ基板の厚み、ａはＳｉ基板の曲率半径、ｄfは薄膜の厚みである。
【００１１】
上記式（１）において、ν及びＥsは材料固有の値で、ｄs及びｄfは一意に定まるため、曲率半径ａが分かれば応力σfが算出される。
【００１２】
ここで、図１７に示すように、Ｓｉ基板１６１のそりをｈ、基板の直径をＤとすると、ａ2＝ｒ2＋（Ｄ／２）2、ａ＝ｒ＋ｈの関係があるので、Ｄ＞＞ｈを考慮してａ≒Ｄ2／８ｈとなる。これを式（１）に代入すると、
σf＝Ｅs／６（１−ν）・（８ｈ／Ｄ2）・（ｄs 2／ｄf）
の近似式が得られ、そり量ｈが測定できれば応力σfが求まることが分かる。
【００１３】
また、膜硬度とは、マイクロビッカース硬度Ｈvであり、一般的には対面角１３６°の正四角錐からなるビッカース圧子を用いた微小硬さ試験で、この圧子の底面の対角線の長さをｄ、圧子に加えた力をＦとすると、Ｈv＝（２Ｆ・ｓｉｎ１３６°／２）／ｄ2で定義される。
【００１４】
本発明の望ましい形態を以下に示す。
【００１５】
（１）線間絶縁膜は、膜応力又は膜硬度の少なくとも一方が異なる少なくとも２層の絶縁膜の積層構造であるか、又は構成元素のうち少なくとも１元素が異なる絶縁膜の積層構造である。
【００１６】
（２）線間絶縁膜は、複数形成された配線層のうち最上層又は上位２層に形成されてなる。
【００１７】
（３）線間絶縁膜は、第１の絶縁膜と、第１の絶縁膜に接して形成され、かつ第１の絶縁膜よりも膜硬度の高い第２の絶縁膜を有する。
【００１８】
（４）複数形成された配線層のうち最上層又は上位２層は膜厚１μｍ以上である。
【００１９】
（５）線間絶縁膜の比誘電率は３以下である。
【００２０】
なお、膜幅方向に生じる応力を緩和する方向に補正するような線間絶縁膜の構成としては、例えば複数の絶縁膜の積層構造である場合、隣接する各層が、互いに膜応力が逆方向に働く材料により形成されてなる場合のみならず、互いに膜応力が同じ方向に働く場合であっても、一方の絶縁膜が他方の絶縁膜の応力を緩和するように作用する材料により形成されている場合も含まれる。
【００２１】
また、上記目的を達成するため、この発明の別の主要な観点によれば、線間絶縁膜を介して複数形成された配線からなる配線層が基板上に層間絶縁膜を介して複数形成された３層以上からなる多層配線構造を有する半導体装置の製造方法において、前記配線層のうち最上層又は上位２層及び該層における線間絶縁膜を形成する際に、下地基板上に、前記線間絶縁膜として、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも２層の絶縁膜の積層構造を形成する工程と、前記線間絶縁膜の所定の位置に溝を形成する工程と、前記溝を含めて導電膜を埋め込み形成する工程と、前記配線を形成すべく前記溝以外に形成された導電膜を除去する工程とを有することを特徴とする。
【００２２】
望ましくは、前記絶縁膜は、膜応力又は膜硬度の少なくとも一方が異なる絶縁層の積層構造である。
【００２３】
（作用）
本発明では、多層配線構造を有する半導体装置において、配線間に形成された線間絶縁膜として、膜応力又は膜硬度の少なくとも一方が膜厚方向に異なる構造を有する絶縁膜を用い、膜幅方向に生じる応力を緩和する方向に補正する。従って、線間絶縁膜にクラックや剥離が生じない多層配線構造を作製することができる。
【００２４】
また、このような構造の線間絶縁膜を最上層又は上位２層の配線層に適用することにより、特に膜厚及び膜幅の大きな配線層部分に生じるクラックや剥離を効果的に抑制することができる。
【００２５】
また、このような線間絶縁膜として比誘電率が３以下のいわゆる低誘電率の絶縁膜に膜硬度の高い絶縁膜を接して形成することにより、膜応力の問題のみならず配線容量の低減を実現することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２７】
（第１実施形態）
図１〜図３は本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図である。まず、図１（ａ）に示すように、図示しないトランジスタが形成された半導体基板１上に線間絶縁膜２を形成する。この線間絶縁膜２の所定の位置に溝を形成し、この溝を含めて線間絶縁膜２上に導電膜を形成し、線間絶縁膜２表面が露出するようにＣＭＰ等により導電膜を研磨除去して溝内に第１層配線３を形成する。
【００２８】
次に、線間絶縁膜２及び配線３上に層間絶縁膜４を形成し、この層間絶縁膜４の所定の位置にビア・ホールを形成する。そして、このビア・ホールに導電膜を埋め込みビア・プラグ５を形成する。次に、層間絶縁膜４及びビア・プラグ５上に線間絶縁膜６を形成し、さらにこの線間絶縁膜６の所定の位置に溝を形成する。この溝はビア・プラグ５が露出する位置を含めて形成する。そして、この溝を含めて線間絶縁膜６上に導電膜を形成し、線間絶縁膜６表面が露出するまでＣＭＰ等により溝以外の部分の導電膜を研磨除去して溝内に第２層配線７を形成する。さらに、層間絶縁膜８を形成し、その所定の位置にビア・プラグ９を形成するというような工程を繰り返して、線間絶縁膜１２の溝に第ｎ−１層配線１３を形成する。
【００２９】
次に、図１（ｂ）に示すように、線間絶縁膜１２及び第ｎ−１層配線１３上に層間絶縁膜１４を形成し、さらに第ｎ−１層配線１３の一部が露出するように層間絶縁膜１４に溝を形成する。そして、この溝を含めて層間絶縁膜１４上に導電膜を形成し、層間絶縁膜１４が露出するまでＣＭＰ等により溝以外の部分の導電膜を研磨除去して溝内にビア・プラグ１５を形成する。
【００３０】
次に、第ｎ層のダマシン配線を形成するに当たり、図２（ｃ）に示すように、層間絶縁膜１４上に第１の線間絶縁膜１６及び第２の線間絶縁膜１７を順次積層して形成する。
【００３１】
第１の線間絶縁膜１６としては、例えばメチル基やエチル基によって膜構成要素のダングリングボンドを終端した有機絶縁膜が用いられ、第２の線間絶縁膜１７としては、気相化学成長法（Chemical Vapor Deposition :CVD）により堆積した絶縁膜が用いられる。このような材料からなる第１及び第２の線間絶縁膜１６及び１７は、膜応力及び膜硬度ともに異なる値を有し、第１の線間絶縁膜１６に生じる応力と、第２の線間絶縁膜１７に生じる応力は逆方向に作用する。
【００３２】
ここで、膜応力を、Ｓｉ基板上にＳｉＯ2からなる薄膜を形成した場合に生じる応力σfを例にとって以下の（２）式で定義する。
【００３３】
σf＝Ｅs／６（１−ν）・ｄs 2／（ｄf・ａ） …（２）
と表すことができる。ここで、νはＳｉ基板のポアソン比、ＥsはＳｉ基板のヤング率、ｄsはＳｉ基板の厚み、ａはＳｉ基板の曲率半径、ｄfは薄膜の厚みである。
【００３４】
また、膜硬度とは、マイクロビッカース硬度Ｈvであり、一般的には対面角１３６°の正四角錐からなるビッカース圧子を用いた微小硬さ試験で、この圧子の底面の対角線の長さをｄ、圧子に加えた力をＦとすると、Ｈv＝（２Ｆ・ｓｉｎ１３６°／２）／ｄ2で定義される。
【００３５】
次いで、図２（ｄ）に示すように、ビア・プラグ１５が露出するように第１及び第２の線間絶縁膜１６及び１７に溝を形成する。そして、この溝を含めて第１及び第２の線間絶縁膜１６及び１７上に導電膜を形成し、第２の線間絶縁膜１７が露出するまでＣＭＰ等により溝以外の部分の導電膜を研磨除去して溝に第ｎ層配線１８を形成する。以上の工程により、図３（ｅ）に示すようなｎ層の配線構造を有する半導体装置が完成する。
【００３６】
このように本実施形態によれば、最も配線幅及び配線膜厚の大きな最上層の線間絶縁膜を膜応力及び膜硬度が異なる絶縁膜の積層構造とし、これら積層されたそれぞれの絶縁膜に生じる応力がそれぞれ逆方向に作用するように線間絶縁膜の材料を選択することにより、最上層の配線部分でも線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。また、第１の線間絶縁膜１６として低誘電率の有機絶縁膜を用い、第２の線間絶縁膜として膜硬度の高いＣＶＤ−絶縁膜を用いることにより、膜応力の問題のみならず配線容量の低減も実現できる。特に、第１の線間絶縁膜１６として、比誘電率が３以下の絶縁膜を用いることが望ましい。
【００３７】
（第２実施形態）
図４〜図９は本発明の第２実施形態に係る半導体装置の製造方法の工程断面図である。以下の実施形態において第１実施形態と共通する部分には同じ符号を付し、詳細な説明は省略する。
【００３８】
図４（ａ）に示すように、第１実施形態と同様にダマシンプロセスを用いて、半導体基板１上の線間絶縁膜２間に第１層配線３を形成する。このような工程を繰り返し行い、層間絶縁膜４１中のビア・プラグ４２に接続される第ｎ−２層配線４４まで形成する。
【００３９】
次に、図４（ｂ）に示すように、線間絶縁膜４３及び第ｎ−２層配線４４上に層間絶縁膜４５を形成した後に、第ｎ−２層配線４４の一部が露出するように所定の位置にビア・ホールを開孔し、この開孔部に導電膜を埋め込むことによりビア・プラグ４６を形成する。
【００４０】
次に、第ｎ−１層目のダマシン配線を形成するに当たり、図５（ｃ）に示すように層間絶縁膜４５上に第１の線間絶縁膜４７及び第２の線間絶縁膜４８を順次積層して形成する。この第１及び第２の線間絶縁膜４７及び４８はそれぞれ第１実施形態に示した第１及び第２の線間絶縁膜１６及び１７と同じ材料が用いられる。
【００４１】
次に、図５（ｄ）に示すように、ビア・プラグ４６が露出するように第１及び第２の線間絶縁膜４７及び４８にダマシン配線用の溝を形成し、この溝を含めて第２の線間絶縁膜４８上に導電膜を形成し、溝以外の部分の導電膜をＣＭＰ等により研磨除去して溝内に第ｎ−１層配線４９を形成する（図６（ｅ））。
【００４２】
次に、図６（ｆ）に示すように、第ｎ−１層配線４９及び第２の線間絶縁膜４８上に層間絶縁膜５０を形成した後でビア・ホールを開孔し、このビア・ホールに導電膜を埋め込みビア・プラグ５１を形成する。
【００４３】
次に、ｎ層目のダマシン配線を形成するに当たり、図７（ｇ）に示すように、第３の線間絶縁膜５２及び第４の線間絶縁膜５３を順次積層して形成する。第３の線間絶縁膜５２及び第４の線間絶縁膜５３は、それぞれ第１実施形態に示した第１の線間絶縁膜１６及び第２の線間絶縁膜１７と同じ材料が用いられる。
【００４４】
次に、図８（ｈ）に示すようにビア・プラグ５０が露出するように第３及び第４の線間絶縁膜５２及び５３にダマシン配線用の溝を形成する。そして、この溝を含めて第４の線間絶縁膜５３上に導電膜を形成し、溝以外の部分の導電膜をＣＭＰ等により研磨除去することにより溝内に第ｎ層配線５４を形成する。
【００４５】
このように本実施形態によれば、最も配線幅及び配線膜厚の大きな最上層の線間絶縁膜のみならず上位２層目の線間絶縁膜についても膜応力及び膜硬度が異なる絶縁膜の積層構造とし、これら積層されたそれぞれの絶縁膜に生じる応力がそれぞれ逆方向に作用するように線間絶縁膜の材料を選択することにより、最上層のみならず、上位２層目の配線部分でも線間絶縁膜にクラックや剥離を生じさせない多層構造を有する半導体装置を製造することが可能となる。
【００４６】
なお、上記第１，２実施形態では、すべての層に関してダマシンプロセスを用いて配線を形成したが、ＲＩＥ配線構造、又はＲＩＥ配線構造とダマシン配線構造を組み合わせたものであっても構わない。
【００４７】
（第３実施形態）
図１０〜図１２は本発明の第３実施形態に係る半導体装置の製造方法の工程断面図である。本実施形態で製造される半導体装置は第１実施形態と同じ構造を有するが、第１実施形態とはその製造方法が異なるいわゆるデュアルダマシンプロセスを用いる。
【００４８】
図１０（ａ）に示すように、第１実施形態と同様にダマシンプロセスを用いて、半導体基板１上の線間絶縁膜２間に第１層配線３を形成する。次に、層間絶縁膜７１を形成し、この層間絶縁膜７１にビア・ホール及び溝を形成する。なお、本実施形態及び以下に示す第４実施形態では、層間絶縁膜には線間絶縁膜を含めるものとする。ビア・ホールは、第１層配線３に貫通するように形成する。そして、ビア・ホール及び溝を含めて導電膜を形成し、溝以外の部分に形成された導電膜をＣＭＰ等により研磨除去することにより第２層配線７２を形成する。
【００４９】
さらにこの第２層配線７２及び層間絶縁膜７１上に層間絶縁膜７３と、第２層配線７２に接続されるビア・プラグ７４を形成する。このようなデュアルダマシンプロセスを用いた配線製造工程を繰り返すことにより、層間絶縁膜７５中に第ｎ−１層配線７６を形成する。
【００５０】
次に、図１０（ｂ）に示すように、層間絶縁膜７５及び第ｎ−１層配線７６上に層間絶縁膜７７，第１の線間絶縁膜７８及び第２の線間絶縁膜７９を順次積層して形成する。第１の線間絶縁膜７８及び第２の線間絶縁膜７９はそれぞれ第１実施形態に示した第１及び第２の線間絶縁膜１６及び１７と同じ材料が用いられる。
【００５１】
次に、第ｎ−１層配線７６が露出するように層間絶縁膜７７，第１及び第２の線間絶縁膜７８及び７９にビア・ホール及びこのビア・ホールよりも広い幅を有する配線用溝を層間絶縁膜７７が露出するように形成する（図１１（ｃ））。そして、ビア・ホール及び配線用溝を含めて第２の線間絶縁膜７９上に導電膜を形成し、このビア・ホール及び配線用溝以外の部分に形成された導電膜をＣＭＰ等により研磨除去することにより第ｎ層配線８０を形成する（図１２（ｄ））。
【００５２】
このように本実施形態によれば、第１実施形態と同じ構造を有する半導体装置をデュアルダマシンプロセスを用いた方法により製造できることが分かる。従って、本実施形態により製造された半導体装置においても、最上層配線部分における線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。
【００５３】
（第４実施形態）
図１３〜図１５は本発明の第４実施形態に係る半導体装置の製造方法の工程断面図である。本実施形態で製造される半導体装置は第２実施形態と同じ構造を有するが、第２実施形態とはその製造方法が異なるいわゆるデュアルダマシンプロセスを用いる。
【００５４】
図１３（ａ）に示すように、第１実施形態と同様にダマシンプロセスを用いて、半導体基板１上の線間絶縁膜２間に第１層配線３を形成する。また、この第１層配線３及び線間絶縁膜２上に層間絶縁膜４を形成し、さらにこの層間絶縁膜４中に導電性材料によりビア・プラグ５を形成する。このような工程を繰り返し行うことにより、層間絶縁膜９１中に第ｎ−２層配線９２まで形成する。
【００５５】
次に、図１３（ｂ）に示すように、第ｎ−２層配線９２及び層間絶縁膜９１上に層間絶縁膜９３，第１の線間絶縁膜９４及び第２の線間絶縁膜９５を順次積層して形成する。第１の線間絶縁膜９４及び第２の線間絶縁膜９５はそれぞれ第１実施形態に示した第１及び第２の線間絶縁膜１６及び１７と同じ材料が用いられる。
【００５６】
次に、図１４（ｃ）に示すように、第ｎ−２層配線９２が露出するように層間絶縁膜９３，第１及び第２の線間絶縁膜９４及び９５にビア・ホールを形成するとともに、このビア・ホールよりも広い幅を有する配線用溝を層間絶縁膜９３が露出するように形成する。そして、図１４（ｄ）に示すように、ビア・ホール及び配線溝を含めて第２の線間絶縁膜９５上に導電膜を形成し、このビア・ホール及び配線用溝以外の部分に形成された導電膜をＣＭＰ等により研磨除去して第ｎ−１層配線９６を形成する。
【００５７】
さらに、図１５（ｅ）に示すように、第ｎ−１層配線９６を形成したのと同じ工程を用いて、積層して形成された第３及び第４の線間絶縁膜９８及び９９中に、第ｎ層配線１００を形成する。第３の線間絶縁膜９８及び第４の線間絶縁膜９９はそれぞれ第１実施形態に示した第１及び第２の線間絶縁膜１６及び１７と同じ材料が用いられる。
【００５８】
このように本実施形態によれば、第３実施形態と同じ構造を有する半導体装置をデュアルダマシンプロセスを用いた方法により製造できることが分かる。従って、本実施形態により製造された半導体装置においても、最上層配線部分及び上位２層目の配線部分における線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。
【００５９】
（第５実施形態）
図１６は本発明の第５実施形態に係る半導体装置の断面図である。本半導体装置はｎ層の多層配線構造を有する点で上記第１〜第４実施形態と共通する。また、本実施形態では、第２実施形態と同様に第ｎ層配線５４と第ｎ−１層配線４９についての線間絶縁膜を、異なる膜応力又は膜硬度を有する絶縁膜の積層構造とする点で共通するが、本実施形態では、その積層構造が２層ではなくｍ層（ｍ≧２）になっている。これら積層構造を、最上層から順に第ｎ−１層配線４９については第１〜第ｍ線間絶縁膜１９１−１〜１９１−ｍ、第ｎ層配線５４については第１〜第ｍ線間絶縁膜１９２−１〜１９２−ｍとする。また、第ｎ−１層配線４９と第ｎ層配線５４の配線厚は１μｍ以上である。
【００６０】
以上のような構成の線間絶縁膜１９１−１〜１９１−ｍ及び１９２−１〜１９２−ｍの構成例を表１に示す。
【００６１】
【表１】
【００６２】
表１において、第１線間絶縁膜１９１−１又は１９２−１に示されるＴＥＯＳ膜及びＵＳＧ膜（Un-doped Silicate Glass）は、ＣＶＤにより形成される膜硬度の高い絶縁膜、第２線間絶縁膜１９１−２又は１９２−２に示される有機系絶縁膜、シリカ系ポーラス膜は低誘電率膜であり、膜硬度の低い絶縁膜、第３線間絶縁膜１９１−３又は１９２−３に示されるＦＳＧ膜（Fluorine Silicate Glass）、ＴＥＯＳ膜及びＵＳＧ膜は、ＣＶＤにより形成される膜硬度の高い絶縁膜である。
【００６３】
このように、膜硬度の高い絶縁膜と膜硬度の低い絶縁膜が互いに接する構造、あるいはこれらのサンドイッチ構造とすることにより、線間絶縁膜におけるクラックや剥離の発生を低減できる。なお、第ｎ−１層目と第ｎ層とで線間絶縁膜の組み合わせを変えることもできるし、表１に示された線間絶縁膜の組み合わせには限定されないことは勿論である。
【００６４】
本発明は上記実施形態に限定されるものではない。上記実施形態では膜応力、膜硬度ともに異なる積層構造をとっているが、膜応力又は膜硬度のいずれか一方のみが異なる場合であっても、各層が互いに応力を緩和する方向に補正する膜であれば本発明の効果を奏することはもちろんである。また、２層に積層した線間絶縁膜を用いたが、積層化数はこれに限定されない。また、線間絶縁膜は異なる膜応力又は膜硬度を有する絶縁膜を積層した線間絶縁膜を用いたが、膜厚方向に膜応力又は膜硬度が連続的に変化する構造を有するものであっても、全体として応力を緩和する方向に働くものであれば本発明の効果を奏することはもちろんである。また、同じ構成元素からなる絶縁膜同士であっても膜の基本特性が異なっていれば積層化しても構わない。
【００６５】
また、膜応力又は膜硬度が膜に働く応力に関して異なる方向に働く場合のみならず、例えば基準となる膜が所定の方向に膜応力を働かせるような材料である場合に、その膜応力と同じ方向に働かせるような材料が積層された場合であっても、膜応力を緩和するものであれば良い。
【００６６】
また、本実施形態では特に限定しなかったが、本発明はロジックＬＳＩ、ＤＲＡＭ、ＳＲＡＭ、ＣＭＯＳ、バイポーラトランジスタ等の半導体装置一般に適用可能である。
【００６７】
【発明の効果】
以上詳述したように本発明によれば、多層配線構造を有する半導体装置において、配線間に形成された線間絶縁膜として、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなる少なくとも２層の絶縁膜の積層構造を有する絶縁膜を用い、膜幅方向に生じる応力を緩和する方向に補正するため、配線の寸法を大きくした場合でも線間絶縁膜にクラックや剥離が生じない多層配線構造を作製することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造方法の工程断面図。
【図２】同実施形態に係る半導体装置の製造方法の工程断面図。
【図３】同実施形態に係る半導体装置の製造方法の工程断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法の工程断面図。
【図５】同実施形態に係る半導体装置の製造方法の工程断面図。
【図６】同実施形態に係る半導体装置の製造方法の工程断面図。
【図７】同実施形態に係る半導体装置の製造方法の工程断面図。
【図８】同実施形態に係る半導体装置の製造方法の工程断面図。
【図９】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法の工程断面図。
【図１１】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１２】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１３】本発明の第４実施形態に係る半導体装置の製造方法の工程断面図。
【図１４】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１５】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１６】本発明の第５実施形態に係る半導体装置の断面図。
【図１７】膜応力の定義を説明するための図。
【図１８】従来の多層配線構造を有する半導体装置の問題点を説明するための図。
【符号の説明】
１…半導体基板
２，６，１２，４１，４３，１９１，１９２…線間絶縁膜
３…第１層配線
４，８，１０，１４，４５，５０，７１，７３，７５，７７，９１，９３，９７…層間絶縁膜
５，９，１１，１５，４２，４６，５１，７４…ビア・プラグ
７，７２…第２層配線
１３，４９，７６，９６…第ｎ−１層配線
１６，４７，７８，９４…第１の線間絶縁膜
１７，４８，７９，９５…第２の線間絶縁膜
１８，５４，８０，１００…第ｎ層配線
４４，９２…第ｎ−２層配線
５２，９８…第３の線間絶縁膜
５３，９９…第４の線間絶縁膜
【発明の属する技術分野】
本発明は、トランジスタが形成された基板上に多層配線構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
大規模集積回路（Large Scale Integrated Circuit :LSI）の多層配線において、上層配線は下層に比較してデザイン・ルールが緩く、配線幅及び厚みともに２〜４倍となっている。例えばゲート長０．２５μｍのロジック・デバイスの最上層配線では配線幅２．２μｍ、配線厚１．６μｍにも達し、最下層に形成された第１層配線に比較して、約７倍の幅を有し、約３倍の厚みを有する。これは電源もしくは信号配線のＲＣ遅延をできる限り抑制するためであり、配線断面積を大きくすることにより抵抗成分を、配線間距離及び層間距離を大きくすることにより線間及び層間の容量成分を小さくしている。このとき、配線厚み方向の寸法を増したことで、構造上配線層部分に対応する絶縁膜（以下、線間絶縁膜と称する）についても膜厚を増やさなければならない。
【０００３】
しかし、絶縁膜は単層であっても際限なく厚く堆積できるというわけではない。絶縁膜を厚く堆積した場合の問題点を図１８を用いて説明する。図１８に示す半導体装置はｎ層の配線構造を有する半導体装置であり、半導体基板１上に、線間絶縁膜２，６，１４及び１７１と層間絶縁膜４，８，１０及び１４が交互に形成されているそして、これら絶縁膜の間に第１層配線３，第２層配線７，…，第ｎ−１層配線１３及び第ｎ層配線１８が順次形成され、ｎ層の配線構造を有する。このような半導体装置において、第１層配線３及び第２層配線７に対して第ｎ−１層配線１３及び第ｎ層配線１８は配線幅及び配線厚ともに増加していることがわかる。
【０００４】
しかし、上位２層に相当する第ｎ−１層配線１３又は第ｎ層配線１８がある臨界膜厚に達すると、これら配線１３又は１８の線間に形成された絶縁膜１３又は１９自体が持っている応力によって亀裂１２ａ〜１２ｃ、１７１ａ、１７１ｂが入ったり、あるいは割れて剥離（１７１ｃ）したりすることが一般的に知られている。このことはダマシン配線になったとしても絶縁膜を使用する限りは依然として問題となる。
【０００５】
特に、メチル基やエチル基で膜構成元素のダングリングボンドを終端した有機絶縁膜や、膜中にミクロな物理的空間や膜の密度差が存在するシリカ系ポーラス膜といった低誘電率膜を使用した際にはより顕著に発現し、そのときの臨界膜厚はおよそ１μｍである。この臨界膜厚は、大竹政雄らによる”ＵＬＳＩ平坦化有機塗布膜材料”として、電子材料８月号、ｐ．５３（１９９６）に開示されている。将来、この臨界膜厚が低誘電率絶縁膜を使用したデバイスを作製する上で大きな障害となることは明白である。
【０００６】
【発明が解決しようとする課題】
このように従来の多層配線構造を有する半導体装置では、信号の遅延を抑制するために配線間距離及び層間距離を大きくすることが必要と考えられ、これを実現するために配線厚み方向の寸法を増すことで、その線間に形成された絶縁膜の膜厚も増やす必要がある。しかし、絶縁膜自体の臨界膜厚により、応力により亀裂が入ったり、あるいは割れて剥離したりする恐れがある。
【０００７】
本発明は上記課題を解決するためになされたもので、その目的とするところは、応力の影響を低減した多層配線構造を有する半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、この発明の主要な観点によれば、線間絶縁膜を介して複数形成された配線からなる配線層が基板上に層間絶縁膜を介して複数形成されてなる３層以上からなる多層配線構造を有する半導体装置において、前記配線層のうち最上層又は上位２層における前記線間絶縁膜は、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも２層の絶縁膜の積層構造を有し、前記最上層又は上位２層における前記線間絶縁膜の膜厚は、前記配線層のうち最下層における線間絶縁膜の膜厚よりも厚いことを特徴とする。
【０００９】
ここで、膜応力を、Ｓｉ基板上にＳｉＯ2からなる薄膜を形成した場合に生じる応力σfを例にとって定義する。
【００１０】
σf＝Ｅs／６（１−ν）・ｄs 2／（ｄf・ａ）
と表すことができる。ここで、νはＳｉ基板のポアソン比、ＥsはＳｉ基板のヤング率、ｄsはＳｉ基板の厚み、ａはＳｉ基板の曲率半径、ｄfは薄膜の厚みである。
【００１１】
上記式（１）において、ν及びＥsは材料固有の値で、ｄs及びｄfは一意に定まるため、曲率半径ａが分かれば応力σfが算出される。
【００１２】
ここで、図１７に示すように、Ｓｉ基板１６１のそりをｈ、基板の直径をＤとすると、ａ2＝ｒ2＋（Ｄ／２）2、ａ＝ｒ＋ｈの関係があるので、Ｄ＞＞ｈを考慮してａ≒Ｄ2／８ｈとなる。これを式（１）に代入すると、
σf＝Ｅs／６（１−ν）・（８ｈ／Ｄ2）・（ｄs 2／ｄf）
の近似式が得られ、そり量ｈが測定できれば応力σfが求まることが分かる。
【００１３】
また、膜硬度とは、マイクロビッカース硬度Ｈvであり、一般的には対面角１３６°の正四角錐からなるビッカース圧子を用いた微小硬さ試験で、この圧子の底面の対角線の長さをｄ、圧子に加えた力をＦとすると、Ｈv＝（２Ｆ・ｓｉｎ１３６°／２）／ｄ2で定義される。
【００１４】
本発明の望ましい形態を以下に示す。
【００１５】
（１）線間絶縁膜は、膜応力又は膜硬度の少なくとも一方が異なる少なくとも２層の絶縁膜の積層構造であるか、又は構成元素のうち少なくとも１元素が異なる絶縁膜の積層構造である。
【００１６】
（２）線間絶縁膜は、複数形成された配線層のうち最上層又は上位２層に形成されてなる。
【００１７】
（３）線間絶縁膜は、第１の絶縁膜と、第１の絶縁膜に接して形成され、かつ第１の絶縁膜よりも膜硬度の高い第２の絶縁膜を有する。
【００１８】
（４）複数形成された配線層のうち最上層又は上位２層は膜厚１μｍ以上である。
【００１９】
（５）線間絶縁膜の比誘電率は３以下である。
【００２０】
なお、膜幅方向に生じる応力を緩和する方向に補正するような線間絶縁膜の構成としては、例えば複数の絶縁膜の積層構造である場合、隣接する各層が、互いに膜応力が逆方向に働く材料により形成されてなる場合のみならず、互いに膜応力が同じ方向に働く場合であっても、一方の絶縁膜が他方の絶縁膜の応力を緩和するように作用する材料により形成されている場合も含まれる。
【００２１】
また、上記目的を達成するため、この発明の別の主要な観点によれば、線間絶縁膜を介して複数形成された配線からなる配線層が基板上に層間絶縁膜を介して複数形成された３層以上からなる多層配線構造を有する半導体装置の製造方法において、前記配線層のうち最上層又は上位２層及び該層における線間絶縁膜を形成する際に、下地基板上に、前記線間絶縁膜として、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも２層の絶縁膜の積層構造を形成する工程と、前記線間絶縁膜の所定の位置に溝を形成する工程と、前記溝を含めて導電膜を埋め込み形成する工程と、前記配線を形成すべく前記溝以外に形成された導電膜を除去する工程とを有することを特徴とする。
【００２２】
望ましくは、前記絶縁膜は、膜応力又は膜硬度の少なくとも一方が異なる絶縁層の積層構造である。
【００２３】
（作用）
本発明では、多層配線構造を有する半導体装置において、配線間に形成された線間絶縁膜として、膜応力又は膜硬度の少なくとも一方が膜厚方向に異なる構造を有する絶縁膜を用い、膜幅方向に生じる応力を緩和する方向に補正する。従って、線間絶縁膜にクラックや剥離が生じない多層配線構造を作製することができる。
【００２４】
また、このような構造の線間絶縁膜を最上層又は上位２層の配線層に適用することにより、特に膜厚及び膜幅の大きな配線層部分に生じるクラックや剥離を効果的に抑制することができる。
【００２５】
また、このような線間絶縁膜として比誘電率が３以下のいわゆる低誘電率の絶縁膜に膜硬度の高い絶縁膜を接して形成することにより、膜応力の問題のみならず配線容量の低減を実現することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２７】
（第１実施形態）
図１〜図３は本発明の第１実施形態に係る半導体装置の製造方法を示す工程断面図である。まず、図１（ａ）に示すように、図示しないトランジスタが形成された半導体基板１上に線間絶縁膜２を形成する。この線間絶縁膜２の所定の位置に溝を形成し、この溝を含めて線間絶縁膜２上に導電膜を形成し、線間絶縁膜２表面が露出するようにＣＭＰ等により導電膜を研磨除去して溝内に第１層配線３を形成する。
【００２８】
次に、線間絶縁膜２及び配線３上に層間絶縁膜４を形成し、この層間絶縁膜４の所定の位置にビア・ホールを形成する。そして、このビア・ホールに導電膜を埋め込みビア・プラグ５を形成する。次に、層間絶縁膜４及びビア・プラグ５上に線間絶縁膜６を形成し、さらにこの線間絶縁膜６の所定の位置に溝を形成する。この溝はビア・プラグ５が露出する位置を含めて形成する。そして、この溝を含めて線間絶縁膜６上に導電膜を形成し、線間絶縁膜６表面が露出するまでＣＭＰ等により溝以外の部分の導電膜を研磨除去して溝内に第２層配線７を形成する。さらに、層間絶縁膜８を形成し、その所定の位置にビア・プラグ９を形成するというような工程を繰り返して、線間絶縁膜１２の溝に第ｎ−１層配線１３を形成する。
【００２９】
次に、図１（ｂ）に示すように、線間絶縁膜１２及び第ｎ−１層配線１３上に層間絶縁膜１４を形成し、さらに第ｎ−１層配線１３の一部が露出するように層間絶縁膜１４に溝を形成する。そして、この溝を含めて層間絶縁膜１４上に導電膜を形成し、層間絶縁膜１４が露出するまでＣＭＰ等により溝以外の部分の導電膜を研磨除去して溝内にビア・プラグ１５を形成する。
【００３０】
次に、第ｎ層のダマシン配線を形成するに当たり、図２（ｃ）に示すように、層間絶縁膜１４上に第１の線間絶縁膜１６及び第２の線間絶縁膜１７を順次積層して形成する。
【００３１】
第１の線間絶縁膜１６としては、例えばメチル基やエチル基によって膜構成要素のダングリングボンドを終端した有機絶縁膜が用いられ、第２の線間絶縁膜１７としては、気相化学成長法（Chemical Vapor Deposition :CVD）により堆積した絶縁膜が用いられる。このような材料からなる第１及び第２の線間絶縁膜１６及び１７は、膜応力及び膜硬度ともに異なる値を有し、第１の線間絶縁膜１６に生じる応力と、第２の線間絶縁膜１７に生じる応力は逆方向に作用する。
【００３２】
ここで、膜応力を、Ｓｉ基板上にＳｉＯ2からなる薄膜を形成した場合に生じる応力σfを例にとって以下の（２）式で定義する。
【００３３】
σf＝Ｅs／６（１−ν）・ｄs 2／（ｄf・ａ） …（２）
と表すことができる。ここで、νはＳｉ基板のポアソン比、ＥsはＳｉ基板のヤング率、ｄsはＳｉ基板の厚み、ａはＳｉ基板の曲率半径、ｄfは薄膜の厚みである。
【００３４】
また、膜硬度とは、マイクロビッカース硬度Ｈvであり、一般的には対面角１３６°の正四角錐からなるビッカース圧子を用いた微小硬さ試験で、この圧子の底面の対角線の長さをｄ、圧子に加えた力をＦとすると、Ｈv＝（２Ｆ・ｓｉｎ１３６°／２）／ｄ2で定義される。
【００３５】
次いで、図２（ｄ）に示すように、ビア・プラグ１５が露出するように第１及び第２の線間絶縁膜１６及び１７に溝を形成する。そして、この溝を含めて第１及び第２の線間絶縁膜１６及び１７上に導電膜を形成し、第２の線間絶縁膜１７が露出するまでＣＭＰ等により溝以外の部分の導電膜を研磨除去して溝に第ｎ層配線１８を形成する。以上の工程により、図３（ｅ）に示すようなｎ層の配線構造を有する半導体装置が完成する。
【００３６】
このように本実施形態によれば、最も配線幅及び配線膜厚の大きな最上層の線間絶縁膜を膜応力及び膜硬度が異なる絶縁膜の積層構造とし、これら積層されたそれぞれの絶縁膜に生じる応力がそれぞれ逆方向に作用するように線間絶縁膜の材料を選択することにより、最上層の配線部分でも線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。また、第１の線間絶縁膜１６として低誘電率の有機絶縁膜を用い、第２の線間絶縁膜として膜硬度の高いＣＶＤ−絶縁膜を用いることにより、膜応力の問題のみならず配線容量の低減も実現できる。特に、第１の線間絶縁膜１６として、比誘電率が３以下の絶縁膜を用いることが望ましい。
【００３７】
（第２実施形態）
図４〜図９は本発明の第２実施形態に係る半導体装置の製造方法の工程断面図である。以下の実施形態において第１実施形態と共通する部分には同じ符号を付し、詳細な説明は省略する。
【００３８】
図４（ａ）に示すように、第１実施形態と同様にダマシンプロセスを用いて、半導体基板１上の線間絶縁膜２間に第１層配線３を形成する。このような工程を繰り返し行い、層間絶縁膜４１中のビア・プラグ４２に接続される第ｎ−２層配線４４まで形成する。
【００３９】
次に、図４（ｂ）に示すように、線間絶縁膜４３及び第ｎ−２層配線４４上に層間絶縁膜４５を形成した後に、第ｎ−２層配線４４の一部が露出するように所定の位置にビア・ホールを開孔し、この開孔部に導電膜を埋め込むことによりビア・プラグ４６を形成する。
【００４０】
次に、第ｎ−１層目のダマシン配線を形成するに当たり、図５（ｃ）に示すように層間絶縁膜４５上に第１の線間絶縁膜４７及び第２の線間絶縁膜４８を順次積層して形成する。この第１及び第２の線間絶縁膜４７及び４８はそれぞれ第１実施形態に示した第１及び第２の線間絶縁膜１６及び１７と同じ材料が用いられる。
【００４１】
次に、図５（ｄ）に示すように、ビア・プラグ４６が露出するように第１及び第２の線間絶縁膜４７及び４８にダマシン配線用の溝を形成し、この溝を含めて第２の線間絶縁膜４８上に導電膜を形成し、溝以外の部分の導電膜をＣＭＰ等により研磨除去して溝内に第ｎ−１層配線４９を形成する（図６（ｅ））。
【００４２】
次に、図６（ｆ）に示すように、第ｎ−１層配線４９及び第２の線間絶縁膜４８上に層間絶縁膜５０を形成した後でビア・ホールを開孔し、このビア・ホールに導電膜を埋め込みビア・プラグ５１を形成する。
【００４３】
次に、ｎ層目のダマシン配線を形成するに当たり、図７（ｇ）に示すように、第３の線間絶縁膜５２及び第４の線間絶縁膜５３を順次積層して形成する。第３の線間絶縁膜５２及び第４の線間絶縁膜５３は、それぞれ第１実施形態に示した第１の線間絶縁膜１６及び第２の線間絶縁膜１７と同じ材料が用いられる。
【００４４】
次に、図８（ｈ）に示すようにビア・プラグ５０が露出するように第３及び第４の線間絶縁膜５２及び５３にダマシン配線用の溝を形成する。そして、この溝を含めて第４の線間絶縁膜５３上に導電膜を形成し、溝以外の部分の導電膜をＣＭＰ等により研磨除去することにより溝内に第ｎ層配線５４を形成する。
【００４５】
このように本実施形態によれば、最も配線幅及び配線膜厚の大きな最上層の線間絶縁膜のみならず上位２層目の線間絶縁膜についても膜応力及び膜硬度が異なる絶縁膜の積層構造とし、これら積層されたそれぞれの絶縁膜に生じる応力がそれぞれ逆方向に作用するように線間絶縁膜の材料を選択することにより、最上層のみならず、上位２層目の配線部分でも線間絶縁膜にクラックや剥離を生じさせない多層構造を有する半導体装置を製造することが可能となる。
【００４６】
なお、上記第１，２実施形態では、すべての層に関してダマシンプロセスを用いて配線を形成したが、ＲＩＥ配線構造、又はＲＩＥ配線構造とダマシン配線構造を組み合わせたものであっても構わない。
【００４７】
（第３実施形態）
図１０〜図１２は本発明の第３実施形態に係る半導体装置の製造方法の工程断面図である。本実施形態で製造される半導体装置は第１実施形態と同じ構造を有するが、第１実施形態とはその製造方法が異なるいわゆるデュアルダマシンプロセスを用いる。
【００４８】
図１０（ａ）に示すように、第１実施形態と同様にダマシンプロセスを用いて、半導体基板１上の線間絶縁膜２間に第１層配線３を形成する。次に、層間絶縁膜７１を形成し、この層間絶縁膜７１にビア・ホール及び溝を形成する。なお、本実施形態及び以下に示す第４実施形態では、層間絶縁膜には線間絶縁膜を含めるものとする。ビア・ホールは、第１層配線３に貫通するように形成する。そして、ビア・ホール及び溝を含めて導電膜を形成し、溝以外の部分に形成された導電膜をＣＭＰ等により研磨除去することにより第２層配線７２を形成する。
【００４９】
さらにこの第２層配線７２及び層間絶縁膜７１上に層間絶縁膜７３と、第２層配線７２に接続されるビア・プラグ７４を形成する。このようなデュアルダマシンプロセスを用いた配線製造工程を繰り返すことにより、層間絶縁膜７５中に第ｎ−１層配線７６を形成する。
【００５０】
次に、図１０（ｂ）に示すように、層間絶縁膜７５及び第ｎ−１層配線７６上に層間絶縁膜７７，第１の線間絶縁膜７８及び第２の線間絶縁膜７９を順次積層して形成する。第１の線間絶縁膜７８及び第２の線間絶縁膜７９はそれぞれ第１実施形態に示した第１及び第２の線間絶縁膜１６及び１７と同じ材料が用いられる。
【００５１】
次に、第ｎ−１層配線７６が露出するように層間絶縁膜７７，第１及び第２の線間絶縁膜７８及び７９にビア・ホール及びこのビア・ホールよりも広い幅を有する配線用溝を層間絶縁膜７７が露出するように形成する（図１１（ｃ））。そして、ビア・ホール及び配線用溝を含めて第２の線間絶縁膜７９上に導電膜を形成し、このビア・ホール及び配線用溝以外の部分に形成された導電膜をＣＭＰ等により研磨除去することにより第ｎ層配線８０を形成する（図１２（ｄ））。
【００５２】
このように本実施形態によれば、第１実施形態と同じ構造を有する半導体装置をデュアルダマシンプロセスを用いた方法により製造できることが分かる。従って、本実施形態により製造された半導体装置においても、最上層配線部分における線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。
【００５３】
（第４実施形態）
図１３〜図１５は本発明の第４実施形態に係る半導体装置の製造方法の工程断面図である。本実施形態で製造される半導体装置は第２実施形態と同じ構造を有するが、第２実施形態とはその製造方法が異なるいわゆるデュアルダマシンプロセスを用いる。
【００５４】
図１３（ａ）に示すように、第１実施形態と同様にダマシンプロセスを用いて、半導体基板１上の線間絶縁膜２間に第１層配線３を形成する。また、この第１層配線３及び線間絶縁膜２上に層間絶縁膜４を形成し、さらにこの層間絶縁膜４中に導電性材料によりビア・プラグ５を形成する。このような工程を繰り返し行うことにより、層間絶縁膜９１中に第ｎ−２層配線９２まで形成する。
【００５５】
次に、図１３（ｂ）に示すように、第ｎ−２層配線９２及び層間絶縁膜９１上に層間絶縁膜９３，第１の線間絶縁膜９４及び第２の線間絶縁膜９５を順次積層して形成する。第１の線間絶縁膜９４及び第２の線間絶縁膜９５はそれぞれ第１実施形態に示した第１及び第２の線間絶縁膜１６及び１７と同じ材料が用いられる。
【００５６】
次に、図１４（ｃ）に示すように、第ｎ−２層配線９２が露出するように層間絶縁膜９３，第１及び第２の線間絶縁膜９４及び９５にビア・ホールを形成するとともに、このビア・ホールよりも広い幅を有する配線用溝を層間絶縁膜９３が露出するように形成する。そして、図１４（ｄ）に示すように、ビア・ホール及び配線溝を含めて第２の線間絶縁膜９５上に導電膜を形成し、このビア・ホール及び配線用溝以外の部分に形成された導電膜をＣＭＰ等により研磨除去して第ｎ−１層配線９６を形成する。
【００５７】
さらに、図１５（ｅ）に示すように、第ｎ−１層配線９６を形成したのと同じ工程を用いて、積層して形成された第３及び第４の線間絶縁膜９８及び９９中に、第ｎ層配線１００を形成する。第３の線間絶縁膜９８及び第４の線間絶縁膜９９はそれぞれ第１実施形態に示した第１及び第２の線間絶縁膜１６及び１７と同じ材料が用いられる。
【００５８】
このように本実施形態によれば、第３実施形態と同じ構造を有する半導体装置をデュアルダマシンプロセスを用いた方法により製造できることが分かる。従って、本実施形態により製造された半導体装置においても、最上層配線部分及び上位２層目の配線部分における線間絶縁膜にクラックや剥離を生じさせない多層配線構造が得られる。
【００５９】
（第５実施形態）
図１６は本発明の第５実施形態に係る半導体装置の断面図である。本半導体装置はｎ層の多層配線構造を有する点で上記第１〜第４実施形態と共通する。また、本実施形態では、第２実施形態と同様に第ｎ層配線５４と第ｎ−１層配線４９についての線間絶縁膜を、異なる膜応力又は膜硬度を有する絶縁膜の積層構造とする点で共通するが、本実施形態では、その積層構造が２層ではなくｍ層（ｍ≧２）になっている。これら積層構造を、最上層から順に第ｎ−１層配線４９については第１〜第ｍ線間絶縁膜１９１−１〜１９１−ｍ、第ｎ層配線５４については第１〜第ｍ線間絶縁膜１９２−１〜１９２−ｍとする。また、第ｎ−１層配線４９と第ｎ層配線５４の配線厚は１μｍ以上である。
【００６０】
以上のような構成の線間絶縁膜１９１−１〜１９１−ｍ及び１９２−１〜１９２−ｍの構成例を表１に示す。
【００６１】
【表１】
表１において、第１線間絶縁膜１９１−１又は１９２−１に示されるＴＥＯＳ膜及びＵＳＧ膜（Un-doped Silicate Glass）は、ＣＶＤにより形成される膜硬度の高い絶縁膜、第２線間絶縁膜１９１−２又は１９２−２に示される有機系絶縁膜、シリカ系ポーラス膜は低誘電率膜であり、膜硬度の低い絶縁膜、第３線間絶縁膜１９１−３又は１９２−３に示されるＦＳＧ膜（Fluorine Silicate Glass）、ＴＥＯＳ膜及びＵＳＧ膜は、ＣＶＤにより形成される膜硬度の高い絶縁膜である。
【００６３】
このように、膜硬度の高い絶縁膜と膜硬度の低い絶縁膜が互いに接する構造、あるいはこれらのサンドイッチ構造とすることにより、線間絶縁膜におけるクラックや剥離の発生を低減できる。なお、第ｎ−１層目と第ｎ層とで線間絶縁膜の組み合わせを変えることもできるし、表１に示された線間絶縁膜の組み合わせには限定されないことは勿論である。
【００６４】
本発明は上記実施形態に限定されるものではない。上記実施形態では膜応力、膜硬度ともに異なる積層構造をとっているが、膜応力又は膜硬度のいずれか一方のみが異なる場合であっても、各層が互いに応力を緩和する方向に補正する膜であれば本発明の効果を奏することはもちろんである。また、２層に積層した線間絶縁膜を用いたが、積層化数はこれに限定されない。また、線間絶縁膜は異なる膜応力又は膜硬度を有する絶縁膜を積層した線間絶縁膜を用いたが、膜厚方向に膜応力又は膜硬度が連続的に変化する構造を有するものであっても、全体として応力を緩和する方向に働くものであれば本発明の効果を奏することはもちろんである。また、同じ構成元素からなる絶縁膜同士であっても膜の基本特性が異なっていれば積層化しても構わない。
【００６５】
また、膜応力又は膜硬度が膜に働く応力に関して異なる方向に働く場合のみならず、例えば基準となる膜が所定の方向に膜応力を働かせるような材料である場合に、その膜応力と同じ方向に働かせるような材料が積層された場合であっても、膜応力を緩和するものであれば良い。
【００６６】
また、本実施形態では特に限定しなかったが、本発明はロジックＬＳＩ、ＤＲＡＭ、ＳＲＡＭ、ＣＭＯＳ、バイポーラトランジスタ等の半導体装置一般に適用可能である。
【００６７】
【発明の効果】
以上詳述したように本発明によれば、多層配線構造を有する半導体装置において、配線間に形成された線間絶縁膜として、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなる少なくとも２層の絶縁膜の積層構造を有する絶縁膜を用い、膜幅方向に生じる応力を緩和する方向に補正するため、配線の寸法を大きくした場合でも線間絶縁膜にクラックや剥離が生じない多層配線構造を作製することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造方法の工程断面図。
【図２】同実施形態に係る半導体装置の製造方法の工程断面図。
【図３】同実施形態に係る半導体装置の製造方法の工程断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法の工程断面図。
【図５】同実施形態に係る半導体装置の製造方法の工程断面図。
【図６】同実施形態に係る半導体装置の製造方法の工程断面図。
【図７】同実施形態に係る半導体装置の製造方法の工程断面図。
【図８】同実施形態に係る半導体装置の製造方法の工程断面図。
【図９】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法の工程断面図。
【図１１】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１２】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１３】本発明の第４実施形態に係る半導体装置の製造方法の工程断面図。
【図１４】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１５】同実施形態に係る半導体装置の製造方法の工程断面図。
【図１６】本発明の第５実施形態に係る半導体装置の断面図。
【図１７】膜応力の定義を説明するための図。
【図１８】従来の多層配線構造を有する半導体装置の問題点を説明するための図。
【符号の説明】
１…半導体基板
２，６，１２，４１，４３，１９１，１９２…線間絶縁膜
３…第１層配線
４，８，１０，１４，４５，５０，７１，７３，７５，７７，９１，９３，９７…層間絶縁膜
５，９，１１，１５，４２，４６，５１，７４…ビア・プラグ
７，７２…第２層配線
１３，４９，７６，９６…第ｎ−１層配線
１６，４７，７８，９４…第１の線間絶縁膜
１７，４８，７９，９５…第２の線間絶縁膜
１８，５４，８０，１００…第ｎ層配線
４４，９２…第ｎ−２層配線
５２，９８…第３の線間絶縁膜
５３，９９…第４の線間絶縁膜
Claims (4)
- 線間絶縁膜を介して複数形成された配線からなる配線層が基板上に層間絶縁膜を介して複数形成されてなる３層以上からなる多層配線構造を有する半導体装置において、
前記配線層のうち最上層又は上位２層における前記線間絶縁膜は、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも２層の絶縁膜の積層構造を有し、且つ最下層の線間絶縁膜は単層構造を有し、
前記最上層又は上位２層における前記線間絶縁膜の膜厚は、前記配線層のうち最下層における線間絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。 - 前記線間絶縁膜は、第１の絶縁膜と、第１の絶縁膜に接して形成され、かつ第１の絶縁間よりも膜硬度の高い第２の絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
- 前記線間絶縁膜を形成する各絶縁膜の少なくとも１層は、比誘電率が３以下であることを特徴とする請求項１に記載の半導体装置。
- 請求項１記載の半導体装置を製造するための半導体装置の製造方法において、前記配線層のうち最上層又は上位２層における線間絶縁膜を形成する際に、
下地基板上に、
前記線間絶縁膜として、膜幅方向に生じる応力を緩和する方向に補正するように、互いに膜応力が逆方向に働く材料からなり互いに接する少なくとも２層の絶縁膜の積層構造を形成する工程と、
前記線間絶縁膜の所定の位置に溝を形成する工程と、
前記溝を含めて導電膜を埋め込み形成する工程と、
前記配線を形成すべく前記溝以外に形成された導電膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16876399A JP3719878B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置及びその製造方法 |
| US09/594,843 US6534870B1 (en) | 1999-06-15 | 2000-06-15 | Apparatus and method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16876399A JP3719878B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357737A JP2000357737A (ja) | 2000-12-26 |
| JP3719878B2 true JP3719878B2 (ja) | 2005-11-24 |
Family
ID=15874003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16876399A Expired - Lifetime JP3719878B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3719878B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440472B1 (ko) * | 2001-12-13 | 2004-07-14 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100763760B1 (ko) * | 2001-12-27 | 2007-10-04 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
| KR100602378B1 (ko) | 2004-12-30 | 2006-07-18 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서의 제조 방법 |
| US7638859B2 (en) * | 2005-06-06 | 2009-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnects with harmonized stress and methods for fabricating the same |
| JP4364258B2 (ja) | 2007-05-15 | 2009-11-11 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
-
1999
- 1999-06-15 JP JP16876399A patent/JP3719878B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000357737A (ja) | 2000-12-26 |
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