JP2004282040A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】複数の異なる絶縁膜からなる層間絶縁膜から配線にかかる応力を低減する。 【解決手段】半導体基板上に下層配線を形成する工程と、下層配線を覆って多層からなる絶縁膜を形成する工程と、絶縁膜に配線溝と前記下層配線へのビアホールとを形成する工程と、配線溝に上層配線を埋め込むと同時に、ビアホールに前記下層配線と上層配線とを接続するビアを形成する工程とを有する半導体装置の製造方法において、絶縁膜形成後のプロセスによって前記ビア近傍にボイドが生じる臨界的な応力の値Ａと、絶縁膜の熱膨張係数の体積平均α´diel及びビアおよび上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、絶縁膜形成後のプロセス最高温度Tprocess_maxまたは絶縁膜材料及び絶縁膜の膜厚比を設定することを特徴とする。 【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、特に多層配線を有する半導体装置およびその製造方法に関する。
近年、半導体集積回路のチップサイズの小型化を実現するため、チップ内配線を多層にする技術が注目されている。チップ内配線を多層にした場合、下層配線と上層配線の間に層間絶縁膜が形成され、ビアによって両者が接続される。配線の高集積化を実現するためには、ビアの径を微細化する必要があるが、この場合、層間絶縁膜と配線との間の応力が微細化されたビア近傍に集中し、ビアにダメージが発生するという問題が生じる。従来、図７に示すように、配線と層間絶縁膜との間の応力を小さくするために、アルミ配線上に層間絶縁膜としてフッ素含有の酸窒化シリコン膜を設けた構成が提案されている（特開平7-169833号公報（特許文献１））。
この従来の技術では、半導体基板２０１上に絶縁膜２０２を介して選択的に形成されたアルミ配線２０３の上にフッ素含有の酸窒化シリコン膜２０４を形成することによって、アルミ配線２０３にかかる応力を低減し、アルミ配線の断線、抵抗の増加を防止することを目的としている。
特開平7-169833号公報
上記の従来技術では、アルミ配線とアルミ配線の上に形成した層間絶縁膜との間の応力に着目している。しかしながら、応力が集中するのは、上層配線と下層配線とを接続するビア部分である。従って、配線には影響が無い程度の応力でも、配線に伝達された応力によってビアに応力が集中することによって、ビア近傍にボイドが発生し、抵抗の上昇を招くという問題が発生する。また、通常、層間絶縁膜は複数の材料で構成されるが、従来例では配線への応力緩和を一つの層間絶縁膜を変更することで実現しようとしている。しかしながら、複数の層間絶縁膜全体から受ける応力を低減しない限り、配線の歩留まり向上は達成できない。
また、従来例では、多層からなる層間絶縁膜の一つの層（具体的にはフッ素含有酸窒化シリコン膜）の成膜温度が高々200℃以下にできるということを言及しているのみである。しかし、銅を用いた配線では、高温時に銅がストレス緩和をして、温度降下時に引っ張り残留応力を生じることから、引っ張り残留応力の低減には、プロセス最高温度が重要となる。したがって、プロセスの一部の低温化を行ったとしても、歩留まり低下および信頼性低下は免れない。
また、従来はビアにかかる応力の計算には３次元シミュレーション等の手法を用いる必要があり、多くの工数を要していた。
本願発明は、複数の層間絶縁膜を有する半導体装置の製造方法において、複数の層間絶縁膜からの応力を抑制した半導体装置及びその製造方法を提供することを目的とする。
本発明は、半導体基板上に下層配線を形成する工程と、下層配線を覆って多層からなる絶縁膜を形成する工程と、絶縁膜に配線溝と前記下層配線へのビアホールとを形成する工程と、配線溝に上層配線を埋め込むと同時に、ビアホールに下層配線と上層配線とを接続するビアを形成する工程とを有する半導体装置の製造方法において、絶縁膜形成後のプロセスによってビア近傍にボイドが生じる臨界的な応力の値Ａと、絶縁膜の熱膨張係数の体積平均α´diel及びビアおよび上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、式（１）を満たすように絶縁膜形成後のプロセス最高温度Tprocess_maxを設定することを特徴とする。
Figure 2004282040
 また、下層配線、上層配線及びビアとして金属を用いてもよい。
さらに、下層配線および前記上層配線として銅を主成分とする金属を含む場合においては、応力緩和温度T=300℃、A=200MPaとして、プロセスの最高温度Tprocess_maxを設定することをも特徴とする。
さらに、下層配線および上層配線が銅を主成分とする金属を含む場合には、プロセスの最高温度Tprocess_maxが450℃以下であることを特徴とする。また、本発明は半導体基板上に下層配線を形成
する工程と、下層配線を覆って多層からなる絶縁膜を形成する工程と、絶縁膜に配線溝と下層配線へのビアホールとを形成する工程と、配線溝に上層配線を埋め込むと同時に、ビアホールに下層配線と上層配線とを接続するビアを形成する工程とを有する半導体装置の製造方法において、絶縁膜形成後のプロセスによってビア近傍にボイドが生じる臨界的な応力の値Ａと、絶縁膜形成後のプロセス最高温度Tprocess_max、ビアおよび上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、式（２）を満たすように絶縁膜の熱膨張係数の体積平均α´dielを求め、絶縁膜の材料及び膜厚比を設定することを特徴とする。
Figure 2004282040
 さらに、本発明は、下層配線、上層配線及びビアを形成する工程において、下層配線、上層配線及びビアとして金属を用いることを特徴とする。
また、下層配線および前記上層配線として銅を主成分とする金属を含む場合には、応力緩和温度T=300℃、A=200MPaとして、絶縁膜の材料及び膜厚比を設定することを特徴とする。
さらに、下層配線および上層配線が銅を主成分とする金属を含む場合には、プロセスの最高温度Tprocess_maxが450℃以下であることを特徴とする。
また、本発明は、半導体基板上に形成された下層配線と、下層配線を覆って形成された多層からなる絶縁膜と、絶縁膜に形成された配線溝に埋め込まれた上層配線と、絶縁膜に形成されたビアホールに埋め込まれ、上層配線と下層配線とを接続するビアとを有する半導体装置において、絶縁膜形成後のプロセスによってビア近傍にボイドが生じる臨界的な応力の値Ａと、絶縁膜の熱膨張係数の体積平均α´diel及びビアおよび上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、式（３）を満たすように絶縁膜形成後のプロセス最高温度Tprocess_maxが設定されたことを特徴とする。
Figure 2004282040
 また、本発明は、下層配線、上層配線及びビアが金属を含むことを特徴とする。
また、本発明は、下層配線および上層配線として銅を主成分とする金属を含む場合には、応力緩和温度T=300℃、A=200MPaとして、プロセスの最高温度Tprocess_maxが設定されることを特徴とする。さらに、本発明は、下層配線および上層配線が銅を主成分とする金属を含む場合には、プロセスの最高温度Tprocess_maxが450℃以下であることを特徴とする。また、本発明は、半導体基板上に形成された下層配線と、下層配線を覆って形成された多層からなる絶縁膜と、絶縁膜に形成された配線溝に埋め込まれた上層配線と、絶縁膜に形成されたビアホールに埋め込まれ、上層配線と下層配線とを接続するビアとを有する半導体装置において、絶縁膜形成後のプロセスによってビア近傍にボイドが生じる臨界的な応力の値Ａと、絶縁膜形成後のプロセス最高温度Tprocess_max、ビアおよび上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、式（４）を満たすように絶縁膜の熱膨張係数の体積平均α´dielを求め、絶縁膜の材料及び膜厚比が設定されることを特徴とする。
Figure 2004282040
 また、下層配線、上層配線及びビアが金属を含むことを特徴とする。
さらに、下層配線および上層配線として銅を主成分とする金属を含む場合には、応力緩和温度T=300℃、A=200MPaとして、絶縁膜の材料及び膜厚比が設定されることを特徴とする。
さらに、下層配線および上層配線が銅を主成分とする金属を含む場合には、プロセスの最高温度Tprocess_maxが450℃以下であることを特徴とする。また、本発明は、半導体基板上に形成された下層配線と、下層配線を覆って形成された多層からなる絶縁膜と、絶縁膜に形成された配線溝に埋め込まれた上層配線と、絶縁膜に形成されたビアホールに埋め込まれ、上層配線と前記下層配線とを接続するビアとを有する半導体装置において、絶縁膜の一部にラダーオキサイドを含むことを特徴とする。また、絶縁膜の他の一部にSiCを含んでいてもよい。
このように、金属配線の応力緩和温度、熱膨張係数、弾性率、ポアッソン比及び、層間膜の熱膨張係数の体積平均から、応力を計算することによってプロセスの最高温度を容易に得ることができる。
また、金属配線の応力緩和温度、熱膨張係数、弾性率、ポアッソン比及び、プロセスの最高温度から、応力を計算することによって最適な層間膜の組み合わせ及び膜厚比を容易に得ることができる。
このように、本発明によれば、複数の絶縁膜からなる層間絶縁膜が配線に及ぼす応力を計算することにより、配線に抵抗増大の原因となるボイドが発生しないプロセス最高温度、層間絶縁膜の材料や膜厚比を簡便な方法で知ることができる。したがって、ビア側面に特性が異なる複数の絶縁層を形成した場合でも、ビアの抵抗変動を抑制することができるプロセス最高温度、層間絶縁膜の材料や膜厚比を簡便な方法で知ることができ、高い歩留まりで、高い信頼性を有する半導体装置を提供することが可能となる。
以下、図面を参照して、本発明の実施の形態について説明する。
本発明の実施例について、図１を参照しながら説明する。
まず、一般的に、銅（Cu）又はCuを主成分とする合金を配線及びビアに用いる半導体装置において、配線及びビアに高温が印加されるとCuが応力緩和をし、温度降下時に引っ張りの残留応力を生じ、ボイド等の発生により歩留まり低下及び信頼性の低下を招く。したがって、引っ張り残留応力を低減するためには、Cuに印加される温度が重要となる。さらに、一部のプロセスの温度を低下させても、残留応力に関しては効果が少なく、Cu形成時のプロセス温度及びその後の半導体チップのプロセス最高温度が重要である。
ここで、CuもしくはCuを主成分とする合金からなる配線及びビアによって直列に接続されたテストパターンを用いて、熱処理前後の抵抗を調べた結果について述べる。抵抗を測定した半導体チップの構造は以下のとおりである。まず、図１に示すように、層間絶縁膜１０１上に第１ストッパ層１０２及び第１配線間絶縁膜１０３が形成されており、第１ストッパ層１０２及び第１配線間絶縁膜１０３を選択的に除去して層間絶縁膜１０１上に第１バリア層１０４を介して第１配線層１０５が形成されている。さらに、第１配線層１０５及び第１配線間絶縁膜１０３上に第１キャップ層１０６及びビア間絶縁膜１０７が形成され、ビア間絶縁膜１０７上に第２ストッパ層１０８及び第２配線間絶縁膜１０９が形成される。第１キャップ層１０６及びビア間絶縁膜１０７を選択的に除去して形成されたビアホールと、第２ストッパ層１０８及び第２配線間絶縁膜１０９を選択的に除去して形成された配線溝に第２バリア層１１０を介して第２配線層１１１が形成されている。なお半導体装置の配線は、第１キャップ層１０６から第２配線層１１１の形成まで必要な配線層数だけ繰り返すのが一般的であるが、本実施例では、ビア接続の信頼性評価をする上で最小単位となる配線層数２層のもので示した。さらに最後に、第２配線層１１１及び第２配線間絶縁膜１０９上に第２キャップ層１１２及びカバー絶縁膜１１３が形成される。以上のように、第１配線層１０５と第２配線層１１１とがCuからなるビアによって直列に接続されたテストパターンを用いて、熱処理前後の抵抗を調べた。
上記の構造において、400℃、30分の熱処理を加え、熱処理前後の抵抗を調べたところ、図２に示すような結果が得られた。多層配線における繰り返しの単位構造となる、第１キャップ層(cap)１０６、第２配線間絶縁膜(IMD: inter-metal dielectric）１０９、第２ストッパ層（stopper)１０８、及びビア間絶縁膜（ILD: inter-layer dielectric）１０７をcap/IMD/stopper/ILDの順で表記するとして、SiN / SiO2 / SiON / SiO2を用いた第１のテストパターン、SiN / L-Ox / SiON / SiO2を用いた第２のテストパターン、SiN / L-Ox / SiC / SiO2を用いた第３のテストパターン、SiN / L-Ox / Stopper-less / SiO2を用いた第４のテストパターンについて、抵抗の変動を調べた。なお、L-Oxは、SiOHから構成され、分子構造が梯子状（Ladder）になっているLadder-Oxide（SiOH）の略である。試料数はそれぞれの層間膜構造において、5個ずつである。
この結果によると、第１のテストパターンでは30%、第２のテストパターンでは20%、第３のテストパターンでは8%、第4のテストパターンでは4%とビアの抵抗が増加していることがわかる。また、300℃時のビア底面の応力を三次元応力シミュレーションで求めたところ、第１乃至第４のテストパターンにおいて図３に示す抵抗変動のパターン依存性が得られ、応力と抵抗変動値との関係を図４に示す。
このことから、キャップ層、配線間絶縁膜、ストッパ層、及びビア間絶縁膜からなる層間膜を構成するそれぞれの材料の違いが、抵抗変化に寄与していることが判明した。
また、第１から第４のテストパターンを、23℃、150℃、250℃、300℃の各温度にて保存し、抵抗変動を調べてみたところ、300℃では150時間経過後に1%の抵抗変動が起ったが、250℃以下においては、150時間経過しても抵抗が変動しないという結果が得られた。
なお、抵抗が変動した試料を解析した結果、ビアと下層配線との接続部にてスリット状のボイドが確認された。
これらのことから、抵抗変動は、層間絶縁膜の応力がビア部に集中し、ビアと下部配線との間にボイドが形成されることに起因していること、及び層間絶縁膜を形成する複数の絶縁材料によってビアにかかる応力が異なることが判明した。
ここで、基板とその上に薄膜を堆積した時の、薄膜にかかる応力は次の式で一般的に表される（齋藤武博, 川野連也, 上野和良, "ULSI微細Cuダマシン配線の応力誘起ボイドに関する3-D弾塑性有限要素解析", 日本機会学会論文集 (A編) 69巻682号 (2003) pp.4-11.）。
Figure 2004282040
 このとき、αsubは、基板の熱膨張係数、α、E、νは、それぞれ薄膜の熱膨張係数、弾性率、ポアッソン比を示しており、Tprocessは、成膜温度、Tは応力緩和温度を示している。ここで応力緩和温度とは、ある材料に加わる応力が緩和される温度を指す。また、ここでは簡便のため、成膜温度で発生する膜の真性応力については無視している。
そこで、半導体チップ内のCu配線内の応力について考察すると、Cu配線は上述のとおり、複数の異なる材料から構成される層間絶縁膜から応力を受けているため、本来は各構成材料の物性値を元に三次元応力シミュレーションを行わなければ、配線内の応力を求めることはできない。しかし、次に示す層間絶縁膜全体の平均的な熱膨張係数α´dielを用いた方法を用いれば、そのような三次元応力シミュレーションを行わなくても、配線およびビアが層間絶縁膜から受ける応力の相対的な大きさを知ることが可能となる。ここで、層間絶縁膜の熱膨張係数α´dielは、各絶縁膜の熱膨張係数に体積分率をかけ、加算することによって定義する。したがって、ｎ層からなる層間絶縁膜の場合、α´dielは、α´diel=α1×r1+α2×r2+…+αn×rnとなる。ここで、α１〜αｎは、層間膜を形成する各絶縁膜の熱膨張係数、r１〜rｎは、各絶縁膜の体積分率を表している。例えば、２層の絶縁膜から層間膜が形成され、α１が1.0、r１が1/3、α2が1.5、r
2が2/3の場合、α´diel＝1.0×1/3+1.5×2/3=4/3=1.3となる。
また、Cu配線は、300℃以上の高温では、塑性変形して応力緩和するが300℃未満であれば塑性変形や応力緩和はほとんどない。したがって、Cu配線を形成した後、例えば、半導体チップ形成後であっても、300℃以上の熱処理が加わると応力緩和し、その後の冷却過程において、Cuに対して層間絶縁膜からの引っ張り応力が発生する。そして、Cuの場合、上記のとおり、応力緩和してボイドが発生する温度は、前記実験より300℃以上であることがわかっているので、ボイド発生の下限である、300℃とプロセスの最高温度T_process_maxとの温度差で生じる引っ張り応力の値が重要となる。
これらのことより、ボイド発生温度範囲でCuが層間絶縁膜から受ける応力は、以下の式によって表すことができる。
Figure 2004282040
 なお、α´dielは層間絶縁膜の熱膨張係数、αはCuの熱膨張係数、EはCuの弾性率、νはCuのポアッソン比を示しており、Tprocess_maxはプロセスの最高温度を示している。
この式に、第１乃至第４のテストパターンからなる層間絶縁膜の値（図６に示す第１乃至第４のテストパターンの値を使用）を入力し、400℃、30分アニール後の応力を求める。ここで、Cuの熱膨張係数、弾性率、ポアッソン比は、18.0［10-6/K］、105［GPa］、0.343とし（理科年表2003年, p.377, 399、丸善株式会社）、各絶縁膜の熱膨張係数として図８に示す値を使い計算すると、第１〜第４のテストパターンの層間絶縁膜の熱膨張率α´dielはそれぞれ0.880、5.20、5.51、6.14となる。なお、各層間絶縁膜は、実質的に全面に形成されているため、各絶縁膜の厚さを用いて体積分率を演算した。これらの値を上記の式に代入すると、Tprocess_maxが400℃時の応力は、第１乃至第４のテストパターンにおいて、それぞれ、274、205、200、189[MPa]となる。これらの値をプロットしたところ、図５に示すグラフが得られた。
この図５のグラフと図４のグラフとを検証したところ、上記の式から得られた数値の相対関係が、三次元応力シミュレーションで得られた数値の相対関係とほぼ一致し、相対的に同一な線分が得られていることが確認された。応力の絶対値については、三次元応力シミュレーションでは、43~44[MPa]で急峻に変化し、上記の式では、200[MPa]で急峻に変化しているという違いはあるものの、（２）及び（３）の材料で形成された層間絶縁膜の部分で急峻に抵抗変動が起っていることが共通して判る。これらのことから、シミュレーションモデルの構築や計算時間に非常に手間と時間のかかる三次元シミュレーションに依らなくても、式（６）に示した簡便な式を用いて、抵抗変動を引き起こす三次元シミュレーションでの応力値43~44[MPa]に相当する、200[MPa]という応力値以下となるように、プロセスもしくは層間絶縁膜構造を決定すれば良い。
したがって、上記の式において、層間絶縁膜を構成する材料、膜厚比が決まっている場合には、抵抗変動が急峻に変化する200[MPa]よりも低くなるように、プロセスの最高温度Tprocess_maxを設定すれば、抵抗変動を抑えることができることが判る。
また、逆にプロセスの最高温度が決まっている場合には、層間絶縁膜を構成する材料、膜厚比を決定することも可能となる。
この式に基づいて、複数の異なる絶縁膜からなる層間絶縁膜の応力を計算したところ図６に示される結果が得られた。例えば、パターン１１の層間膜構造を有する層間絶縁膜では、450℃では224[MPa]となるため、ボイドが発生して抵抗変動が起るが、425℃では、187[MPa]となりボイドの発生を防止し抵抗変動を抑制することが可能となる。なお、Cuはその材料特性として、450℃を超える高温では急激に軟化し、配線の信頼性を保つことはできない。具体的には、450℃以上の熱処理によってビア抵抗上昇もしくは断線によるビア歩留まりの低下が発生する。したがって、層間膜の構造によらず、プロセス最高温度は450℃以下に設定する必要がある。
上記の数式では、銅が応力緩和する温度300℃を用いたが、材料によって応力緩和する温度は異なる。したがって、上記の式を応力緩和する温度をTとして一般化すると、以下の数式が得られる。
Figure 2004282040
 上記の実施例では、配線が２層のものについて説明したが、配線が、２層以上の多層になった場合も、同じ構造パターンの繰り返しであれば、同様に計算することができる。
上記の実施例では、デュアルダマシンによって形成された上層配線及びビアについて説明したが、以下の応用例では、シングルダマシン及びデュアルダマシン両方に適用することができる。
上記の実施例では、配線及びビアの側面の層間絶縁膜がビアに及ぼす応力について考慮したが、第２の応用例として、最下層配線の下にある層間絶縁膜１０１、第１ストッパ層１０２及び第１配線間絶縁膜１０３を含んで、層間絶縁膜全体の熱膨張係数α´dielを計算することによって、より精度の高い値を得ることができる。これに加えて、第２の応用例として上層配線上に形成される層間絶縁膜（図示しない）を含んで、層間絶縁膜全体の熱膨張係数を計算することによって、さらに精度の高い値を得ることができる。
また、第３の応用例として、第１ストッパ層１０２、第１配線間絶縁膜１０３、第１キャップ層１０６、ビア間絶縁膜１０７の熱膨張係数から層間絶縁膜全体の熱膨張係数を計算して、ビアにかかる応力を計算することもできる。なお、上記実施例では、銅配線に対する応力について説明したが、対象材料の弾性率、ポアソン比、熱膨張係数、及び応力緩和温度を変更することによって、他の材料に適用することも可能である。
また、上記実施例では、配線としてCu又はCuを主成分とする合金を用いた場合について説明したが、ビアと下層配線の材料が異なる場合、例えば、ビアにタングステン、配線にCuを用いる場合にも適用することができる。
本発明で用いたテストパターンの断面図 テストパターンの測定結果表 抵抗変動のパター依存性 三次元応力シミュレーションによって得られた抵抗変動と応力との関係を示すグラフ 本発明の数式から得られた抵抗変動と応力との関係を示すグラフ 各種層間膜における応力と温度の関係を示す表 従来技術の断面図 各種構成材料の熱膨張係数を示す図
符号の説明
１０１ 層間絶縁膜 １０２ 第１ストッパ層 １０３ 第１配線間絶縁膜 １０４ 第１バリア膜 １０５ 第１配線層 １０６ 第１キャップ層 １０７ ビア間絶縁膜１０８ 第２ストッパ層１０９ 第２配線間絶縁膜１１０ 第２バリア膜 １１１ 第２配線層１１２ 第２キャップ層 １１３ カバー絶縁膜

Claims (18)

  1. 半導体基板上に下層配線を形成する工程と、前記下層配線を覆って多層からなる絶縁膜を形成する工程と、前記絶縁膜に配線溝と前記下層配線へのビアホールとを形成する工程と、前記配線溝に上層配線を埋め込むと同時に、前記ビアホールに前記下層配線と前記上層配線とを接続するビアを形成する工程とを有する半導体装置の製造方法において、前記絶縁膜形成後のプロセスによって前記ビア近傍にボイドが生じる臨界的な応力の値Ａと、前記絶縁膜の熱膨張係数の体積平均α´diel及び前記ビアおよび前記上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、式（１）を満たすように前記絶縁膜形成後のプロセス最高温度Tprocess_maxを設定することを特徴とする半導体装置の製造方法。
    Figure 2004282040
  2. 前記下層配線、上層配線及びビアを形成する工程において、前記下層配線、上層配線及びビアとして金属を用いることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、前記下層配線および前記上層配線として銅を主成分とする金属を含み、応力緩和温度T=300℃、A=200MPaとして、プロセスの最高温度Tprocess_maxを設定することを特徴とする半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、前記下層配線および前記上層配線が銅を主成分とする金属を含み、プロセスの最高温度Tprocess_maxが450℃以下であることを特徴とする半導体装置の製造方法。
  5. 半導体基板上に下層配線を形成する工程と、前記下層配線を覆って多層からなる絶縁膜を形成する工程と、前記絶縁膜に配線溝と前記下層配線へのビアホールとを形成する工程と、前記配線溝に上層配線を埋め込むと同時に、前記ビアホールに前記下層配線と前記上層配線とを接続するビアを形成する工程とを有する半導体装置の製造方法において、前記絶縁膜形成後のプロセスによって前記ビア近傍にボイドが生じる臨界的な応力の値Ａと、前記絶縁膜形成後のプロセス最高温度Tprocess_max、前記ビアおよび前記上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、式（２）を満たすように前記絶縁膜の熱膨張係数の体積平均α´dielを求め、前記絶縁膜の材料及び膜厚比を設定することを特徴とする半導体装置の製造方法。
    Figure 2004282040
  6. 前記下層配線、上層配線及びビアを形成する工程において、前記下層配線、上層配線及びビアとして金属を用いることを特徴とする請求項５記載の半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、前記下層配線および前記上層配線として銅を主成分とする金属を含み、応力緩和温度T=300℃、A=200MPaとして、前記絶縁膜の材料及び膜厚比を設定することを特徴とする半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、前記下層配線および前記上層配線が銅を主成分とする金属を含み、プロセスの最高温度Tprocess_maxが450℃以下であることを特徴とする半導体装置の製造方法。
  9. 半導体基板上に形成された下層配線と、前記下層配線を覆って形成された多層からなる絶縁膜と、前記絶縁膜に形成された配線溝に埋め込まれた上層配線と、前記絶縁膜に形成されたビアホールに埋め込まれ、前記上層配線と前記下層配線とを接続するビアとを有する半導体装置において、前記絶縁膜形成後のプロセスによって前記ビア近傍にボイドが生じる臨界的な応力の値Ａと、前記絶縁膜の熱膨張係数の体積平均α´diel及び前記ビアおよび前記上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、式（３）を満たすように前記絶縁膜形成後のプロセス最高温度Tprocess_maxが設定されたことを特徴とする半導体装置。
    Figure 2004282040
  10. 前記下層配線、上層配線及びビアが金属を含むことを特徴とする請求項９記載の半導体装置。
  11. 請求項１０記載の半導体装置において、前記下層配線および前記上層配線として銅を主成分とする金属を含み、応力緩和温度T=300℃、A=200MPaとして、プロセスの最高温度Tprocess_maxが設定されたことを特徴とする半導体装置。
  12. 請求項１０記載の半導体装置において、前記下層配線および前記上層配線が銅を主成分とする金属を含み、プロセスの最高温度Tprocess_maxが450℃以下であることを特徴とする半導体装置。
  13. 半導体基板上に形成された下層配線と、前記下層配線を覆って形成された多層からなる絶縁膜と、前記絶縁膜に形成された配線溝に埋め込まれた上層配線と、前記絶縁膜に形成されたビアホールに埋め込まれ、前記上層配線と前記下層配線とを接続するビアとを有する半導体装置において、前記絶縁膜形成後のプロセスによって前記ビア近傍にボイドが生じる臨界的な応力の値Ａと、前記絶縁膜形成後のプロセス最高温度Tprocess_max、前記ビアおよび前記上層配線の熱膨張係数α、弾性率Ｅ、ポアッソン比ν、応力緩和温度Tとを用いて、式（４）を満たすように前記絶縁膜の熱膨張係数の体積平均α´dielを求め、前記絶縁膜の材料及び膜厚比が設定されたことを特徴とする半導体装置。
    Figure 2004282040
  14. 前記下層配線、上層配線及びビアが金属を含むことを特徴とする請求項１３記載の半導体装置。
  15. 請求項１４記載の半導体装置において、前記下層配線および前記上層配線として銅を主成分とする金属を含み、応力緩和温度T=300℃、A=200MPaとして、前記絶縁膜の材料及び膜厚比が設定されたことを特徴とする半導体装置。
  16. 請求項１４記載の半導体装置において、前記下層配線および前記上層配線が銅を主成分とする金属を含み、プロセスの最高温度Tprocess_maxが450℃以下であることを特徴とする半導体装置。
  17. 半導体基板上に形成された下層配線と、前記下層配線を覆って形成された多層からなる絶縁膜と、前記絶縁膜に形成された配線溝に埋め込まれた上層配線と、前記絶縁膜に形成されたビアホールに埋め込まれ、前記上層配線と前記下層配線とを接続するビアとを有する半導体装置において、前記絶縁膜の一部にラダーオキサイドを含むことを特徴とする半導体装置。
  18. 請求項１７記載の半導体装置において、 前記絶縁膜の他の一部にSiCを含むことを特徴とする半導体装置。
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