JP2007019258A - 半導体装置 - Google Patents

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Abstract

【課題】配線や配線が設けられる領域付近の層間絶縁膜等の強度が向上されており、耐久性や信頼性などが向上された半導体装置を提供する。
【解決手段】半導体基板１上に複数層の層間絶縁膜７が積層形成されている。これら複数層の層間絶縁膜７の少なくとも１層の層間絶縁膜７内に第１の導電体１４が設けられている。この第１の導電体１４が設けられている層間絶縁膜７内において、第１の導電体１４の下面に接続されて、かつ、第１の導電体１４の下方に向けて延ばされて、複数本の第２の導電体１５が設けられている。それら各第２の導電体１５は、第１の導電体１４の下方において、第１の方向およびこの第１の方向と略直交する第２の方向のそれぞれの方向に沿って、複数本ずつ互いに離間されて延ばされて格子形状をなして設けられている。
【選択図】 図１２

Description

本発明は、半導体装置に係り、特に層間絶縁膜が低比誘電率絶縁膜により形成された半導体装置の信頼性を向上させる技術に関する。
近年、半導体装置の動作速度の高速化を図るために、半導体装置の層間絶縁膜の材料として、比誘電率が一般的な絶縁膜に比べて低い、いわゆる低比誘電率絶縁膜（Low-ｋ膜）の適用が進められている。この低比誘電率絶縁膜は、例えば絶縁膜となる材料の密度を低下させたり、あるいは絶縁膜となる材料の極性を排除したりすることにより実現される。絶縁膜となる材料の密度（膜密度）の低下を図る場合、絶縁膜材料の多孔質化（ポーラス化）が一般的に行われている。このため、一般的な絶縁膜に比べて、低比誘電率絶縁膜は、その形成後にその膜内にヴィアホールや配線溝などを加工形成する際に用いられるエッチングガスや大気放置時の水分などが、膜内に浸透し易い。また、低比誘電率絶縁膜は、一般的な絶縁膜に比べて前記各加工プロセスによる膜材料の変質が膜内部に至るまで生じ易い。
これらの結果、低比誘電率絶縁膜は、その材料自体の機械的強度が一般的な絶縁膜に比べて劣化（低下）している。また、複数の低比誘電率絶縁膜を積層してなるいわゆる低比誘電率層間絶縁膜においては、積層された各低比誘電率絶縁膜同士の界面や低比誘電率絶縁膜と他の絶縁膜との界面における密着強度が、一般的な絶縁膜同士の界面に比べて劣化（低下）している。そして、これら低比誘電率絶縁膜の機械的強度の劣化や低比誘電率絶縁膜同士あるいは低比誘電率絶縁膜と他の絶縁膜との界面における密着強度の劣化は、以下に述べるように半導体装置内部の配線構造の多層化プロセス上、大きな問題となっている。
前述した低比誘電率絶縁膜を用いることによる強度劣化の問題を克服するために、例えば低比誘電率層間絶縁膜の形成工程において所定の界面処理技術が適用される。あるいは、低比誘電率層間絶縁膜内にヴィアホールや配線溝などを形成するＲＩＥ加工を行う際にそのプロセスが最適化される。これらにより、低比誘電率絶縁膜の機械的強度や低比誘電率絶縁膜同士あるいは低比誘電率絶縁膜と他の絶縁膜との界面における密着強度を改善できるが、更なる強度向上のための技術が求められているのが現状である。
また、半導体装置内の配線間を接続するヴィア部は、半導体装置の内部に発生する熱応力が最も集中し易い部位の一つである。そして、一般的な絶縁膜に比べてヤング率が低い低比誘電率層間絶縁膜や、Ａｌ配線に比べて線膨張係数が大きいＣｕ配線を用いて半導体装置を製造する場合、ヴィア部に対する熱応力の影響がより顕在化することが既に明らかとなっている。
さらに、低比誘電率絶縁膜を用いて層間絶縁膜を形成すると、各低比誘電率絶縁膜同士あるいは低比誘電率絶縁膜と他の絶縁膜との界面における低密着強度や低比誘電率絶縁膜自体の低破壊強度に起因する層間絶縁膜内の膜剥がれが、層間絶縁膜等に対する加熱および冷却工程（昇降温過程）において層間絶縁膜内に熱応力が発生する場合のみならず、その他の場合にも生じ易くなる。例えば、層間絶縁膜内にヴィアプラグや配線を埋め込むためのＣＭＰ工程において層間絶縁膜に剪断応力が加えられる場合や、あるいはプロービング等の製品検査工程、さらにはパッケージング等の後工程において、層間絶縁膜内に膜剥がれが発生し易くなる。これらのような低比誘電率層間絶縁膜の強度劣化による層間絶縁膜内の膜剥がれの防止対策として、層間絶縁膜内にいわゆるダミー配線やダミーヴィアプラグを形成することによりヴィア部や配線部を含めた層間絶縁膜の強度を実質的に向上させる技術を、本発明者らは既に提案している（例えば特許文献１参照）。
しかしながら、本発明者らの更なる研究の結果、低比誘電率絶縁膜を用いて層間絶縁膜が形成されており、かつ、配線被覆率が高い半導体装置においては、ダミーヴィアプラグの形状や実際に通電される実配線の配設領域についての外部荷重対策がこれまでの技術では未だ不十分であり、それらについて更なる強化対策が必要であることが判明した。具体的には、通常の配線に比べて幅が広く形成された配線が設けられるいわゆる幅広配線部では、実配線による配線占有領域が通常の配線部に比べて必然的に大きくなる。すると、前述した各種の外部荷重に耐え得る十分な数および大きさのダミー配線やダミーヴィアプラグを設ける領域が、層間絶縁膜内において必然的に小さくなる。特に、ダミー配線やダミーヴィアプラグの外部荷重に対する耐性を最も効率よく発揮できる配線部付近において、ダミー配線やダミーヴィアプラグを設ける領域が必然的に小さくなる。また、幅広配線は通常の配線に比べて外部荷重が掛かり易い。これにより、幅広配線部に設けられたダミー配線やダミーヴィアプラグに掛かる外部荷重（外力）も、通常の配線部に設けられたダミー配線やダミーヴィアプラグに掛かる外部荷重よりも必然的に大きくなる。
これらの結果、低比誘電率層間絶縁膜内において通常の配線部用のダミー配線やダミーヴィアプラグをそのまま幅広配線部に用いると、ダミー配線やダミーヴィアプラグに掛かる外力に対して十分な強度を確保することが困難になるなど、実配線部の強度向上の点で大きな障害となるおそれがある。当然、各低比誘電率絶縁膜同士あるいは低比誘電率絶縁膜と他の絶縁膜との界面における低密着強度や低比誘電率絶縁膜自体の低破壊強度に起因する層間絶縁膜内の膜剥がれも生じ易くなる。ひいては、低比誘電率層間絶縁膜を備える半導体装置全体の耐久性、信頼性、および性能などを低下させるおそれがある。
特開２００４−１１９９６９号公報
本発明は、以上説明したような課題を解決するために、配線や配線が設けられる領域付近の層間絶縁膜等の強度が向上されており、耐久性や信頼性などが向上された半導体装置を提供する。
前記課題を解決するために、本発明の一態様に係る半導体装置は、基板上に積層形成された複数層の層間絶縁膜と、これら複数層の層間絶縁膜の少なくとも１層の層間絶縁膜内に設けられた第１の導電体と、この第１の導電体が設けられている前記層間絶縁膜内で前記第１の導電体の下面に接続されて、かつ、前記第１の導電体の下方に向けて延ばされて設けられているとともに、第１の方向およびこの第１の方向と略直交する第２の方向のそれぞれの方向に沿って複数本ずつ互いに離間されて延ばされて格子形状をなす第２の導電体と、を具備することを特徴とするものである。
また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、基板上に積層形成された複数層の層間絶縁膜と、これら複数層の層間絶縁膜の少なくとも１層の層間絶縁膜内に通電経路の一部として設けられた下層導電体と、この下層導電体および前記下層導電体が設けられている前記層間絶縁膜とその上方で実質的に重なる位置に、前記下層導電体が設けられている前記層間絶縁膜の上層の層間絶縁膜をその膜厚方向に貫通して形成されているとともに、前記下層導電体に電気的に接続されて前記通電経路の一部となる第１の導電体と、を具備することを特徴とするものである。
また、前記課題を解決するために、本発明のまた他の態様に係る半導体装置は、基板上に積層形成された複数層の層間絶縁膜と、これら複数層の層間絶縁膜の少なくとも１層の層間絶縁膜内に設けられた下層導電体と、この下層導電体が設けられている前記層間絶縁膜の上層の層間絶縁膜内で前記下層導電体とその上方で少なくとも一部が重なる位置に設けられ、前記下層導電体の上方を除く少なくとも一部分が前記下層導電体の上方より小さい線幅で、かつ、前記上層の層間絶縁膜をその膜厚方向に貫通して形成されている、前記下層導電体とは電気的に非接続の第１の導電体と、を具備することを特徴とするものである。
さらに、前記課題を解決するために、本発明のさらに他の態様に係る半導体装置は、基板上に積層形成された複数層の層間絶縁膜と、これら複数層の層間絶縁膜の少なくとも１層の層間絶縁膜内に設けられた下層導電体と、この下層導電体とその上方で重なる位置を挟んで、前記下層導電体が設けられている前記層間絶縁膜の上層の層間絶縁膜をその膜厚方向に貫通して形成された第１および第２の通電部分を有し、これら第１および第２の通電部分が電気的に接続されて通電経路の一部を形成する、前記下層導電体とは電気的に非接続の第１の導電体と、前記下層導電体とその上方で重なる位置に、前記第１の導電体の前記第１および第２の通電部分が設けられている前記層間絶縁膜のさらに上層の層間絶縁膜をその膜厚方向に貫通して形成されているとともに、前記第１の導電体の前記第１および第２の通電部分に電気的に接続されて前記通電経路の一部となる上層導電体と、を具備することを特徴とするものである。
本発明によれば、配線や配線が設けられる領域付近の層間絶縁膜等の強度が向上されており、耐久性や信頼性などが向上された半導体装置を実現することができる。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図１４を参照しつつ説明する。図１４は、本実施形態に係る半導体装置の一実施例を示す平面図であり、図１〜図１３は、本実施形態に係る半導体装置の製造工程を示している。
本実施形態においては、いわゆる幅広配線の下側のヴィアプラグが設けられる層に、幅広配線の長手方向および長手方向に略直交する方向の２方向に沿って実際には通電されない犠牲ヴィアプラグをそれぞれ連続して配設することにより、幅広配線付近の機械的強度の向上を図り得る構造について説明する。以下、詳しく説明する。
先ず、図１に示すように、図示しない能動領域などが形成されたシリコン基板（半導体基板）１の上方に、第ｎ−１層目（ｎは２以上の自然数）の層間絶縁膜（Inter-level Dielectrics ：ＩＬＤ）２を設ける。この層間絶縁膜２としては、比誘電率が約３．４以下である、いわゆる低比誘電率膜（ low-k 膜）を採用する。このような低比誘電率膜２としては、例えば、ＳｉＯＣ組成のＭＳＱ（ Methyl-Polysiloxane ）系の low-k 膜、あるいはＰＡＥ（ポリアリーレンエーテル）系の low-k 膜などが挙げられる。本実施形態では、層間絶縁膜２として、特にヤング率が約５ＧＰａであるとともに、線膨張係数が約４０ｐｐｍであるＰＡＥ系の低比誘電率膜２を採用する。層間絶縁膜２は、低比誘電率層間絶縁膜２とも称される。低比誘電率層間絶縁膜２は、例えばＣＶＤ法によりその膜厚を約３００ｎｍに成膜される。
続けて、第ｎ−１層目の低比誘電率層間絶縁膜２の表面上に第ｎ−１層目のキャッピング層（キャッピング膜）３を設ける。本実施形態では、キャッピング層３としてｄ−ＴＥＯＳ膜を採用する。ｄ−ＴＥＯＳ膜３は、例えばＣＶＤ法によりその膜厚が約５０ｎｍになるまで低比誘電率層間絶縁膜２上に成膜される。このｄ−ＴＥＯＳ膜３は、その機械的強度（ヤング率）が約３０ＧＰａ以上である。続けて、低比誘電率層間絶縁膜２およびｄ−ＴＥＯＳ膜３の内部に下層導電体としての下層配線４およびバリアメタル膜５を埋め込み法により設ける。下層配線４は、実際に通電されて所定の通電経路を構成する実効配線となる。下層配線４は、例えばＣｕにより形成される。また、バリアメタル膜５は、例えばＴａにより形成される。続けて、下層Ｃｕ配線４およびＴａ膜５が埋め込まれた低比誘電率層間絶縁膜２およびｄ−ＴＥＯＳ膜３を覆って、ｄ−ＴＥＯＳ膜３の表面上に第ｎ−１層目のトップバリア層（トップバリア膜）６を設ける。本実施形態では、トップバリア層６としてＳｉＣＮ膜を採用する。ＳｉＣＮ膜６は、例えばＣＶＤ法によりその膜厚が約５０ｎｍになるまでｄ−ＴＥＯＳ膜３上に成膜される。このＳｉＣＮ膜６は、その機械的強度（ヤング率）が約３０ＧＰａ以上である。そして、ＳｉＣＮ膜６は、ｄ−ＴＥＯＳ膜３とともに、後述する第２の導電体１５の補強部材となる。
続けて、第ｎ−１層目のＳｉＣＮ膜６の表面上に、第ｎ層目の低比誘電率層間絶縁膜７およびｄ−ＴＥＯＳ膜（キャッピング膜）８を順次積層して設ける。第ｎ層目の低比誘電率層間絶縁膜７は、第ｎ−１層目の低比誘電率層間絶縁膜２を設けたのと同様の方法により、その膜厚が約３００ｎｍになるまでＳｉＣＮ膜６上に成膜される。また、第ｎ層目のｄ−ＴＥＯＳ膜８も、第ｎ−１層目のｄ−ＴＥＯＳ膜３を設けたのと同様の方法により、その膜厚が約５０ｎｍになるまで低比誘電率層間絶縁膜７上に成膜される。
次に、図２〜図４に示すように、第ｎ層目のｄ−ＴＥＯＳ膜８および低比誘電率層間絶縁膜７ならびに第ｎ−１層目のＳｉＣＮ膜６の各膜の内部に、第１の導電体としての第ｎ層目の配線１４およびこの第ｎ層目の配線の下部（下面）に接続される第２の導電体としてのヴィアプラグ１５を設けるための凹部９を、リソグラフィ工程等により所定のパターンで形成する。なお、図３は図２に示す凹部９の付近をその上方から臨んで示す平面図であり、図４は図３に示す凹部９の付近をその斜め上方から臨んで示す斜視図である。また、図２は図３中破断線Ａ−Ａ’に沿って示す断面図である。
本実施形態では、第ｎ層目の配線１４を、ヴィアプラグ１５と一体のいわゆるデュアルダマシン配線として形成する。したがって、図２〜図４に示すように、ｄ−ＴＥＯＳ膜８、低比誘電率層間絶縁膜７、およびＳｉＣＮ膜６の各膜の内部には、配線形成用凹部１０とヴィアプラグ形成用凹部１１とが一体の凹部９が形成される。ただし、本実施形態においては、第ｎ層目の配線１４を下層Ｃｕ配線４に電気的に接続しない。すなわち、下層Ｃｕ配線４の上方にはヴィアプラグ１５を設けない。したがって、ヴィアプラグ形成用凹部１１は、配線形成用凹部１０の下方の領域のうち、下層Ｃｕ配線４の上方を除く領域に形成される。
また、本実施形態では、第ｎ層目の配線を、その長手方向と交差する幅方向の長さ（線幅）が約１μｍ以上のいわゆる幅広配線として形成する。具体的には、第ｎ層目の配線１４を、その幅が約１０μｍの幅広配線として形成する。それとともに、ヴィアプラグ１５を、第ｎ層目の配線１４の下方に向けて延ばすとともに、第ｎ層目の配線１４の長手方向および第ｎ層目の配線１４の長手方向に直交する方向のそれぞれの方向に沿って複数本ずつ互いに離間させて延ばして設ける。具体的には、幅が約０．１μｍの線形状からなるヴィアプラグ１５を、第ｎ層目の配線１４の長手方向（第１の方向）および第ｎ層目の配線の長手方向に直交する方向（第２の方向）のそれぞれの方向に沿って、それぞれ複数本ずつ縦横に設ける。この際、第ｎ層目の配線１４の長手方向に沿って設けられる各ヴィアプラグ１５と第ｎ層目の配線１４の長手方向に直交する方向に沿って設けられる各ヴィアプラグ１５とが互いに直交して、いわゆる格子形状をなすように設ける。また、隣接する各ヴィアプラグ１５同士の間隔（ピッチ）を、各ヴィアプラグ１５の幅の大きさの２倍の約０．２μｍに設定する。このような設定により、ｄ−ＴＥＯＳ膜８、低比誘電率層間絶縁膜７、およびＳｉＣＮ膜６の各膜の内部には、図２〜図４に示すパターンからなる凹部９が形成される。
次に、図５および図６に示すように、第ｎ層目のｄ−ＴＥＯＳ膜８の表面、ならびに配線形成用凹部１０およびヴィアプラグ形成用凹部１１の内側を覆って、第ｎ層目の配線１４および各ヴィアプラグ１５用のバリアメタル膜１２を設ける。前述した下層Ｃｕ配線４用のバリアメタル膜５と同様に、このバリアメタル膜１２にもＴａ膜を採用する。バリアメタル膜１２は、その膜厚が約１０ｎｍになるまで、バイアス印加形式のスパッタリング成膜方法を用いて成膜される。この後、図示は省略するが、バリアメタル膜１２が形成されたＳｉ基板１を、大気に晒されることのないように高真空中で搬送してＣｕ膜を成膜するためのスパッタリング装置の処理室内に搬入する。なお、図６は図５に示す凹部９の付近をその上方から臨んで示す平面図である。また、図５は図６中破断線Ｂ−Ｂ’に沿って示す断面図である。
次に、図７に示すように、バリアメタル膜１２の表面を覆って、第ｎ層目の配線１４および各ヴィアプラグ１５の一部となるめっきシード用のＣｕ層（膜）１３ａを設ける。このＣｕめっきシード層１３ａは、その膜厚がべた膜換算で約７０ｎｍとなるまで、真空中でＳＩＳ（ Self Ionized Sputter ）方式のスパッタリング法によりバリアメタル膜１２に連続して成膜される。
次に、図８に示すように、Ｃｕめっきシード層１３ａの表面上に、Ｃｕめっき膜１３ｂを設ける。このＣｕめっき膜１３ｂは、電解めっき法によりＣｕめっきシード層１３ａと一体化されつつ成膜される。これにより、バリアメタル膜１２の表面上に、第ｎ層目の配線１４および各ヴィアプラグ１５の形成材料となるＣｕ膜１３が成膜される。
次に、図９〜図１１に示すように、第ｎ層目のｄ−ＴＥＯＳ膜（キャッピング膜）８の表面上のバリアメタル膜１２およびＣｕ膜１３を、ＣＭＰ法により研磨して除去する。これにより、配線形成用凹部１０およびヴィアプラグ形成用凹部１１外の不要なバリアメタル膜１２およびＣｕ膜１３をｄ−ＴＥＯＳ膜８上から除去して、配線形成用凹部１０およびヴィアプラグ形成用凹部１１の内側にのみバリアメタル膜１２およびＣｕ膜１３を残す。すなわち、配線形成用凹部１０およびヴィアプラグ形成用凹部１１の内側にのみ、バリアメタル膜１２、ならびに第ｎ層目の配線１４および各ヴィアプラグ１５となるＣｕ膜１３が埋め込まれる。この結果、第ｎ層目のｄ−ＴＥＯＳ膜８および低比誘電率層間絶縁膜７ならびに第ｎ−１層目のＳｉＣＮ膜６の内部に、Ｃｕからなるとともに各ヴィアプラグ１５と一体のデュアルダマシン構造からなる第ｎ層目の配線１４が形成される。なお、図１０は図９に示す幅広配線１４の付近をその上方から臨んで示す平面図であり、図１１は図９に示す幅広配線１４の付近をその下方から臨んで示す平面図である。また、図９は図１０中破断線Ｃ−Ｃ’に沿って示す断面図である。
次に、図１２に示すように、第ｎ層目の配線（Ｃｕ幅広配線）１４および第ｎ層目のｄ−ＴＥＯＳ膜８の表面を覆って、前述した第ｎ−１層目のトップバリア膜６を設けたのと同様の方法により、第ｎ層目のトップバリア膜（パッシベーション膜）１６を設ける。この第ｎ層目のパッシベーション膜１６にもＳｉＣＮ膜を採用する。続けて、第ｎ層目のパッシベーション膜１６の表面上に、第ｎ層目の低比誘電率層間絶縁膜７およびｄ−ＴＥＯＳ膜８を設けたのと同様の方法により、第ｎ＋１層目の低比誘電率層間絶縁膜１７およびキャッピング膜（ｄ−ＴＥＯＳ膜）１８を順次積層して設ける。続けて、第ｎ＋１層目の低比誘電率層間絶縁膜１７およびキャッピング膜１８の内部に、下層配線４およびバリアメタル膜５を設けたのと同様の方法により、上層導電体としての上層配線１９およびバリアメタル膜２０を埋め込み法により設ける。上層配線１９も、下層配線４と同様に、例えばＣｕにより形成される。また、バリアメタル膜２０も、バリアメタル膜５と同様に、例えばＴａにより形成される。続けて、上層Ｃｕ配線１９および第ｎ＋１層目のｄ−ＴＥＯＳ膜１８を覆って、前述した第ｎ−１層目および第ｎ層目の各トップバリア膜６，１６を設けたのと同様の方法により、第ｎ＋１層目のトップバリア層２１を設ける。この第ｎ＋１層目のトップバリア膜２１にもＳｉＣＮ膜を採用する。
この後、所定の工程を経ることにより、図１２に示す本実施形態に係る所望の半導体装置２２を得る。すなわち、格子形状に形成された複数本のＣｕヴィアプラグ１５と一体のデュアルダマシン構造からなるＣｕ幅広配線１４を有する半導体装置２２を得る。
図１３には、これまでに説明した工程により形成される本実施形態に係るＣｕ幅広配線１４および各Ｃｕヴィアプラグ１５を、下層Ｃｕ配線４側から臨んで示す斜視図を示す。ただし、図面を見易くするために、バリアメタル膜５，１２や第ｎ−１層目および第ｎ層目の低比誘電率層間絶縁膜２，７等の図示を省略する。
図１３に示すように、Ｃｕ幅広配線１４は、幅方向に長く引き伸ばされた直方体に形成されている。また、各Ｃｕヴィアプラグ１５は、Ｃｕ幅広配線１４の下面に電気的に接続されて、かつ、Ｃｕ幅広配線１４の下方に向けて延ばされて設けられている。そして、各Ｃｕヴィアプラグ１５は、Ｃｕ幅広配線１４の下面に沿いつつ、Ｃｕ幅広配線１４の長手方向（図１３幅方向）およびＣｕ幅広配線１４の長手方向に直交する方向（図１３奥方向）のそれぞれの方向に沿って互いに離間されて延ばされて形成されている。具体的には、各Ｃｕヴィアプラグ１５は、Ｃｕ幅広配線１４の長手方向に沿って設けられる各Ｃｕヴィアプラグ１５とＣｕ幅広配線１４の長手方向に直交する方向に沿って設けられる各Ｃｕヴィアプラグ１５とが、互いに直交して格子形状をなすように形成されている。このように、本実施形態の各Ｃｕヴィアプラグ１５は、一般的な孤立した島形状ではなく線形状に形成されているので、Ｃｕヴィア配線とも称することができる。あるいは、本実施形態のように格子形状をなす壁のように形成されたＣｕヴィア配線は、Ｃｕヴィアフェンスとも称することができる。前述したように、各Ｃｕヴィア配線１５は、その幅の大きさを約０．１μｍに形成されている。それとともに、同じ方向に沿って設けられる各Ｃｕヴィア配線１５同士は、約０．２μｍの間隔で配設されている。
さらに、各Ｃｕヴィア配線１５は、前述したように下層Ｃｕ配線４に電気的に接続されないので、Ｃｕ幅広配線１４の下方の領域のうち下層Ｃｕ配線４の上方を除く領域に設けられている。すなわち、各Ｃｕヴィア配線１５は、いわゆる犠牲配線（ダミー配線、連続犠牲ヴィア層）として設けられている。このようなＣｕヴィア配線１５は、Ｃｕダミーヴィア配線（Ｃｕ犠牲ヴィア配線）、あるいはＣｕダミーヴィアフェンスとも称することができる。
次に、主に図１４および表１等を参照しつつ、本発明者らが行った実験について説明する。
先ず、図示は省略するが、大別して２種類のサンプルを用意する。一方のサンプルは、前述した下層Ｃｕ配線４および格子形状のＣｕダミーヴィア配線１５を有するデュアルダマシン構造のＣｕ幅広配線１４の２層積層配線構造からなる本実施形態に係るサンプルである。以下の説明において、これを第１のサンプルと称する。また、他方のサンプルは、下層Ｃｕ配線４の上方に格子形状のＣｕダミーヴィア配線１５を有しない単なるＣｕ幅広配線１４を配設しただけの２層積層配線構造からなる従来技術に係るサンプルである。すなわち、他方のサンプルは、第１のサンプルにおいてＣｕダミーヴィア配線１５が形成されるべきヴィア層にメタル部を有しない配線構造となっている。以下の説明において、これを第２のサンプルと称する。そして、これら第１および第２の各サンプルについて、上層配線としてのＣｕ幅広配線１４の幅を約１０μｍに設定するとともに、そのＣｕ幅広配線１４を約１１μｍのピッチで基板１の上方に全面的に配設した。また、第１のサンプルについては、Ｃｕダミーヴィア配線１５を図１４に示す単位セル形状で、かつ、表１に示すようにそのサイズを様々に変化させて形成し、幅が約１０μｍのＣｕ幅広配線１４に設けた。
続けて、前述した構造からなる第１および第２の各サンプルに対して、それらの信頼性を評価する目的で試験を行った。具体的には、先ず、一般的な多層配線プロセス工程において生じる室温から約４００℃までの熱サイクルを第１および第２の各サンプルに対して１０回加える。この後、第１および第２の各サンプルに対して、一般的なパッケージング工程における切断工程を施す。続けて、切断された第１および第２の各サンプルを封止樹脂にてパッケージに封入した後、パッケージングされた第１および第２の各サンプルに対して約−６５〜１２５℃のＴＣＴ試験を１０００回行った。この結果、第１のサンプルについては、表１に示す結果が得られた。
表１に示す結果から明らかなように、Ｃｕ幅広配線１４の下面にＣｕダミーヴィア配線１５を設ける場合、Ｃｕダミーヴィア配線１５による被覆率が約１０％以上になるようにＣｕダミーヴィア配線１５を設けることが好ましいことが分かった。より好ましくは、Ｃｕダミーヴィア配線１５による被覆率が約２０％以上になるようにＣｕダミーヴィア配線１５を設けるとよいことが分かった。すなわち、このような設定によれば、低比誘電率層間絶縁膜２，７やＣｕ幅広配線１４の主面に沿って生じるいわゆる水平負荷応力や、低比誘電率層間絶縁膜２，７やＣｕ幅広配線１４の厚さ方向に沿って生じるいわゆる垂直負荷応力を緩和できることが分かった。すなわち、Ｃｕ幅広配線１４や下層Ｃｕ配線４が設けられる各低比誘電率層間絶縁膜２，７や、これら各低比誘電率層間絶縁膜２，７の上下に隣接して設けられる各絶縁膜３，６，８，１６の、水平負荷応力や垂直負荷応力に対する機械的強度が向上することが分かった。ひいては、前述した設定によれば、Ｃｕ幅広配線１４や下層Ｃｕ配線４が設けられる各低比誘電率層間絶縁膜２，７や、これら各低比誘電率層間絶縁膜２，７の上下に隣接して設けられる各絶縁膜３，６，８，１６の界面における膜剥がれ等を抑制できることが分かった。これに対して、Ｃｕ幅広配線１４の下面にＣｕダミーヴィア配線１５を設けない第２のサンプルについては、約１０％の割合で不良が発生した。
Figure 2007019258
このように、本発明者らが行った実験によれば、Ｃｕ幅広配線１４の下面にＣｕダミーヴィア配線１５を設ける場合、Ｃｕダミーヴィア配線１５による被覆率が約１０％以上になるようにＣｕダミーヴィア配線１５を設けることにより、半導体装置２２の信頼性向上が可能であることが分かった。
以上説明したように、この第１実施形態によれば、Ｃｕ幅広配線１４の下面に格子形状のヴィアフェンス構造からなるＣｕダミーヴィア配線１５を複数本設けることにより、低比誘電率層間絶縁膜２，７内に設けられて実際に通電される配線４，１４の大きさや形状あるいは占有率などに拘らず、配線４，１４や、低比誘電率層間絶縁膜２，７をはじめとする配線４，１４が設けられる領域付近の各絶縁膜３，６，８，１６等の強度を向上することができる。すなわち、配線層数を増やすことなく、Ｃｕ多層配線／Low-ｋ層間絶縁膜構造を用いる信頼性が高い半導体装置２２を供給することが可能となる。
（第２の実施の形態）
次に、本発明に係る第２実施形態を図１５〜図１７を参照しつつ説明する。図１５は、本実施形態に対する比較例としての半導体装置を示す断面図である。図１６は、本実施形態に係る半導体装置を示す断面図である。図１７は、本実施形態に係る半導体装置および第２実施形態に対する比較例としての半導体装置を比較して示す平面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態においては、実際に使用する配線の下側のヴィアプラグが設けられる層に、配線を拡張することにより、配線付近の機械的強度の向上を図り得る構造について説明する。以下、詳しく説明する。ただし、製造工程については前述した第１実施形態と略同様なので、その説明を省略する。
まず、本実施形態を説明するのに先立って、比較例としての半導体装置１０１の配線構造について図１５を参照しつつ簡潔に説明する。
図１５に示すように、比較例としての半導体装置１０１では、下層配線１０２を孤立した島形状に形成されたヴィアプラグ１０３を介して上層の幅広配線１０４と電気的に接続する。ところが、このような構造では、背景技術において説明したように、幅広配線１０４に熱応力に起因する水平応力負荷や垂直応力負荷が掛かり易い。ひいては、ヴィアプラグ１０３に大きな水平応力負荷や垂直応力負荷が掛かり、幅広配線１０４とヴィアプラグ１０３との接続部が破壊されるおそれが大きい。本実施形態は、このような問題を克服するためになされたものである。以下、図１６を参照しつつ、本実施形態に係る半導体装置３１について説明する。
なお、図１５中一点鎖線より左側は、実際に通電されて実効配線として使用される下層配線１０２や幅広配線１０４が設けられる実効配線部１０５である。これに対して、図１５中一点鎖線より右側は、実際に通電されて実効配線として使用される下層配線１０２や幅広配線１０４に水平応力負荷や垂直応力負荷が掛かり難くするための、ダミー配線（犠牲配線）１０６やダミーヴィアプラグ（犠牲ヴィアプラグ）１０７が設けられる機械的補強部１０８である。
図１６に示すように、本実施形態の半導体装置３１では、第１の導電体としての第ｎ層目のＣｕ配線３２が、第ｎ−１層目に設けられている下層導電体としての下層Ｃｕ配線４のうち同じ通電経路となる下層Ｃｕ配線４ａおよび第ｎ−１層目の低比誘電率層間絶縁膜２とその上方で重なる位置に設けられている。それとともに、Ｃｕ配線３２は、第ｎ層目のキャッピング膜８および低比誘電率層間絶縁膜７並びに第ｎ−１層目のトップバリア膜６を、その膜厚方向に貫通して形成されている。そして、Ｃｕ配線３２は、バリアメタル膜（Ｔａ膜）１２を介して下層Ｃｕ配線４ａに電気的に接続されて下層Ｃｕ配線４ａと同じ通電経路の一部として設けられている。
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、従来であればヴィアプラグが形成されるべき低比誘電率層間絶縁膜７の下側の層にＣｕ配線３２を拡張して設けることにより、Ｃｕ配線３２の実質的な配線断面積を稼ぐことができる。この結果、図１７に示すように、Ｃｕ配線３２の狭幅化を図ることができる。それとともに、図１６中一点鎖線より左側に示す実効配線部３３に設けられている、実効配線としてのＣｕ配線３２のみで機械的強度の向上を図ることができる。なお、図１６中一点鎖線より右側は、実際に通電されて実効配線として使用される下層配線４やＣｕ配線３２に水平応力負荷や垂直応力負荷が掛かり難くするための、ダミー配線（犠牲配線）３４やダミーヴィアプラグ（犠牲ヴィアプラグ）３５が設けられる機械的補強部３６である。このように、本実施形態によれば、実配線層としてのＣｕ配線３２が本来ヴィアが形成されるべき部分（層）にまで拡張されることにより、金属層がヴィア層に無い従来の構造に比べて機械的強度の向上を図ることができる。
（第３の実施の形態）
次に、本発明に係る第３実施形態を図１８および図１９を参照しつつ説明する。図１８は、本実施形態に係る半導体装置を示す断面図である。図１９は、本実施形態に係る半導体装置を示す平面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態においては、１つの層に下層導電体を複数本設けるとともに、これら各下層導電体が設けられている層の１層上の層間絶縁膜内で少なくとも１本の第１の導電体を各下層導電体の上方に延ばして設ける構造について説明する。以下、図１８および図１９を参照しつつ、本実施形態に係る半導体装置４１について説明する。
図１８に示すように、本実施形態の半導体装置４１では、第１の導電体としての第ｎ層目のＣｕ配線４２が、第ｎ−１層目に設けられている２本の下層導電体としての下層Ｃｕ配線４の上方に延ばされて設けられている。そして、Ｃｕ配線４２は、各下層Ｃｕ配線４のうち同じ通電経路となる下層Ｃｕ配線４ａとその上方で少なくとも一部が重なる位置で第ｎ層目のキャッピング層８および低比誘電率層間絶縁膜７並びに第ｎ−１層目のトップバリア膜６を、それらの膜厚方向に貫通して形成されている。Ｃｕ配線４２のうち、第ｎ層目のキャッピング層８および低比誘電率層間絶縁膜７並びに第ｎ−１層目のトップバリア膜６をそれらの膜厚方向に貫通して形成されている部分を貫通部分４２ａと称することとする。そして、Ｃｕ配線４２は、その貫通部分４２ａおよびバリアメタル膜（Ｔａ膜）１２を介して下層Ｃｕ配線４ａに電気的に接続されて下層Ｃｕ配線４ａと同じ通電経路の一部として設けられている。
これに対して、各下層Ｃｕ配線４のうち少なくともＣｕ配線４２に電気的に非接続の下層Ｃｕ配線４ｂの上方においては、Ｃｕ配線４２は、第ｎ層目の低比誘電率層間絶縁膜７および第ｎ−１層目のトップバリア膜６をそれらの膜厚方向に非貫通に形成されている。Ｃｕ配線４２のうち、第ｎ層目の低比誘電率層間絶縁膜７および第ｎ−１層目のトップバリア膜６をそれらの膜厚方向に非貫通に形成されている部分を非貫通部分４２ｂと称することとする。そして、図１９に示すように、膜厚方向に配線断面積が拡大された貫通部分４２ａにおけるＣｕ配線４２の少なくとも一部分は、非貫通部分４２ｂにおけるＣｕ配線４２に対して狭幅化され、その幅（線幅）が小さく設定されている。
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、通電経路の設定に応じて、Ｃｕ配線４２を貫通部分４２ａと非貫通部分４２ｂとに作り分けることにより適宜、適正にＣｕ配線４２が下層Ｃｕ配線４と短絡するおそれを回避することができる。
（第４の実施の形態）
次に、本発明に係る第４実施形態を図２０を参照しつつ説明する。図２０は、本実施形態に係る半導体装置を示す断面図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態においては、前述した第３実施形態と異なり、各下層配線のうち少なくとも第１の導電体に電気的に非接続の下層配線の上方では、下層配線が設けられている層の１層上の層間絶縁膜内に第１の導電体を設けない。下層配線が設けられている層の２層上の層間絶縁膜内に、第１の導電体と電気的に接続される上層導電体をさらに少なくとも１本設けることにより、第１の導電体と下層配線とが短絡するおそれを回避するものである。以下、図２０を参照しつつ、本実施形態に係る半導体装置５１について説明する。
図２０に示すように、本実施形態の半導体装置５１では、各下層Ｃｕ配線４のうち少なくともＣｕ配線５２に電気的に非接続の下層Ｃｕ配線４ｂの上方、かつ、各下層Ｃｕ配線４が設けられている層の１層上の低比誘電率層間絶縁膜７内には、Ｃｕ配線５２が設けられていない。一方、各下層Ｃｕ配線４が設けられている層の１層上の低比誘電率層間絶縁膜７におけるＣｕ配線５２に非接続の下層Ｃｕ配線４ｂとその上方で重なる位置を挟んで、同じ通電経路を構成するＣｕ配線５２が少なくとも２本個別に設けられている。これらＣｕ配線５２の第１の通電部分５２ａおよび第２の通電部分５２ｂは、第ｎ層目のキャッピング膜８および低比誘電率層間絶縁膜７並びに第ｎ−１層目のトップバリア膜６を、それらの膜厚方向に貫通して形成されている。
さらに、図２０に示すように、本実施形態の半導体装置５１では、１本の上層導電体としての上層回避用Ｃｕ配線５３が、各Ｃｕ配線５２とその上方で少なくとも一部が重なる位置において、各下層Ｃｕ配線４が設けられている層の２層上の低比誘電率層間絶縁膜１７をその膜厚方向に貫通して形成されている。すなわち、各下層Ｃｕ配線４が設けられている層の２層上の低比誘電率層間絶縁膜１７において、Ｃｕ配線５２に非接続の下層Ｃｕ配線４ｂとその上方で重なる位置に設けられている上層回避用Ｃｕ配線５３が、各下層Ｃｕ配線４が設けられている層の１層上の低比誘電率層間絶縁膜７に設けられている各Ｃｕ配線５２と同じ通電経路を構成し、各下層Ｃｕ配線４のうちＣｕ配線５２の第１の通電部分５２ａに電気的に接続される下層Ｃｕ配線４ａと電気的に接続されている。
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。
（第５の実施の形態）
次に、本発明に係る第５実施形態を図２１および図２２を参照しつつ説明する。図２１は、本実施形態に係る半導体装置を示す断面図である。図２２は、図２１中破断線Ｄ−Ｄ’に沿って示す断面図である。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
本実施形態は、前述した第３実施形態と第４実施形態とを組み合わせたものである。以下、図２１および図２２を参照しつつ、本実施形態に係る半導体装置６１について説明する。
図２１に示すように、本実施形態の半導体装置６１では、図２１中一点鎖線より左側に示す実効配線部６２において、下層Ｃｕ配線４ａ、Ｃｕ配線４２、および上層回避用Ｃｕ配線５３が、低比誘電率層間絶縁膜２，７，１７の積層方向に沿って互いに少なくとも１部同士が重なる位置に設けられている。そして、Ｃｕ配線４２は低比誘電率層間絶縁膜７を、また上層回避用Ｃｕ配線５３は低比誘電率層間絶縁膜１７を、それぞれそれらの膜厚方向に貫通して形成されている。これにより、下層Ｃｕ配線４ａ、Ｃｕ配線４２（Ｃｕ配線４２の貫通部分４２ａ）、および上層回避用Ｃｕ配線５３は、互いに電気的に接続されている。この結果、実効配線部６２に、下層Ｃｕ配線４ａ、Ｃｕ配線４２、および上層回避用Ｃｕ配線５３からなる１つの通電経路が形成されている。
また、図２２に示すように、本実施形態の半導体装置６１では、上層回避用Ｃｕ配線５３は、Ｃｕ配線４２のうち主に非貫通部分４２ｂの上方に重ねられて設けられている。ただし、上層回避用Ｃｕ配線５３の左端部は、下層Ｃｕ配線４ａとＣｕ配線４２の貫通部分４２ａとが重なっている部分の上方にまで延ばされて設けられている。それとともに、上層回避用Ｃｕ配線５３の右端部も、Ｃｕ配線４２の貫通部分４２ａの上方にまで延ばされて設けられている。なお、ここで、上層回避用Ｃｕ配線５３の左端部および右端部がそれぞれ重なるＣｕ配線の貫通部分４２ａが、前述した第４の実施形態におけるＣｕ配線の第１および第２の通電部分５２ａ，５２ｂに対応している。
以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、上層回避用Ｃｕ配線５３をＣｕ配線４２の非貫通部分４２ｂの上方に設けるとともに、上層回避用Ｃｕ配線５３をＣｕ配線４２の貫通部分４２ａの上方にまで延ばして設けることにより、配線断面積をより稼ぐことができる。これにより、半導体装置６１の電気的特性や信頼性をより向上させることができる。
なお、本発明に係る半導体装置は、前述した第１〜第５の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第１の導電体であるＣｕ幅広配線１４の幅方向の長さは、前述した約１０μｍ以上には限られない。Ｃｕ幅広配線１４の幅方向の長さは、約１μｍ以上であれば十分である。同様に、第２の導電体であるＣｕダミーヴィア配線１５の幅方向の長さは、前述した約０．１μｍには限られない。Ｃｕダミーヴィア配線１５の幅方向の長さは、０．５μｍ以下に形成されていれば十分である。あるいは、Ｃｕダミーヴィア配線１５の幅方向の長さは、Ｃｕ幅広配線１４の幅方向の長さの半分以下の大きさに形成されていれば十分である。また、互いに隣接し合うＣｕダミーヴィア配線１５同士の間隔も、前述した約０．２μｍには限られない。各Ｃｕダミーヴィア配線１５同士の間隔は、各Ｃｕダミーヴィア配線１５の幅方向の長さの２倍以下の大きさに設定されていれば十分である。
第１実施形態で用いた各Ｃｕダミーヴィア配線１５は、それらの一部が機械的強度（ヤング率）の高い補強材（補強膜）に実質的に接続されるように設けられることで、特に外力に対する強度を向上することができるが、この場合、接続箇所は、下端部や中間部（中腹部）以外でも構わない。あるいは、各Ｃｕダミーヴィア配線１５は、これが接続されている幅広Ｃｕ配線１４の下方に設けられている全ての他の補強材に接続されるように形成されていても構わない。また、幅広Ｃｕ配線１４と各Ｃｕダミーヴィア配線１５とは、それぞれが別体である、いわゆるシングルダマシン構造に形成されても構わない。幅広Ｃｕ配線１４または他の補強材と各Ｃｕダミーヴィア配線１５との接合部における強度が、この接合部に掛かる水平負荷応力および垂直負荷応力よりも大きければよい。
また、ヤング率が３０ＧＰａ以上である補強部材（補強膜）は、ＳｉＣＮ膜やＳｉＣ膜には限られない。ヤング率が約３０ＧＰａ以上であり、かつ、電気的機能（導電性）を有していない材料により形成されていればよい。例えば、セラミックなどによって形成されていてもよい。具体的には、ｄ−ＴＥＯＳ，ｐ−ＳｉＨ4，ＳｉＯ2，ＳｉＯ，ＳｉＯＰ，ＳｉＯＦ，ＳｉＮ，ＳｉＯＮ，ＳｉＣＨ，ＳｉＯＣ，ＳｉＯＣＨなどを用いることができる。また、キャッピング膜（キャッピング層）のヤング率が約３０ＧＰａ以上であり、このキャッピング膜を補強材（補強膜）として用いることができる場合、配線の材料などによってはトップバリア膜（トップバリア層）を省略することができ、逆にキャッピング膜（キャッピング層）も適宜省略することが可能である。すなわち、補強材は、少なくとも１種類（１層）設けられていればよい。ただし、補強材を複数種類（複数層、多層）設けても構わないのはもちろんである。所望する半導体装置の構成や機能などに応じて適宜、適正な種類数（層数）に設定すればよい。
また、比誘電率が３．４以下である低比誘電率膜としては、例えばポリシロキサン、ハイドロジェンシロセスキオキサン、ポリメチルシロキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜や、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜や、あるいは多孔質シリカ膜などのポーラス膜などを用いることができる。なお、このような低比誘電率膜を用いて形成される層間絶縁膜は、単層構造のものに限らず、有機系低比誘電率膜と無機系低比誘電率膜とを積層したハイブリッド膜や、配線が設けられる層に配置される低比誘電率膜とヴィアプラグが設けられる層に配置される低比誘電率膜との間にエッチングストッパー絶縁膜を介在させた多層膜などの積層構造であってもよい。
また、下層導電体４、第１の導電体１４，３２，４２，５２、第２の導電体１５、および上層導電体１９，５３の形成材料は、銅（Ｃｕ）に限られない。具体的には、Ｃｕ、Ａｌ、Ｗ、Ｔａ、Ｎｂ、Ｔｉ、Ｖ、Ｒｕ、Ｍｏなどの金属元素のうちの１種類以上を主成分とする金属膜、あるいはこれらの元素を組み合わせた金属積層膜により形成しても構わない。さらに、下層導電体４、第１の導電体１４，３２，４２，５２、第２の導電体１５、および上層導電体１９，５３をそれぞれ異なる材料により形成しても構わない。
また、バリアメタル膜もＴａ膜には限定されない。例えば、バリアメタル膜は、ＴａおよびＴａＮ、ＴｉおよびＴｉＮ、ＮｂおよびＮｂＮ、ＷおよびＷＮ、あるいはＺｒおよびＺｒＮの各組み合わせからなる積層膜などでも構わない。さらに、これらの各金属や、化合物、あるいはＴａＳｉＮ、ＴｉＳｉＮなどを単体で設けてもよい。また、化合物からなる層は、窒化物に限らず、例えば前記各金属元素を主成分とした炭化物や、あるいはホウ化物などでも構わない。すなわち、バリアメタル膜は、第１の導電体１４，３２，４２，５２、および第２の導電体１５等のそれぞれの形成材料に応じて、実効配線部の水平負荷応力および垂直負荷応力に対する耐久性、および補強配線部の補強機能を向上できる材料により形成されればよい。そのようなバリアメタル膜の形成材料としては、例えば、IＶ−Ａ族、Ｖ−Ａ族、またはＶI−Ａ族の金属とその化合物などの中から選択して用いればよい。
また、以上説明した補強材、低比誘電率膜、配線、およびバリアメタル膜の形成材料は、それらの間で互いの機能を向上し合えることができる材料を組み合わせて用いることが好ましいのはもちろんである。
また、前述した第１〜第５の各実施形態の実効配線部または補強配線部の配線パターンの形状などは、図１２、図１３、図１６、図１７、および図１８〜図２２で示した形状には限られない。例えば、図１２に示す各Ｃｕダミーヴィア配線１５を、第ｎ−１層目の低比誘電率層間絶縁膜２の内部に突入させる形状に形成しても構わない。そして、低比誘電率層間絶縁膜２に隣接して設けられる絶縁膜を、ｄ−ＴＥＯＳ膜３だけとしても構わない。このような設定としても、本発明の効果を十分に得ることができる。さらに、図１６に示したような機械的補強部３６を第１、および第３〜第５の各実施形態の半導体装置２２，４１，５１，６１に設けることで、第２実施形態の半導体装置３１と同様に機械的強度の更なる向上を図ってもよい。
また、低比誘電率層間絶縁膜２，７，１７や、下層導電体４、第１の導電体１４，３２，４２，５２、および上層導電体１９，５３等の積層数は、２層あるいは３層には限られない。４層以上でも構わないのはもちろんである。
さらに、キャッピング膜３としてｄ−ＴＥＯＳ膜以外の膜を用いても構わない。同様に、トップバリア膜６として、ＳｉＣＮ膜の代わりにＳｉＮ膜を用いても構わない。キャッピング膜３やトップバリア膜６に相当する膜は、そのヤング率が約３０ＧＰａ以上であればよい。
第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す平面図。 第１実施形態に係る半導体装置の製造工程を示す斜視図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す平面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す平面図。 第１実施形態に係る半導体装置の製造工程を示す平面図。 第１実施形態に係る半導体装置の製造工程を示す断面図。 第１実施形態に係る半導体装置の製造工程を示す斜視図。 第１実施形態に係る半導体装置の一実施例を示す平面図。 第２実施形態に対する比較例としての半導体装置を示す断面図。 第２実施形態に係る半導体装置を示す断面図。 第２実施形態に係る半導体装置および第２実施形態に対する比較例としての半導体装置を比較して示す平面図。 第３実施形態に係る半導体装置を示す断面図。 第３実施形態に係る半導体装置を示す平面図。 第４実施形態に係る半導体装置を示す断面図。 第５実施形態に係る半導体装置を示す断面図。 図２１中破断線Ｄ−Ｄ’に沿って示す断面図。
符号の説明
１…半導体基板（シリコン基板）、２，７，１７…低比誘電率層間絶縁膜（比誘電率が３．４以下の絶縁膜）、４…下層Ｃｕ配線（下層導電体）、１４…Ｃｕ幅広配線（第１の導電体）、１５…Ｃｕダミーヴィア配線（Ｃｕヴィアプラグ、Ｃｕヴィア配線、第２の導電体）、１９，５３…上層回避用Ｃｕ配線（上層導電体）、２２、３１，４１，５１，６１…半導体装置、３２，４２，５２…Ｃｕ配線（第１の導電体）、４２ａ…Ｃｕ配線の貫通部分（Ｃｕ配線の低比誘電率層間絶縁膜を貫通している部分）、４２ｂ…Ｃｕ配線の非貫通部分（Ｃｕ配線の低比誘電率層間絶縁膜を非貫通に形成されている部分）

Claims (5)

  1. 基板上に積層形成された複数層の層間絶縁膜と、
    これら複数層の層間絶縁膜の少なくとも１層の層間絶縁膜内に設けられた第１の導電体と、
    この第１の導電体が設けられている前記層間絶縁膜内で前記第１の導電体の下面に接続されて、かつ、前記第１の導電体の下方に向けて延ばされて設けられているとともに、第１の方向およびこの第１の方向と略直交する第２の方向のそれぞれの方向に沿って複数本ずつ互いに離間されて延ばされて格子形状をなす第２の導電体と、
    を具備することを特徴とする半導体装置。
  2. 前記第１の導電体が設けられている前記層間絶縁膜の下層の層間絶縁膜内で前記第１の導電体とその下方で少なくとも一部が重なる位置に設けられた前記第１の導電体とは電気的に非接続の下層導電体をさらに具備し、前記第２の導電体は、前記下層導電体の上方を除く位置に、前記第１の導電体が設けられている前記層間絶縁膜をその膜厚方向に貫通して形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 基板上に積層形成された複数層の層間絶縁膜と、
    これら複数層の層間絶縁膜の少なくとも１層の層間絶縁膜内に通電経路の一部として設けられた下層導電体と、
    この下層導電体および前記下層導電体が設けられている前記層間絶縁膜とその上方で実質的に重なる位置に、前記下層導電体が設けられている前記層間絶縁膜の上層の層間絶縁膜をその膜厚方向に貫通して形成されているとともに、前記下層導電体に電気的に接続されて前記通電経路の一部となる第１の導電体と、
    を具備することを特徴とする半導体装置。
  4. 基板上に積層形成された複数層の層間絶縁膜と、
    これら複数層の層間絶縁膜の少なくとも１層の層間絶縁膜内に設けられた下層導電体と、
    この下層導電体が設けられている前記層間絶縁膜の上層の層間絶縁膜内で前記下層導電体とその上方で少なくとも一部が重なる位置に設けられ、前記下層導電体の上方を除く少なくとも一部分が前記下層導電体の上方より小さい線幅で、かつ、前記上層の層間絶縁膜をその膜厚方向に貫通して形成されている、前記下層導電体とは電気的に非接続の第１の導電体と、
    を具備することを特徴とする半導体装置。
  5. 基板上に積層形成された複数層の層間絶縁膜と、
    これら複数層の層間絶縁膜の少なくとも１層の層間絶縁膜内に設けられた下層導電体と、
    この下層導電体とその上方で重なる位置を挟んで、前記下層導電体が設けられている前記層間絶縁膜の上層の層間絶縁膜をその膜厚方向に貫通して形成された第１および第２の通電部分を有し、これら第１および第２の通電部分が電気的に接続されて通電経路の一部を形成する、前記下層導電体とは電気的に非接続の第１の導電体と、
    前記下層導電体とその上方で重なる位置に、前記第１の導電体の前記第１および第２の通電部分が設けられている前記層間絶縁膜のさらに上層の層間絶縁膜をその膜厚方向に貫通して形成されているとともに、前記第１の導電体の前記第１および第２の通電部分に電気的に接続されて前記通電経路の一部となる上層導電体と、
    を具備することを特徴とする半導体装置。
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